CN1890573B - 缓冲电路、驱动电路、半导体测试装置及半导体集成电路 - Google Patents

缓冲电路、驱动电路、半导体测试装置及半导体集成电路 Download PDF

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Abstract

本发明的缓冲电路具备：输出电路，其使输出阻抗维持一定，且输出一种输出电压大约与输入信号的输入电压相同的输出信号；第1晶体管和第2晶体管，其以直列方式分别连接至该输出电路的二端，通过使与输入电压或输出电压的大小相对应的供给电压分别施加至该输出电路的二端，使输出电路中的消耗电力减低以保护该输出电路；第1基极电压控制单元，其供给基极电压至第1晶体管以控制第1晶体管；以及第2基极电压控制单元，其供给基极电压至第2晶体管以控制第2晶体管。

Description

缓冲电路、驱动电路、半导体测试装置及半导体集成电路
技术领域
本发明涉及一种缓冲电路，驱动电路，半导体测试装置以及半导体集成电路。本发明特别是涉及一种可对应于电压振幅大的输入信号和输出信号的缓冲电路和驱动电路，且本发明另亦涉及一种具备该驱动电路的半导体测试装置以及半导体集成电路。
通过参照以下申请案所记载的内容，则由参照文件的组成所确认的指定图成为本案的组成及本案的记载的一部份。
特愿2003-41O115 申请日  西元2003年12月9日
背景技术
请参阅图1显示先前的缓冲电路100的构成，该缓冲电路100具备：输入端101，晶体管l02，萧特基(schot tky)二极管104，定电流源106，定电流源108，萧特基二极管110，晶体管112，晶体管114，萧特基二极管116，萧特基二极管118，晶体管120以及输出端122。
晶体管102是npn型晶体管，其基极连接至输入端101，集极连接至正的电源电压(Vcc)，射极连接至萧特基二极管104的阳极。萧特基二极管104的阳极连接至晶体管102的射极，阴极则连接至晶体管120的基极和定电流源106。定电流源106连接至萧特基二极管104的阴极和负的电源电压(vee)之间。正的电源电压和负的电源电压之间一定的电流流过晶体管102和萧特基二极管104。
晶体管112是pnp型晶体管，其基极连接至输入端101，集极连接至负的电源电压，射极连接至萧特基二极管110的阴极。萧特基二极管110的阳极连接至定电流源，阴极则连接至晶体管112的射极。定电流源108连接至正的电源电压和萧特基二极管110的阳极之间，正的电源电压和负的电源电压之间一定的电流流过晶体管112和萧特基二极管110。
晶体管114是npn型晶体管，其基极连接至定电流源108和萧特基二极管110的阳极，集极连接至正的电源电压，射极连接至萧特基二极管116。萧特基二极管116的阳极连接至晶体管114的射极，阴极则连接至输出端122。萧特基二极管118的阳极连接至输出端122，其阴极则连接至晶体管12O的射极。晶体管120是pnp型晶体管，其基极连接至定电流源106和萧特基二极管104的阴极，集极连接至负的电源电压，射极连接至萧特基二极管118的阴极。又，定电流源106和定电流源108流过大约相同的电流。因此，晶体管114，萧特基二极管116，萧特基二极管118以及晶体管120中经常有一定的电流流过。
在以上述方式构成的缓冲电路100中，当正的电源电压是+19V，负的电源电压是-6.5V，输入信号和输出信号的电压范围是由-3V至+15V时，若由晶体管中所下降的电压是0.8V，由萧特基二极管中所下降的电压是0.5V，则晶体管114的基极电压的范围由-1.7V成为+16.3V，晶体管120的基极电压的范围由-4.3V成为+13.7V。
请参阅图2显示先前的缓冲电路200的构成，该缓冲电路200具备：输入端201，晶体管202，萧特基(Schottky)二极管204，电阻206，萧特基二极管208，定电流源210，定电流源212，萧特基二极管214，电阻216，萧特基二极管218，晶体管220，晶体管222，晶体管224，萧特基二极管226，萧特基二极管228，晶体管230，晶体管232以及输出端234。
晶体管202是npn型晶体管，其基极连接至输入端201，集极连接至正的电源电压(Vcc)，射极连接至萧特基二极管204的阳极。萧特基二极管204的阳极连接至晶体管202的射极，阴极则连接至晶体管230的基极和电阻206。电阻206连接至萧特基二极管204的阴极和萧特基二极管208的阳极之间。萧特基二极管208的阳极连接至电阻206，阴极则连接至晶体管232的基极和定电流源210。定电流源210连接至萧特基二极管208的阴极和负的电源电压(Vee)之间。正的电源电压和负的电源电压之间一定的电流流过晶体管202，萧特基二极管204，电阻206以及萧特基二极管208。
晶体管220是pnp型晶体管，其基极连接至输入端201，集极连接至负的电源电压，射极连接至萧特基二极管218的阴极。萧特基二极管218的阴极连接至晶体管220的射极，阳极则连接至晶体管224的基极和电阻216。电阻216连接至萧特基二极管214的阴极和萧特基二极管218的阳极之间。萧特基二极管214的阴极连接至电阻216，其阳极连接至晶体管222的基极和定电流源212。定电流源212连接至正的电源电压和萧特基二极管214的阳极之间，正的电源电压和负的电源电压之间一定的电流流过萧特基二极管214，电阻216，萧特基二极管218以及晶体管220。
晶体管222是npn型晶体管，其基极连接至定电流源212和萧特基二极管214的阳极，集极连接至正的电源电压(Vcc)，射极连接至晶体管224的集极。晶体管224是npn型晶体管，其基极连接至电阻216和萧特基二极管218的阳极，集极连接至晶体管222的射极，射极连接至萧特基二极管226的阳极。萧特基二极管226的阳极连接至晶体管224的射极，阴极则连接至输出端234和萧特基二极管228的阳极。萧特基二极管228的阳极连接至萧特基二极管226阴极和输出端，阴极连接至晶体管230的射极。晶体管230是pnp型晶体管，其基极连接至萧特基二极管204的阴极和电阻206，射极连接至萧特基二极管228的阴极，集极连接至晶体管232的射极。晶体管232是pnp型晶体管，其基极连接至萧特基二极管208的阴极和定电流源210，射极连接晶体管230的集极，集极连接至负的电源电压。又，定电流源210和定电流源212中流过大约相同的电流。因此，晶体管222，晶体管224，萧特基二极管226，萧特基二极管228，晶体管230以及晶体管232中经常流过一定的电流。
在以上述方式构成的缓冲电路200中，当正的电源电压是+19V，负的电源电压是-6.5V，输入信号和输出信号的电压范围是由-3V至+15V时，若由晶体管中所下降的电压是0.8V，由萧特基二极管中所下降的电压是0.5V，则晶体管224的基极电压的范围由-1.7V成为+16.3V，晶体管230的基极电压的范围由-4.3V成为+13.7V，晶体管222的基极电压的范围由-0.9V成为+17.1V，晶体管232的基极电压的范围由-5.1V成为+12.9V。
由于现在尚未得知先前技术文献的存在，此处因此省略先前技术文献的相关的记载。
发明内容
近年伴随着半导体装置的高速化，半导体测试装置中供给半导体装置的测试信号所用的驱动电路中所使用的缓冲电路需要高速化。又，由于缓冲电路的晶片化的进展，加上高速化，则缓冲电路中所使用的晶体管的基极电压的高耐压化的实现变成较困难。
在图1所示的缓冲电路100中，由于输入信号的电压振幅保持原状地追加至晶体管114和120的基极电压，则输入信号的电压振幅不可变大。因此，不能输出电压振幅大的输出信号。又，在图2所示的缓冲电路200中，通过追加一种追踪电路，晶体管224和230的集极-射极间的电压虽然可保持一定，但由于输入信号的电压振幅保持原状地追加至晶体管222和232的基极电压，则输入信号的电压振幅仍不可变大。因此，不能输出电压振幅大的输出信号。
本发明的目的是提供一种可解决上述问题的缓冲电路，驱动电路，半导体测试装置以及半导体集成电路。该目的以申请专利范围独立项中所记载的特征的组合来达成。又，申请专利范围各附属项规定了本发明的更有利的具体实施例。
解决上述问题用的手段
在本发明的第1形式中，对应于输入信号的输出信号输出时所用的缓冲电路具备：输出电路，其使输出阻抗维持一定，且输出一种输出电压大约与输入信号的输入电压相同的输出信号；第1晶体管和第2晶体管，其以直列方式分别连接至该输出电路的二端，通过使与输入电压或输出电压的大小相对应的供给电压分别施加至该输出电路的二端，使输出电路中的消耗电力减低以保护该输出电路；第1基极电压控制单元，其供给基极电压至第1晶体管以控制第1晶体管；以及第2基极电压控制单元，其供给基极电压至第2晶体管以控制第2晶体管。
在输入电压小于第1基准值时，第1基极电压控制单元将一预定的固定电压作为基极电压供给至第1晶体管。当输入电压大于等于第1基准值时，由输入电压降压了预定的第1规定电压后且比预定的固定电压大的电压作为基极电压供给至第1晶体管。
在输入电压大于第2基准值时，第2基极电压控制单元将一预定的固定电压作为基极电压供给至第2晶体管。当输入电压小于等于第2基准值时，由输入电压升压了预定的第2规定电压后且比预定的固定电压小的电压作为基极电压供给至第2晶体管。
更具备该输入信号输入时所用的输入电路，该输入电路亦可具有：输入端，可输入该输入信号；第3晶体管，其是npn型晶体管，基极连接至输入端，集极连接至正的电源电压；第1二极管，其阳极连接至第3晶体管的射极；第1定电流源，其连接至第1二极管的阴极，且使一定的电流流过第3晶体管和第1二极管；第4晶体管，其是pnp型晶体管，基极连接至输入端，集极连接至负的电源电压；第2二极管，其阴极连接至第4晶体管的射极；第2定电流源，其连接至第2二极管的阳极且使一定的电流流过第4晶体管和第2二极管。
输出电路更可具有：输出端，用来使输出信号输出；第5晶体管，其是pnp型晶体管，基极连接至第1二极管的阴极，集极连接至第1晶体管的射极；第3二极管，其阳极连接至输出端，阴极连接至第5晶体管的射极；第6晶体管，其是npn型晶体管，基极连接至第2二极管的阳极，集极连接至第2晶体管的射极；第4二极管，其阳极连接至第6晶体管的射极，阴极连接至输出端。
第1晶体管是pnp型晶体管，其集极可连接至负的电源电压，射极可连接至输出电路；第2晶体管是npn型晶体管，其集极可连接至正的电源电压，射极可连接至输出电路。
第1基极电压控制单元亦可具有第1定电压源，其在输入电压较第1基准值更小时，供给一预定的固定电压至第1晶体管以作为基极电压。
第1基极电压控制单元亦可具有：第7晶体管，其是pnp型晶体管，且输入信号是供应至基极；第5二极管，其阴极连接至第7晶体管的射极；第1电压降电路，其使正的电源电压下降以供应至第5二极管的阳极；第3定电流源，其连接在正的电源电压和第1电压降电路之间，且使一定的电流流过第1电压降电路，第5二极管和第7晶体管；第8晶体管，其是npn型晶体管，且输入信号是供应至基极；第6二极管，其阳极连接至第8晶体管的射极；第2电压降电路，其连接至第6二极管的阴极，使由输入电压降压了预定的第1规定电压后且比预定的固定电压还大的电压作为基极电压供给至第1晶体管；以及第4定电流源，连接在第2电压降电路和负的电源电压之间，且使一定的电流流过第8晶体管，第6二极管和第2电压降电路。
第2基极电压控制单元亦可具有第2定电压源，其在输入电压较第2基准值更大时，供给一预定的固定电压至第2晶体管以作为基极电压。
第2基极电压控制单元亦可具有：第9晶体管，其是npn型晶体管，且输入信号是供应至基极；第7二极管，其阳极连接至第9晶体管的射极；第3电压降电路，其使负的电源电压上升以供应至第7二极管的阴极；第5定电流源，其连接在负的电源电压和第3电压降电路之间，且使一定的电流流过第3电压降电路，第7二极管和第9晶体管；第10晶体管，其是pnp型晶体管，且输入信号是供应至基极；第8二极管，其阴极连接至第10晶体管的射极；第4电压降电路，其连接至第8二极管的阳极，使由输入电压上升了预定的第2规定电压后且比预定的固定电压还小的电压作为基极电压供给至第2晶体管；以及第6定电流源，其连接在第4电压降电路和正的电源电压之间，且使一定的电流流过第10晶体管，第8二极管和第4电压降电路。
在本发明的第2形式中，对应于输入信号的输出信号输出时所用的缓冲电路具备：输出电路，其使输出阻抗维持一定，且输出一种输出电压大约与输入信号的输入电压相同的输出信号；第1晶体管和第2晶体管，其以直列方式分别连接至该输出电路的二端，通过使与输入电压或输出电压的大小相对应的供给电压分别施加至该输出电路的二端，使输出电路中的消耗电力减低以保护该输出电路；第1基极电压控制单元，其供给基极电压至第1晶体管以控制第1晶体管；以及第2基极电压控制单元，其供给基极电压至第2晶体管以控制第2晶体管。
在输入电压大于第2基准值时，第2基极电压控制单元将一预定的固定电压作为基极电压供给至第2晶体管。当输入电压小于等于第2基准值时，由输入电压升压了预定的第2规定电压后且比预定的固定电压小的电压作为基极电压供给至第2晶体管。
在本发明的第3形式中，使测试信号供给至半导体装置中所用的驱动电路具备：输出电路，其使输出阻抗维持一定，且供给一种输出电压大约与测试信号的输入电压相同的测试信号至半导体装置；第1晶体管和第2晶体管，其以直列方式分别连接至该输出电路的二端，通过使与输入电压或输出电压的大小相对应的供给电压分别施加至该输出电路的二端，使输出电路中的消耗电力减低以保护该输出电路；第1基极电压控制单元，其供给基极电压至第1晶体管以控制第1晶体管；以及第2基极电压控制单元，其供给基极电压至第2晶体管以控制第2晶体管。
在输入电压小于第1基准值时，第1基极电压控制单元将一预定的固定电压作为基极电压供给至第1晶体管。当输入电压大于等于第1基准值时，由输入电压降压了预定的第1规定电压后且比预定的固定电压大的电压作为基极电压供给至第1晶体管。
本发明的第4形式中，半导体装置测试时所用的半导体测试装置具备：图样产生部，其产生各测试信号以输入至半导体装置中；驱动电路，其使各测试信号供给至半导体装置中；比较电路，其将半导体装置中所输出的测试信号与一种门限值相比较；以及判定部，其以该比较电路的比较结果为基准来判定半导体装置的良否。该驱动电路具有：输出电路，其使输出阻抗维持一定，且供给一种输出电压大约与测试信号的输入电压相同的测试信号至半导体装置；第1晶体管和第2晶体管，其以直列方式分别连接至该输出电路的二端，通过使与输入电压或输出电压的大小相对应的供给电压分别施加至该输出电路的二端，使输出电路中的消耗电力减低以保护该输出电路；第1基极电压控制单元，其供给基极电压至第1晶体管以控制第1晶体管；以及第2基极电压控制单元，其供给基极电压至第2晶体管以控制第2晶体管。在输入电压小于第1基准值时，第1基极电压控制单元将一预定的固定电压作为基极电压供给至第1晶体管。当输入电压大于等于第1基准值时，由输入电压降压了预定的第1规定电压后且比预定的固定电压大的电压作为基极电压供给至第1晶体管。
在本发明的第5形式中具备：输出电路，其使输出阻抗维持一定，且输出一种输出电压大约与输入信号的输入电压相同的输出信号；第1晶体管和第2晶体管，其以直列方式分别连接至该输出电路的二端，通过使与输入电压或输出电压的大小相对应的供给电压分别施加至该输出电路的二端，使输出电路中的消耗电力减低以保护该输出电路；第1基极电压控制单元，其供给基极电压至第1晶体管以控制第1晶体管；以及第2基极电压控制单元，其供给基极电压至第2晶体管以控制第2晶体管。
在输入电压小于第1基准值时，第1基极电压控制单元将一预定的固定电压作为基极电压供给至第1晶体管。当输入电压大于等于第1基准值时，由输入电压降压了预定的第1规定电压后且比预定的固定电压大的电压作为基极电压供给至第1晶体管。
又，上记的发明概要并不是本发明中所列举的必要的特征的全部，这些特征群的下位组合(sub-combination)亦属本发明。
发明的效果
通过本发明，则可提供一种可与电压振幅大的输入信号和输出信号相对应的缓冲电路和驱动电路，以及具备该驱动电路的半导体测试装置和半导体集成电路。
为让本发明的上述及其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
图1是绘示先前的缓冲电路100的构成图。
图2是绘示先前的缓冲电路200的构成图。
图3是半导体测试装置300的构成的一例。
图4是驱动电路306的构成的一例。
图5是第1控制电路420的构成的一例。
图6是第2控制电路422的构成的一例。
图7是晶体管434的基极电压的推移的一例。
图8是晶体管424的基极电压的推移的一例。
300 半导体测试装置             302 图样产生部
304 波形整形部                 306 驱动电路
308 判定部                     310 比较电路
312 半导体装置                 400 输入端
401 晶体管                     402 萧特基二极管
404，406 定电流源              408 萧特基二极管
410至418 晶体管                420 第1控制电路
422 第2控制电路                424，426 晶体管
428，430 萧特基二极管          432，434 晶体管
436 输出端                     450 输入电路
452 输出电路                   454 第1基极电压控制单元
456 第2基极电压控制单元        500 输入端
502 定电流源                   504 晶体管
506 萧特基二极管               508至514 晶体管
516 萧特基二极管               518，520 晶体管
522 定电流源                   524 萧特基二极管
526 定电压源                   528，530 输出端
600 输入端                     602 定电流源
604 晶体管                     606 萧特基二极管
608至614 晶体管                616 萧特基二极管
618，620 晶体管                622 定电流源
624 萧特基二极管            626 定电压源
628，630 输出端
具体实施方式
以下将依据本发明的实施形式来说明本发明。以下的实施形式不是用来限定各项申请专利范围中相关的发明。又，实施形式中所说明的特征的组合的全部不限于本发明的解决手段中所必需者。
请参阅图3是本发明的一实施形式中半导体测试装置300的构成的一例。半导体测试装置300具备：图样产生部302，波形整形部304，驱动电路306，判定部308以及比较电路310。图样产生部302产生一种输入至该半导体装置(DUT)312中的测试信号且供应至波形整形部304。又，图样产生部302产生一种与该输入至该半导体装置312中的测试信号相对应的期待值信号，且供给至该判定部308。然后，波形整形部304对由图样产生部302所供给的测试信号进行整形。之后，该驱动电路306使由波形整形部304所整形的测试信号供给至半导体装置312。其次，比较电路310使该由半导体装置312所输出的测试信号与一门限值电压相比较，且将该比较结果供给至该判定部308。该判定部308将由图样产生部302所供给的期待值信号与由比较电路所供给的比较结果作比较，以判定半导体装置312的良否。
在与本实施形式相关的半导体测试装置300中，驱动电路306由于具有追踪电路，则可使测试信号的电压振幅增大。因此，可对应于各种特性的半导体装置312来作测试。
图4是本实施形式的驱动电路306的构成的一例。该驱动电路306具备：输入端400，晶体管401，萧特基二极管402，定电流源404，406，萧特基二极管408，晶体管410，412，414，416，418，第1控制电路420，第2控制电路422，晶体管424，426，萧特基二极管428，430，晶体管432，434以及输出端436。又，驱动电路306是本发明中缓冲电路的一例。又，萧特基二极管是本发明中二极管的一例。本发明中的二极管亦可为萧特基二极管以外的二极管。
又，输入电路450具有：输入端400，晶体管401，萧特基二极管402，定电流源404，晶体管410，萧特基二极管408以及定电流源406。又，第1基极电压控制单元454具有：晶体管412，414以及第1控制电路420。又，第2基极电压控制单元456具有：晶体管416，418以及第2控制电路422。又，输出电路452具有：晶体管426，萧特基二极管428，430，晶体管432以及输出端436。该输出电路452使输出阻抗保持一定，且使一种输出电压大约与由输入端400所输入的输入信号的输入电压相同的输出信号由输出端436输出。又，输入电路450，输出电路452，第1基极电压控制单元454以及第2基极电压控制单元456亦可具有如图4所示的电路构成以外的电路构成。
晶体管434和424以直列方式分别连接至晶体管432和426，分别施加一种与输入电压或输出电压的大小相对应的供给电压至晶体管432和426，则可使晶体管432和426各别中的消耗电力下降以保护该晶体管432和426。又，晶体管432和426是与本发明有关的输出电路的二端的一例。
在输入电压小于第1基准值时，第1控制电路420将一预定的固定电压作为基极电压供给至晶体管434。当输入电压大于等于第1基准值时，由输入电压降压了预定的第1规定电压后且比预定的固定电压大的电压作为基极电压供给至晶体管434。又，在输入电压大于第2基准值时，第2控制电路422将一预定的固定电压作为基极电压供给至晶体管424。当输入电压小于等于第2基准值时，由输入电压升压了预定的第2规定电压后且比预定的固定电压小的电压作为基极电压供给至晶体管424。
以下将说明具体的电路构成。晶体管401是npn型晶体管，其基极连接至输入端400，集极经由晶体管412的射极所连接的晶体管412而连接至正的电源电压(Vcc)，射极连接至萧特基二极管402的阳极。萧特基二极管402的阳极连接至晶体管401的射极，阴极经由晶体管416的集极所连接的晶体管416而连接至定电流源404。定电流源404经由晶体管416而连接至萧特基二极管402的阴极，且连接在萧特基二极管402和负的电源电压(Vee)之间，一定的电流在正的电源电压和负的电源电压之间流过晶体管412，401，萧特基二极管402以及晶体管416。
晶体管410是pnp型晶体管，其基极连接至输入端400，集极经由晶体管418的射极所连接的晶体管418而连接至负的电源电压，射极连接至萧特基二极管408的阴极。萧特基二极管408的阴极连接至晶体管410的射极，阳极连接至晶体管414的集极且经由晶体管414而连接至定电流源406。定电流源406经由晶体管414而连接至萧特基二极管408的阳极，且连接在萧特基二极管408和正的电源电压之间，一定的电流在正的电源电压和负的电源电压之间流过晶体管414，萧特基二极管408，晶体管410以及晶体管418。
又，晶体管412是npn型晶体管，其基极连接至第2控制电路422的输出端，集极连接至正的电源电压，射极连接至晶体管401的集极。晶体管414是pnp型晶体管，其基极连接至第2控制电路422的输出端，射极连接至定电流源406，集极连接至萧特基二极管408的阳极，晶体管426的基极以及第2控制电路422的输入端。晶体管416是npn型晶体管，其基极供给至第1控制电路420的输出端，集极连接至萧特基二极管402的阴极和晶体管432的基极，射极连接至定电流源404。晶体管418是pnp型晶体管，其基极供给至第1控制电路420的输出端，射极连接至晶体管410的集极，集极连接至负的电源电压。
又，晶体管432是pnp型晶体管，其基极连接至萧特基二极管402的阴极和晶体管416的集极，射极连接至萧特基二极管430的阴极，集极连接至晶体管434的射极。萧特基二极管430的阳极连接至输出端436和萧特基二极管428的阴极，其阴极连接至晶体管432的射极。晶体管426是npn型晶体管，其基极连接至萧特基二极管408的阳极和晶体管414的集极，集极连接至晶体管424的射极，射极连接至萧特基二极管428的阳极。萧特基二极管428的阳极连接至晶体管426的射极，阴极连接至输出端436和萧特基二极管430的阳极。
又，晶体管434是pnp型晶体管，其基极供给至第1控制电路420的输出端(out2)，集极连接至负的电源电压，射极连接至晶体管432的集极。晶体管424是npn型晶体管，其基极连接至第2控制电路422的输出端(out1)，集极连接至正的电源电压，射极连接至晶体管426的集极。
又，定电流源404和定电源流406中流过大约相同的电流。因此，晶体管424，426，萧特基二极管428，430，晶体管432以及晶体管434中经常流过一定的电流，该驱动电路306的输出阻抗可维持一定。又，晶体管424，426，432和434之间通过基极电压的分散，则一方面可确保晶体管424，426，432和434的容许耐压，且另可对应于电压振幅大的输入信号和输出信号。
请参阅图5是本实施形式的第1控制电路420的构成的一例。第1控制电路420具有：输入端500，定电流源502，至少一个晶体管504，萧特基二极管506，晶体管508，510，512，514，萧特基二极管516，至少一个晶体管518，520，定电流源522，萧特基二极管524，定电压源526，输出端528(out1)以及输出端530(out2)。
又，第1控制电路420是本发明第1控制电路的一例。本发明的第1控制电路亦可由第1控制电路420以外的电路来实现。又，至少一个晶体管504和至少一个晶体管518是与本发明有关的电压下降电路的一例。与本发明有关的电压下降电路亦可通过晶体管以外的元件来构成。
晶体管508是pnp型晶体管，其基极连接至输入端500，射极连接至萧特基二极管506的阴极，集极连接至晶体管510的射极。晶体管508的基极是由驱动电路306的输入端400来进行输入，通过晶体管401和萧特基二极管402使来自输入电压的已降压后的输入信号供给至晶体管508的基极。萧特基二极管506的阴极连接至晶体管508的射极，阳极连接至最下一级的晶体管504。至少一个晶体管504使正的电源电压(Vcc)下降且供给至萧特基二极管506的阳极。至少一个晶体管504是npn型晶体管，且以直列方式连接至定电流源502和萧特基二极管506的阳极之间。最上一级的晶体管504的基极和集极连接至定电流源502，射极则连接至下一级的晶体管504的基极和集极。最下一级的晶体管504的基极和集极连接至前一级晶体管504的射极，射极则连接至萧特基二极管506的阳极。晶体管510的基极连接至输出端528，最下一级晶体管518的射极，萧特基二极管524的阴极以及晶体管520的基极和集极，射极连接至晶体管508的集极，集极连接至负的电源电压(Vee)。又，在本实施形式中，虽然有11级的晶体管504以直列方式相连接，但通过晶体管504的级数的变更，则显然可自由地调整电压下降量。
定电流源502连接在正的电源电压和至少一个晶体管504之间，正的电源电压和负的电源电压之间一定的电流流过至少一个晶体管504，萧特基二极管506，晶体管508以及晶体管510。
又，晶体管514是npn型晶体管，其基极连接至输入端500，射极连接至萧特基二极管516的阳极，集极连接至晶体管512的射极。由驱动电路306的输入端400所输入且通过晶体管401和萧特基二极管402使由该输入电压降压后的输入信号供给至晶体管514的基极。萧特基二极管516的阳极连接至晶体管514的射极，阴极连接至最上一级的晶体管518的基极和集极。至少一个晶体管518经由输出端530使由驱动电路306的输入端400所输入的输入信号的输入电压降压了预定的第1规定电压后且比预定的固定电压还大的电压作为基极电压供给至晶体管434。至少一个晶体管518是npn型晶体管，其以直列方式连接在萧特基二极管516的阴极和定电流源522之间。最上一级的晶体管518的基极和集极连接至萧特基二极管516的阴极，射极连接至下一级的晶体管518的基极和集极。最下一级的晶体管518的基极和集极连接至前一级的晶体管518的射极，射极则连接至晶体管510的基极，晶体管520的基极和集极，萧特基二极管524的阴极以及输出端528。又，在本实施形式中，虽然以直列方式连接13级晶体管518，但明显地可通过晶体管518的级数的变更来自由地调整第1规定电压。
晶体管520的基极和集极连接至晶体管510的基极，最下一级的晶体管518的射极，萧特基二极管524的阴极以及输出端528，射极连接至输出端530和定电流源522。定电流源522连接在至少一个晶体管518和负的电源电压之间，且使一定的电流流过晶体管512，晶体管514，萧特基二极管516，至少一个晶体管518以及晶体管520。
又，由输入端400所输入的输入信号的输入电压较第1基准值还小时，则定电压源526由输出端530输出一预定的固定电压且供给至晶体管434以作为基极电压。在本实施例中，定电压源526连接至萧特基二极管524的阳极，由定电压源526所产生的电压经由萧特基二极管524所造成的压降以及由晶体管520降压后的固定电压由输出端530输出。又，定电压源526使由定电压源526所产生的电压经由萧特基二极管524降压后的电压由输出端528输出。因此，在输入电压较第1基准值小时，作为晶体管434的基极电压而输出的该固定电压较佳是一种对晶体管401，萧特基二极管402，408，晶体管410，426，萧特基二极管428，430，晶体管432等等的基本缓冲电路的高频特性不会使其受损的值。
请参阅图6是本实施形式第2控制电路422的构成的一例。第2控制电路422具有：输入端600，定电流源602，至少一个晶体管604，萧特基二极管606，晶体管608，610，612，614，萧特基二极管616，至少一个晶体管618，620，定电流源622，萧特基二极管624，定电压源626，输出端628(out2)以及输出端630(out1)。
又，第2控制电路422是本发明第2控制电路的一例。本发明的第2控制电路亦可由第2控制电路422以外的电路来实现。又，至少一个晶体管604和至少一个晶体管618是与本发明有关的电压下降电路的一例。与本发明有关的电压下降电路亦可通过晶体管以外的元件来构成。
晶体管608是npn型晶体管，其基极连接至输入端600，射极连接至萧特基二极管606的阳极，集极连接至晶体管610的射极。晶体管608的基极是由驱动电路306的输入端400来进行输入，通过晶体管410和萧特基二极管408使来自输入电压的已升压后的输入信号供给至晶体管608的基极。萧特基二极管606的阳极连接至晶体管608的射极，阴极连接至最上一级的晶体管604。至少一个晶体管604是npn型晶体管，且以直列方式连接在定电流源602和萧特基二极管606的阴极之间。最上一级的晶体管604的基极和集极连接至萧特基二极管606的阴极，射极连接至下一级晶体管604的基极和集极。最下一级的晶体管604的基极和集极连接至上一级晶体管604的射极，射极连接至定电流源602。晶体管610的基极连接至输出端628，最上一级的晶体管618的基极和集极，萧特基二极管624的阳极以及晶体管620的射极，射极连接至晶体管608的集极，集极连接至正的电源电压(Vcc)。又，在本实施形式中，虽然有11级的晶体管604以直列方式相连接，但通过晶体管604的级数的变更，则显然可自由地调整电压上升量。
定电流源602连接在负的电源电压(Vee)和至少一个晶体管604之间，正的电源电压和负的电源电压之间一定的电流流过至少一个晶体管604，萧特基二极管606，晶体管608以及晶体管610。
又，晶体管614是pnp型晶体管，其基极连接至输入端600，射极连接至萧特基二极管616的阴极，集极连接至晶体管612的射极。由驱动电路306的输入端400所输入且通过晶体管410和萧特基二极管408使由该输入电压降压后的输入信号供给至晶体管614的基极。萧特基二极管616的阴极连接至晶体管614的射极，阳极连接至最下一级的晶体管618的射极。至少一个晶体管618经由输出端630使由驱动电路306的输入端400所输入的输入信号的输入电压升压了预定的第2规定电压后且比预定的固定电压还小的电压作为基极电压供给至晶体管424。至少一个晶体管618是npn型晶体管，其以直列方式连接在萧特基二极管616的阳极和定电流源622之间。最下一级的晶体管618的射极连接至萧特基二极管616的阳极，基极和集极连接至上一级的晶体管618的射极。最上一级的晶体管618的射极连接至下一级的晶体管618的基极和集极，基极和集极则连接至晶体管610的基极，晶体管620的射极，萧特基二极管624的阳极以及输出端628。又，在本实施形式中，虽然以直列方式连接13级晶体管618，但明显地可通过晶体管618的级数的变更来自由地调整第2规定电压。
晶体管620的射极连接至晶体管610的基极，最上一级的晶体管618的基极和集极，萧特基二极管624的阳极以及输出端628，基极和集极连接至输出端630和定电流源622。定电流源622连接在至少一个晶体管618和正的电源电压之间，且使一定的电流流过晶体管612，晶体管614，萧特基二极管616，至少一个晶体管618以及晶体管620。
又，由输入端400所输入的输入信号的输入电压较第2基准值还大时，则定电压源626由输出端630输出一预定的固定电压且供给至晶体管434以作为基极电压。在本实施例中，定电压源626连接至萧特基二极管624的阴极，由定电压源626所产生的电压经由萧特基二极管624所造成的电压上升以及由晶体管620升压后的固定电压由输出端630输出。又，定电压源626使由定电压源626所产生的电压经由萧特基二极管624升压后的电压由输出端628输出。
请参阅图7是本实施形式的晶体管434的基极电压的推移的一例。在图7中，横轴是由输入端400而输入的输入信号的输入电压，纵轴是由第1控制电路420的输出端(out2)530而来的输出且供给至晶体管434的晶体管434基极电压。又，在由图4至图6所示的驱动电路306中，正的电源电压是+19V，负的电源电压是-6.5V，输入信号和输出信号的电压范围是由-3V至+15V，由晶体管中所下降的电压是0.8V，由萧特基二极管中所下降的电压是0.5V，定电压源526的电位是-4.1V。
若输入信号的输入电压较第1基准值所在的+8.4V还小时，则由第1控制电路420供给至晶体管434的基极电压成为预定的固定电压所在的-5.4V。又，若输入信号的输入电压大于等于第1基准值所在的+8.4V时，则较预定的固定电压所在的-5.4V还大的电压成为由第1控制电路420供给至晶体管434的基极电压。因此，设计一种定电流源526，在输入信号的输入电压较第1基准值的范围还小时，则使晶体管434的基极电压成为固定值，第1控制电路420对输入电压的变动即不必作追踪的动作。其结果是使该驱动电路306可高速地动作。又，若输入电压较第1基准值还小时，则由定电压源526供给固定值的基极电压至晶体管434。若输入电压大于等于第1基准值以上时，通过至少一个晶体管518使输入电压下降且将该基极电压供给至晶体管434，则由于输入信号的电压振幅保持原状而不会追加至晶体管434的基极-集极间的电压，于是一方面可确保晶体管434的容许耐压，且另一方面输入信号和输出信号的电压振幅可较大。
请参阅图8是本实施例的晶体管424的基极电压的推移的一例。在图8中，横轴是由输入端400而输入的输入信号的输入电压，纵轴是由第2控制电路422的输出端(out1)630而来的输出且供给至晶体管424的晶体管424基极电压。又，在由图4至图6所示的驱动电路306中，正的电源电压是+19V，负的电源电压是-6.5V，输入信号和输出信号的电压范围是由-3V至+15V，由晶体管中所下降的电压是0.8V，由萧特基二极管中所下降的电压是0.5V，定电压源626的电位是+16.6V。
若输入信号的输入电压较第2基准值所在的+4.1V还大时，则由第2控制电路422供给至晶体管424的基极电压成为预定的固定电压所在的+17.9V。又，若输入信号的输入电压小于等于第2基准值所在的+4.1V时，则较预定的固定电压所在的+17.9V还小的电压成为由第2控制电路422供给至晶体管424的基极电压。因此，设计一种定电流源626，在输入信号的输入电压较第2基准值的范围还大时，则使晶体管424的基极电压成为固定值，第2控制电路422对输入电压的变动即不必作追踪的动作。又，若输入电压较第2基准值还大时，则由定电压源626供给固定值的基极电压至晶体管424。若输入电压小于等于第2基准值以下时，通过至少一个晶体管618使输入电压上升且将该基极电压供给至晶体管424，则由于输入信号的电压振幅保持原状而不会追加至晶体管424的基极-集极间的电压，于是一方面可确保晶体管424的容许耐压，且另一方面输入信号和输出信号的电压振幅可较大。
又，在由图4至图8所示的构成和条件的驱动电路306中，如图4所示，晶体管412和414的基极电压范围成为+10V至+17.1V，晶体管416和418的基极电压范围成为-4.6V至+2V。晶体管424的基极电压范围成为+10.8V至+17.9V，晶体管426的基极电压范围成为-1.7V至+16.3V，晶体管432的基极电压范围成为-4.3V至+13.7V，晶体管434的基极电压范围成为-5.4V至+1.2V。于是，通过包含第1控制电路420和第2控制电路422的追踪电路的设计，由于晶体管424，426，432和434之间基极电压的分散，则可使输入电压和输出电压的电压振幅较大。因此，本实施例中的驱动电路306可适当地对应于电压振幅大的输入信号和输出信号来动作。
以上虽然使用实施例来说明本发明，但本发明的技术范围不限于上述实施例中所记载的范围。可对以上的实施例作多样的变更或改良。此种变更或改良后的形式亦包含在本发明的技术范围中，由申请的范围的记载即可明白。
又，本发明的半导体集成电路亦可为一种SOC(System On Chip)，其所具备的构成和机能是与参照图4至图8所说明的驱动电路306相同。即，本发明的半导体集成电路具备：输出电路452，其使输出阻抗维持一定，且输出一种输出电压大约与输入信号的输入电压相同的输出信号；第1晶体管434和第2晶体管424，其以直列方式分别连接至该输出电路452的二端，通过使与输入电压或输出电压的大小相对应的供给电压分别施加至该输出电路452的二端，使输出电路452中的消耗电力减低以保护该输出电路452；第1基极电压控制单元454，其供给基极电压至第1晶体管434以控制第1晶体管434；以及第2基极电压控制单元456，其供给基极电压至第2晶体管424以控制第2晶体管424。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视前述的申请专利范围所界定的为准。

Claims (44)

1.一种缓冲电路，其输出一与输入信号相对应的输出信号，其特征在于其包括：
输出电路，其使输出阻抗维持一定，且输出一种输出电压与输入信号的输入电压相同的输出信号；
第1晶体管和第2晶体管，其以直列方式分别连接至该输出电路的二端，通过使与输入电压或输出电压的大小相对应的供给电压分别施加至该输出电路的二端，使输出电路中的消耗电力减低以保护该输出电路；
第1基极电压控制单元，其供给基极电压至第1晶体管以控制第1晶体管；以及
第2基极电压控制单元，其供给基极电压至第2晶体管以控制第2晶体管，
在所述输入电压小于第1基准值时，所述第1基极电压控制单元将一预定的固定电压作为基极电压供给至所述第1晶体管，若所述输入电压大于等于所述第1基准值时，由所述输入电压降压了预定的第1规定电压后且比预定的固定电压大的电压作为基极电压供给至所述第1晶体管。
2.根据权利要求1所述的缓冲电路，其特征在于其中在所述输入电压大于第2基准值时，所述第2基极电压控制单元将一预定的固定电压作为基极电压供给至所述第2晶体管，若该输入电压小于等于所述第2基准值时，由所述输入电压升压了预定的第2规定电压后且比预定的固定电压小的电压作为基极电压供给至所述第2晶体管。
3.根据权利要求1所述的缓冲电路，其特征在于其中更具备一种使输入信号输入用的输入电路，该输入电路具有：
输入端，可输入该输入信号；
第3晶体管，其是npn型晶体管，基极连接至输入端，集极连接至正的电源电压；
第1二极管，其阳极连接至第3晶体管的射极；
第1定电流源，其连接至第1二极管的阴极，且使一定的电流流过第3晶体管和第1二极管；
第4晶体管，其是pnp型晶体管，基极连接至输入端，集极连接至负的电源电压；
第2二极管，其阴极连接至第4晶体管的射极；以及
第2定电流源，其连接至第2二极管的阳极且使一定的电流流过第4晶体管和第2二极管。
4.根据权利要求3所述的缓冲电路，其特征在于其中所述的输出电路更具有：
输出端，用来使输出信号输出；
第5晶体管，其是pnp型晶体管，基极连接至第1二极管的阴极，集极连接至第1晶体管的射极；
第3二极管，其阳极连接至输出端，阴极连接至第5晶体管的射极；
第6晶体管，其是npn型晶体管，基极连接至第2二极管的阳极，集极连接至第2晶体管的射极；以及
第4二极管，其阳极连接至第6晶体管的射极，阴极连接至输出端。
5.根据权利要求1所述的缓冲电路，其特征在于其中第1晶体管是pnp型，其集极连接至负的电源电压，射极连接至输出电路；以及
第2晶体管是npn型晶体管，其集极连接至正的电源电压，射极连接至输出电路。
6.根据权利要求1所述的缓冲电路，其特征在于其中第1基极电压控制单元具有第1定电压源，其在输入电压较第1基准值更小时，供给一预定的固定电压至第1晶体管以作为基极电压。
7.根据权利要求1所述的缓冲电路，其特征在于其中第1基极电压控制单元亦可具有：
第7晶体管，其是pnp型晶体管，且输入信号是供应至基极；
第5二极管，其阴极连接至第7晶体管的射极；
第1电压降电路，其使正的电源电压下降以供应至第5二极管的阳极；
第3定电流源，其连接在正的电源电压和第1电压降电路之间，且使一定的电流流过第1电压降电路，第5二极管和第7晶体管；
第8晶体管，其是npn型晶体管，且输入信号是供应至基极；
第6二极管，其阳极连接至第8晶体管的射极；
第2电压降电路，连接至所述第6二极管的阴极，将由所述输入电压降压了预定的第1规定电压后且比预定的固定电压大的电压作为基极电压供给至所述第1晶体管；以及
第4定电流源，其连接在第2电压降电路和负的电源电压之间，且使一定的电流流过第8晶体管，第6二极管和第2电压降电路。
8.根据权利要求2所述的缓冲电路，其特征在于其中第2基极电压控制单元具有第2定电压源，其在输入电压较第2基准值更大时，供给一预定的固定电压至第2晶体管以作为基极电压。
9.根据权利要求2所述的缓冲电路，其特征在于其中第2基极电压控制单元具有：
第9晶体管，其是npn型晶体管，且输入信号是供应至基极；
第7二极管，其阳极连接至第9晶体管的射极；
第3电压降电路，其使负的电源电压上升以供应至第7二极管的阴极；
第5定电流源，其连接在负的电源电压和第3电压降电路之间，且使一定的电流流过第3电压降电路，第7二极管和第9晶体管；
第10晶体管，其是pnp型晶体管，且输入信号是供应至基极；
第8二极管，其阴极连接至第10晶体管的射极；
第4电压降电路，连接至所述第8二极管的阳极，将由所述输入电压上升了预定的第2规定电压后且比预定的固定电压小的电压作为基极电压供给至所述第2晶体管；以及
第6定电流源，其连接在第4电压降电路和正的电源电压之间，且使一定的电流流过第10晶体管，第8二极管和第4电压降电路。
10.一种使对应于输入信号的输出信号输出时所用的缓冲电路，其特征在于其具备：
输出电路，其使输出阻抗维持一定，且输出一种输出电压与输入信号的输入电压相同的输出信号；
第1晶体管和第2晶体管，其以直列方式分别连接至该输出电路的二端，通过使与输入电压或输出电压的大小相对应的供给电压分别施加至该输出电路的二端，使输出电路中的消耗电力减低以保护该输出电路；
第1基极电压控制单元，其供给基极电压至第1晶体管以控制第1晶体管；以及
第2基极电压控制单元，其供给基极电压至第2晶体管以控制第2晶体管，
在所述输入电压大于第2基准值时，所述第2基极电压控制单元将一预定的固定电压作为基极电压供给至所述第2晶体管，当该输入电压小于等于所述第2基准值时，由所述输入电压升压了预定的第2规定电压后且比预定的固定电压小的电压作为基极电压供给至所述第2晶体管。
11.根据权利要求10所述的使对应于输入信号的输出信号输出时所用的缓冲电路，其特征在于其中更具备一种使输入信号输入用的输入电路，该输入电路具有：
输入端，可输入该输入信号；
第3晶体管，其是npn型晶体管，基极连接至输入端，集极连接至正的电源电压；
第1二极管，其阳极连接至第3晶体管的射极；
第1定电流源，其连接至第1二极管的阴极，且使一定的电流流过第3晶体管和第1二极管；
第4晶体管，其是pnp型晶体管，基极连接至输入端，集极连接至负的电源电压；
第2二极管，其阴极连接至第4晶体管的射极；以及
第2定电流源，其连接至第2二极管的阳极且使一定的电流流过第4晶体管和第2二极管。
12.根据权利要求11所述的使对应于输入信号的输出信号输出时所用的缓冲电路，其特征在于其中所述的输出电路更具有：
输出端，用来使输出信号输出；
第5晶体管，其是pnp型晶体管，基极连接至第1二极管的阴极，集极连接至第1晶体管的射极；
第3二极管，其阳极连接至输出端，阴极连接至第5晶体管的射极；
第6晶体管，其是npn型晶体管，基极连接至第2二极管的阳极，集极连接至第2晶体管的射极；以及
第4二极管，其阳极连接至第6晶体管的射极，阴极连接至输出端。
13.根据权利要求10所述的使对应于输入信号的输出信号输出时所用的缓冲电路，其特征在于其中第1晶体管是pnp型，其集极连接至负的电源电压，射极连接至输出电路；以及
第2晶体管是npn型晶体管，其集极连接至正的电源电压，射极连接至输出电路。
14.根据权利要求10所述的使对应于输入信号的输出信号输出时所用的缓冲电路，其特征在于其中第1基极电压控制单元具有第1定电压源，其在输入电压较第1基准值更小时，供给一预定的固定电压至第1晶体管以作为基极电压。
15.根据权利要求10所述的使对应于输入信号的输出信号输出时所用的缓冲电路，其特征在于其中第1基极电压控制单元亦可具有：
第7晶体管，其是pnp型晶体管，且输入信号是供应至基极；
第5二极管，其阴极连接至第7晶体管的射极；
第1电压降电路，其使正的电源电压下降以供应至第5二极管的阳极；
第3定电流源，其连接在正的电源电压和第1电压降电路之间，且使一定的电流流过第1电压降电路，第5二极管和第7晶体管；
第8晶体管，其是npn型晶体管，且输入信号是供应至基极；
第6二极管，其阳极连接至第8晶体管的射极；
第2电压降电路，连接至所述第6二极管的阴极，将由所述输入电压降压了预定的第1规定电压后且比预定的固定电压大的电压作为基极电压供给至所述第1晶体管；以及
第4定电流源，其连接在第2电压降电路和负的电源电压之间，且使一定的电流流过第8晶体管，第6二极管和第2电压降电路。
16.根据权利要求10所述的使对应于输入信号的输出信号输出时所用的缓冲电路，其特征在于其中第2基极电压控制单元具有第2定电压源，其在输入电压较第2基准值更大时，供给一预定的固定电压至第2晶体管以作为基极电压。
17.根据权利要求10所述的使对应于输入信号的输出信号输出时所用的缓冲电路，其特征在于其中第2基极电压控制单元具有：
第9晶体管，其是npn型晶体管，且输入信号是供应至基极；
第7二极管，其阳极连接至第9晶体管的射极；
第3电压降电路，其使负的电源电压上升以供应至第7二极管的阴极；
第5定电流源，其连接在负的电源电压和第3电压降电路之间，且使一定的电流流过第3电压降电路，第7二极管和第9晶体管；
第10晶体管，其是pnp型晶体管，且输入信号是供应至基极；
第8二极管，其阴极连接至第10晶体管的射极；
第4电压降电路，连接至所述第8二极管的阳极，将由所述输入电压上升了预定的第2规定电压后且比预定的固定电压小的电压作为基极电压供给至所述第2晶体管；以及
第6定电流源，其连接在第4电压降电路和正的电源电压之间，且使一定的电流流过第10晶体管，第8二极管和第4电压降电路。
18.一种使测试信号供给至半导体装置中所用的驱动电路，其特征在于其具备：
输出电路，其使输出阻抗维持一定，且供给一种输出电压与测试信号的输入电压相同的测试信号至半导体装置；
第1晶体管和第2晶体管，其以直列方式分别连接至该输出电路的二端，通过使与输入电压或输出电压的大小相对应的供给电压分别施加至该输出电路的二端，使输出电路中的消耗电力减低以保护该输出电路；
第1基极电压控制单元，其供给基极电压至第1晶体管以控制第1晶体管；以及
第2基极电压控制单元，其供给基极电压至第2晶体管以控制第2晶体管，
在所述输入电压小于第1基准值时，所述第1基极电压控制单元将一预定的固定电压作为基极电压供给至所述第1晶体管，当该输入电压大于等于所述第1基准值时，由所述输入电压降压了预定的第1规定电压后且比预定的固定电压大的电压作为基极电压供给至第1晶体管。
19.根据权利要求18所述的使测试信号供给至半导体装置中所用的驱动电路，其特征在于其中在所述输入电压大于第2基准值时，所述第2基极电压控制单元将一预定的固定电压作为基极电压供给至所述第2晶体管，若该输入电压小于等于所述第2基准值时，由所述输入电压升压了预定的第2规定电压后且比预定的固定电压小的电压作为基极电压供给至所述第2晶体管。
20.根据权利要求18所述的使测试信号供给至半导体装置中所用的驱动电路，其特征在于其中更具备一种使输入信号输入用的输入电路，该输入电路具有：
输入端，可输入该输入信号；
第3晶体管，其是npn型晶体管，基极连接至输入端，集极连接至正的电源电压；
第1二极管，其阳极连接至第3晶体管的射极；
第1定电流源，其连接至第1二极管的阴极，且使一定的电流流过第3晶体管和第1二极管；
第4晶体管，其是pnp型晶体管，基极连接至输入端，集极连接至负的电源电压；
第2二极管，其阴极连接至第4晶体管的射极；以及
第2定电流源，其连接至第2二极管的阳极且使一定的电流流过第4晶体管和第2二极管。
21.根据权利要求20所述的使测试信号供给至半导体装置中所用的驱动电路，其特征在于其中所述的输出电路更具有：
输出端，用来使输出信号输出；
第5晶体管，其是pnp型晶体管，基极连接至第1二极管的阴极，集极连接至第1晶体管的射极；
第3二极管，其阳极连接至输出端，阴极连接至第5晶体管的射极；
第6晶体管，其是npn型晶体管，基极连接至第2二极管的阳极，集极连接至第2晶体管的射极；以及
第4二极管，其阳极连接至第6晶体管的射极，阴极连接至输出端。
22.根据权利要求18所述的使测试信号供给至半导体装置中所用的驱动电路，其特征在于其中第1晶体管是pnp型，其集极连接至负的电源电压，射极连接至输出电路；以及
第2晶体管是npn型晶体管，其集极连接至正的电源电压，射极连接至输出电路。
23.根据权利要求18所述的使测试信号供给至半导体装置中所用的驱动电路，其特征在于其中第1基极电压控制单元具有第1定电压源，其在输入电压较第1基准值更小时，供给一预定的固定电压至第1晶体管以作为基极电压。
24.根据权利要求18所述的使测试信号供给至半导体装置中所用的驱动电路，其特征在于其中第1基极电压控制单元亦可具有：
第7晶体管，其是pnp型晶体管，且输入信号是供应至基极；
第5二极管，其阴极连接至第7晶体管的射极；
第1电压降电路，其使正的电源电压下降以供应至第5二极管的阳极；
第3定电流源，其连接在正的电源电压和第1电压降电路之间，且使一定的电流流过第1电压降电路，第5二极管和第7晶体管；
第8晶体管，其是npn型晶体管，且输入信号是供应至基极；
第6二极管，其阳极连接至第8晶体管的射极；
第2电压降电路，连接至所述第6二极管的阴极，将由所述输入电压降压了预定的第1规定电压后且比预定的固定电压大的电压作为基极电压供给至所述第1晶体管；以及
第4定电流源，其连接在第2电压降电路和负的电源电压之间，且使一定的电流流过第8晶体管，第6二极管和第2电压降电路。
25.根据权利要求19所述的使测试信号供给至半导体装置中所用的驱动电路，其特征在于其中第2基极电压控制单元具有第2定电压源，其在输入电压较第2基准值更大时，供给一预定的固定电压至第2晶体管以作为基极电压。
26.根据权利要求19所述的使测试信号供给至半导体装置中所用的驱动电路，其特征在于其中第2基极电压控制单元具有：
第9晶体管，其是npn型晶体管，且输入信号是供应至基极；
第7二极管，其阳极连接至第9晶体管的射极；
第3电压降电路，其使负的电源电压上升以供应至第7二极管的阴极；
第5定电流源，其连接在负的电源电压和第3电压降电路之间，且使一定的电流流过第3电压降电路，第7二极管和第9晶体管；
第10晶体管，其是pnp型晶体管，且输入信号是供应至基极；
第8二极管，其阴极连接至第10晶体管的射极；
第4电压降电路，连接至所述第8二极管的阳极，将由所述输入电压上升了预定的第2规定电压后且比预定的固定电压小的电压作为基极电压供给至所述第2晶体管；以及
第6定电流源，其连接在第4电压降电路和正的电源电压之间，且使一定的电流流过第10晶体管，第8二极管和第4电压降电路。
27.一种半导体装置测试时所用的半导体测试装置，其特征在于其具备：
图样产生部，其产生各测试信号以输入至半导体装置中；
驱动电路，其使各测试信号供给至半导体装置中；
比较电路，其将半导体装置中所输出的测试信号与一种门限值相比较；以及
判定部，其以该比较电路的比较结果为基准来判定半导体装置的良否，
该驱动电路具有：
输出电路，其使输出阻抗维持一定，且供给一种输出电压与测试信号的输入电压相同的测试信号至半导体装置；
第1晶体管和第2晶体管，其以直列方式分别连接至该输出电路的二端，通过使与输入电压或输出电压的大小相对应的供给电压分别施加至该输出电路的二端，使输出电路中的消耗电力减低以保护该输出电路；
第1基极电压控制单元，其供给基极电压至第1晶体管以控制第1晶体管；以及
第2基极电压控制单元，其供给基极电压至第2晶体管以控制第2晶体管，
在所述输入电压小于第1基准值时，所述第1基极电压控制单元将一预定的固定电压作为基极电压供给至所述第1晶体管，当该输入电压大于等于所述第1基准值时，由所述输入电压降压了预定的第1规定电压后且比预定的固定电压大的电压作为基极电压供给至所述第1晶体管。
28.根据权利要求27所述的半导体装置测试时所用的半导体测试装置，其特征在于其中在所述输入电压大于第2基准值时，所述第2基极电压控制单元将一预定的固定电压作为基极电压供给至所述第2晶体管，若该输入电压小于等于所述第2基准值时，由所述输入电压升压了预定的第2规定电压后且比预定的固定电压小的电压作为基极电压供给至所述第2晶体管。
29.根据权利要求27所述的半导体装置测试时所用的半导体测试装置，其特征在于其中更具备一种使输入信号输入用的输入电路，该输入电路具有：
输入端，可输入该输入信号；
第3晶体管，其是npn型晶体管，基极连接至输入端，集极连接至正的电源电压；
第1二极管，其阳极连接至第3晶体管的射极；
第1定电流源，其连接至第1二极管的阴极，且使一定的电流流过第3晶体管和第1二极管；
第4晶体管，其是pnp型晶体管，基极连接至输入端，集极连接至负的电源电压；
第2二极管，其阴极连接至第4晶体管的射极；以及
第2定电流源，其连接至第2二极管的阳极且使一定的电流流过第4晶体管和第2二极管。
30.根据权利要求29所述的半导体装置测试时所用的半导体测试装置，其特征在于其中所述的输出电路更具有：
输出端，用来使输出信号输出；
第5晶体管，其是pnp型晶体管，基极连接至第1二极管的阴极，集极连接至第1晶体管的射极；
第3二极管，其阳极连接至输出端，阴极连接至第5晶体管的射极；
第6晶体管，其是npn型晶体管，基极连接至第2二极管的阳极，集极连接至第2晶体管的射极；以及
第4二极管，其阳极连接至第6晶体管的射极，阴极连接至输出端。
31.根据权利要求27所述的半导体装置测试时所用的半导体测试装置，其特征在于其中第1晶体管是pnp型，其集极连接至负的电源电压，射极连接至输出电路；以及
第2晶体管是npn型晶体管，其集极连接至正的电源电压，射极连接至输出电路。
32.根据权利要求27所述的半导体装置测试时所用的半导体测试装置，其特征在于其中第1基极电压控制单元具有第1定电压源，其在输入电压较第1基准值更小时，供给一预定的固定电压至第1晶体管以作为基极电压。
33.根据权利要求27所述的半导体装置测试时所用的半导体测试装置，其特征在于其中第1基极电压控制单元亦可具有：
第7晶体管，其是pnp型晶体管，且输入信号是供应至基极；
第5二极管，其阴极连接至第7晶体管的射极；
第1电压降电路，其使正的电源电压下降以供应至第5二极管的阳极；
第3定电流源，其连接在正的电源电压和第1电压降电路之间，且使一定的电流流过第1电压降电路，第5二极管和第7晶体管；
第8晶体管，其是npn型晶体管，且输入信号是供应至基极；
第6二极管，其阳极连接至第8晶体管的射极；
第2电压降电路，连接至所述第6二极管的阴极，将由所述输入电压降压了预定的第1规定电压后且比预定的固定电压大的电压作为基极电压供给至所述第1晶体管；以及
第4定电流源，其连接在第2电压降电路和负的电源电压之间，且使一定的电流流过第8晶体管，第6二极管和第2电压降电路。
34.根据权利要求28所述的半导体装置测试时所用的半导体测试装置，其特征在于其中第2基极电压控制单元具有第2定电压源，其在输入电压较第2基准值更大时，供给一预定的固定电压至第2晶体管以作为基极电压。
35.根据权利要求28所述的半导体装置测试时所用的半导体测试装置，其特征在于其中第2基极电压控制单元具有：
第9晶体管，其是npn型晶体管，且输入信号是供应至基极；
第7二极管，其阳极连接至第9晶体管的射极；
第3电压降电路，其使负的电源电压上升以供应至第7二极管的阴极；
第5定电流源，其连接在负的电源电压和第3电压降电路之间，且使一定的电流流过第3电压降电路，第7二极管和第9晶体管；
第10晶体管，其是pnp型晶体管，且输入信号是供应至基极；
第8二极管，其阴极连接至第10晶体管的射极；
第4电压降电路，连接至所述第8二极管的阳极，将由所述输入电压上升了预定的第2规定电压后且比预定的固定电压小的电压作为基极电压供给至所述第2晶体管；以及
第6定电流源，其连接在第4电压降电路和正的电源电压之间，且使一定的电流流过第10晶体管，第8二极管和第4电压降电路。
36.一种半导体集成电路，其特征在于其具备：
输出电路，其使输出阻抗维持一定，且输出一种输出电压与输入信号的输入电压相同的输出信号；
第1晶体管和第2晶体管，其以直列方式分别连接至该输出电路的二端，通过使与输入电压或输出电压的大小相对应的供给电压分别施加至该输出电路的二端，使输出电路中的消耗电力减低以保护该输出电路；
第1基极电压控制单元，其供给基极电压至第1晶体管以控制第1晶体管；以及
第2基极电压控制单元，其供给基极电压至第2晶体管以控制第2晶体管，
在所述输入电压小于第1基准值时，所述第1基极电压控制单元将一预定的固定电压作为基极电压供给至所述第1晶体管，当该输入电压大于等于所述第1基准值时，由所述输入电压降压了预定的第1规定电压后且比预定的固定电压大的电压作为基极电压供给至所述第1晶体管。
37.根据权利要求36所述的半导体集成电路，其特征在于其中在所述输入电压大于第2基准值时，所述第2基极电压控制单元将一预定的固定电压作为基极电压供给至所述第2晶体管，若该输入电压小于等于所述第2基准值时，由所述输入电压升压了预定的第2规定电压后且比预定的固定电压小的电压作为基极电压供给至所述第2晶体管。
38.根据权利要求36所述的半导体集成电路，其特征在于其中更具备一种使输入信号输入用的输入电路，该输入电路具有：
输入端，可输入该输入信号；
第3晶体管，其是npn型晶体管，基极连接至输入端，集极连接至正的电源电压；
第1二极管，其阳极连接至第3晶体管的射极；
第1定电流源，其连接至第1二极管的阴极，且使一定的电流流过第3晶体管和第1二极管；
第4晶体管，其是pnp型晶体管，基极连接至输入端，集极连接至负的电源电压；
第2二极管，其阴极连接至第4晶体管的射极；以及
第2定电流源，其连接至第2二极管的阳极且使一定的电流流过第4晶体管和第2二极管。
39.根据权利要求38所述的半导体集成电路，其特征在于其中所述的输出电路更具有：
输出端，用来使输出信号输出；
第5晶体管，其是pnp型晶体管，基极连接至第1二极管的阴极，集极连接至第1晶体管的射极；
第3二极管，其阳极连接至输出端，阴极连接至第5晶体管的射极；
第6晶体管，其是npn型晶体管，基极连接至第2二极管的阳极，集极连接至第2晶体管的射极；以及
第4二极管，其阳极连接至第6晶体管的射极，阴极连接至输出端。
40.根据权利要求36所述的半导体集成电路，其特征在于其中第1晶体管是pnp型，其集极连接至负的电源电压，射极连接至输出电路；以及
第2晶体管是npn型晶体管，其集极连接至正的电源电压，射极连接至输出电路。
41.根据权利要求36所述的半导体集成电路，其特征在于其中第1基极电压控制单元具有第1定电压源，其在输入电压较第1基准值更小时，供给一预定的固定电压至第1晶体管以作为基极电压。
42.根据权利要求36所述的半导体集成电路，其特征在于其中第1基极电压控制单元亦可具有：
第7晶体管，其是pnp型晶体管，且输入信号是供应至基极；
第5二极管，其阴极连接至第7晶体管的射极；
第1电压降电路，其使正的电源电压下降以供应至第5二极管的阳极；
第3定电流源，其连接在正的电源电压和第1电压降电路之间，且使一定的电流流过第1电压降电路，第5二极管和第7晶体管；
第8晶体管，其是npn型晶体管，且输入信号是供应至基极；
第6二极管，其阳极连接至第8晶体管的射极；
第2电压降电路，连接至所述第6二极管的阴极，将由所述输入电压降压了预定的第1规定电压后且比预定的固定电压大的电压作为基极电压供给至所述第1晶体管；以及
第4定电流源，其连接在第2电压降电路和负的电源电压之间，且使一定的电流流过第8晶体管，第6二极管和第2电压降电路。
43.根据权利要求37所述的半导体集成电路，其特征在于其中第2基极电压控制单元具有第2定电压源，其在输入电压较第2基准值更大时，供给一预定的固定电压至第2晶体管以作为基极电压。
44.根据权利要求37所述的半导体集成电路，其特征在于其中第2基极电压控制单元具有：
第9晶体管，其是npn型晶体管，且输入信号是供应至基极；
第7二极管，其阳极连接至第9晶体管的射极；
第3电压降电路，其使负的电源电压上升以供应至第7二极管的阴极；
第5定电流源，其连接在负的电源电压和第3电压降电路之间，且使一定的电流流过第3电压降电路，第7二极管和第9晶体管；
第10晶体管，其是pnp型晶体管，且输入信号是供应至基极；
第8二极管，其阴极连接至第10晶体管的射极；
第4电压降电路，连接至所述第8二极管的阳极，将由所述输入电压上升了预定的第2规定电压后且比预定的固定电压小的电压作为基极电压供给至所述第2晶体管；以及
第6定电流源，其连接在第4电压降电路和正的电源电压之间，且使一定的电流流过第10晶体管，第8二极管和第4电压降电路。
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