JP3490165B2

JP3490165B2 - ドライバ回路

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Publication number: JP3490165B2
Application number: JP33336394A
Authority: JP
Inventors: 利明淡路
Original assignee: Advantest Corp
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Priority date: 1994-12-15
Filing date: 1994-12-15
Publication date: 2004-01-26
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Also published as: JPH08166429A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体試験装置にお
いて、被試験デバイスの入力ピンをドライブするＮ分岐
ドライバ回路に関する。

【０００２】

【従来の技術】従来技術の例としては、２分岐ドライバ
回路をモノリシック集積回路上に形成した例がある。こ
れについて、図４と図５と図６を参照して説明する。こ
の２分岐ドライバ回路の用途は、半導体試験装置におい
て、複数個同時試験をする場合に使用され、１つの試験
パターン信号を受けて、２個の被試験デバイス（ＤＵ
Ｔ）の入力ピンに所望の振幅を供給するものである。回
路構成は、図４に示すように、レベル変換回路２００
と、第１ドライバ回路３００と、第２ドライバ回路３５
０とで構成している。ここで第１ドライバ回路３００と
第２ドライバ回路３５０は同じ回路である。

【０００３】レベル変換回路２００の動作について説明
する。レベル変換回路２００は、差動のパターン信号Ｐ
ＡＴ、ＮＰＡＴと、ドライバ出力のハイレベル電圧を決
めるアナログ電圧信号ＶHと、ローレベル電圧を決める
アナログ電圧信号ＶLと、立ち上がり時間を決めるアナ
ログ制御信号ＴＲＣと、立ち下がり時間を決めるアナロ
グの制御信号ＴＦＣを受けて、これら条件に対応した電
圧信号ＤＲを２つのドライバ回路に供給するものであ
る。このレベル変換回路２００の構成は、図５に示すよ
うに、レベルシフト部２２０と、定電流部２０１、２０
３と、スイッチ部２０２、２０４と、ダイオードブリッ
ジ（ＤＢ）２３１、２３２とで構成している。電源VCCA
1は、正の電源であり、例えば＋１１ｖである。また、
電源VEEA1は、負の電源であり、例えば−６ｖである。

【０００４】レベルシフト部２２０では、ＥＣＬレベル
の差動信号であるＰＡＴ、ＮＰＡＴ信号を受けて、ＤＢ
２３１、ＤＢ２３２をスイッチする為に正電源側のスイ
ッチ部２０２と負電源側のスイッチ部２０４へレベル変
換した差動スイッチ信号Ｈenb1、Ｌenb1とＨenb2、Ｌen
b2を出力するものである。この内部回路と動作について
は、後述する。

【０００５】スイッチ部２０２とスイッチ部２０４と
は、コンプリメンタリを構成し、両者が共に動作してＤ
Ｂ２３１、ＤＢ２３２の何れかをスイッチすることで、
アナログ電圧信号ＶHあるいはＶLを出力端ＤＲに出力す
る。スイッチ部２０２は、レベルシフト部２２０からの
差動のスイッチ信号Ｈenb1、Ｌenb1を受けて、両者の電
位がＨenb1＜Ｌenb1のときには、ＰＮＰトランジスタＱ
２８３側が導通してＤＢ２３１を順方向にバイアスする
電流ｉ９１を供給する。逆に、両者の電位がＨenb1＞Ｌ
enb1のときには、ＰＮＰトランジスタＱ２８４側が導通
してＤＢ２３２を順方向にバイアスする電流ｉ９２を供
給する。バイアス電流ｉ９１の値は、スイッチ部２０２
側の抵抗Ｒ２７４と電圧Ｈenb1とVCCA1との関係で決ま
る電流値か、あるいはスイッチ部２０４側の抵抗Ｒ２７
５と電圧Ｈenb2とVEEA1との関係の何れかで決まる。ス
イッチ部２０４は、レベルシフト部２２０からの差動の
スイッチ信号Ｈenb2、Ｌenb2を受けて、両者の電位がＨ
enb2＞Ｌenb2のときには、ＮＰＮトランジスタＱ２０５
側が導通して、ＤＢ２３１からの電流をシンク（sink）
して、上記Ｑ２８３と供にＤＢ２３１をＯＮ状態にスイ
ッチする。逆に、両者の電位がＨenb2＜Ｌenb2のときに
は、ＮＰＮトランジスタＱ２０６側が導通して、上記Ｑ
２８４と供にＤＢ２３２をＯＮ状態にスイッチする。こ
れによりＤＢ２３１かあるいはＤＢ２３２の何れかがＯ
Ｎ状態に切替わる。

【０００６】アナログ電圧信号ＶHあるいはＶLは、ドラ
イバ出力端ｏｕｔ１のハイレベル／ローレベルを決める
定常アナログ電圧であり、例えばＴＴＬ系やＥＣＬ系デ
バイスの入力ピンに与える電位である。ＤＢ２３１とＤ
Ｂ２３２は、上記説明のアナログ電圧信号ＶH、あるい
はＶLの何れかを切り替えて出力するものであり、ここ
では８個のダイオードをブリッジ構成に接続して高速ア
ナログスイッチとしている。ＤＢ２３１側は、アナログ
電圧信号ＶHを出力端ＤＲに供給し、ＤＢ２３２側は、
アナログ電圧信号ＶLを出力端ＤＲに供給する。即ち、
図５に示すようにダイオードブリッジ回路の上下２端子
に順方向のバイアス電流を流したとき、左右両端子間が
等価的にＯＮ状態となり、バイアス電流を流さないとき
はＯＦＦ状態となる。スイッチ部２０２、２０４との定
電流回路構成によりバイアス電流側の電位の影響を受け
ずにＶH、ＶLのアナログ信号を高速にスイッチできる。
これに使用するダイオードとしては、ショットキダイオ
ードを使用しても良いし、あるいは、トランジスタのベ
ースとコレクタを接続してダイオードを形成しても良
い。一般にモノリシック上に形成する場合にはトランジ
スタでダイオードを形成した方がチップ面積が小さく高
集積化に有利であり、逆耐電圧の面ではショットキダイ
オードの方が有利であり、電源電圧等の兼ね合いで何れ
かを選択的あるいは混在して適切に使用する。

【０００７】定電流部２０１、２０３は、ＯＦＦ状態に
あるＤＢ２３１、ＤＢ２３２の上下両端の電位が完全に
不定状態にあると、次のスイッチング遷移動作時におい
て高速スイッチング動作に支障となる場合がある。この
場合の為に、極微少の電流を与えて電位を非不定状態に
するものである。

【０００８】レベルシフト部２２０の回路構成と動作に
ついて説明する。レベルシフト部２２０の回路構成は、
図６に示すように、バイアス電圧供給部２２１と、差動
増幅部２２２、２２４と、差動電流制御部２２３、２２
５とで構成している。ＥＣＬレベルの差動信号であるＰ
ＡＴ、ＮＰＡＴ信号は、２つの差動増幅部２２２、２２
４に入力する。第１にＰＡＴ、ＮＰＡＴ信号は、ＮＰＮ
トランジスタの差動増幅部２２２のＱ１０、Ｑ１１のベ
ースに入力されて、コレクタ側に正電圧レベルにシフト
した差動のスイッチ信号Ｈenb1、Ｌenb1を出力する。こ
の差動増幅部のエミッタ側には差動電流制御部２２３が
接続されている。この差動電流制御部２２３は、バイア
ス電圧供給部２２１からの定電圧を受けて、Ｑ１２、Ｒ
９、Ｒ８による定電流回路を形成しているが、抵抗Ｒ８
を通して外部の電圧信号ＴＲＣの電圧を変えることによ
り定電流量を可変可能としている。これによりスイッチ
信号Ｈenb1、Ｌenb1の出力振幅を可変にし、ドライバ回
路が出力する出力信号ｏｕｔ１の立ち上がり波形の遷移
時間を連続的に制御する。第２にＰＡＴ、ＮＰＡＴ信号
は、ＰＮＰトランジスタの差動増幅部２２４のＱ１４、
Ｑ１５のベースに入力されて、コレクタ側に負電圧レベ
ルにシフトした差動のスイッチ信号Ｈenb2、Ｌenb2を出
力する。この差動増幅部のエミッタ側には差動電流制御
部２２５が接続されていて、上記説明と同様に、抵抗Ｒ
１０を通して外部の電圧信号ＴＦＣの電圧を変えること
により定電流量を可変可能としている。これにより出力
信号ｏｕｔ１の立ち下がり側波形の遷移時間を連続的に
制御する。

【０００９】第１ドライバ回路３００の動作について図
４を参照して説明する。第１ドライバ回路３００の回路
構成は、定電流源３１１、３１２と、ＰＮＰトランジス
タＱ３８１、Ｑ３８４と、ＮＰＮトランジスタＱ３８
２、Ｑ３８３と、ダイオードＤ３９１、Ｄ３９２と、抵
抗Ｒ３８６、Ｒ３８７とで構成している。この回路にお
いて、消費電力に直接関係する部分以外の回路要素は省
略してある。電源VCCA2は、電源VCCA1同様に正の電源で
あり、電源VEEA2も、電源VEEA1同様に負の電源である。

【００１０】このドライバ回路３００は、上記レベル変
換回路２００で説明のＶH／ＶL振幅のアナログ電圧信号
ＤＲを受けて、５０Ω未満の低インピーダンスに変換し
て最大負荷電流±Ｉmaxを供給する高速アナログバッフ
ァ回路であり、負荷側へソース電流（source current）
を供給あるいは、負荷側からシンク電流（sink curren
t）を流し込む為にコンプリメンタリ回路構成になって
いる。また、負荷側からの反射波によるオーバーシュー
ト／アンダーシュート電圧波形も吸収する必要がある。
この為に、出力段のコンプリメンタリトランジスタＱ３
８３、Ｑ３８４の両者は、常にＡ級動作状態にバイアス
しておく必要がある。この為、両トランジスタは、外部
との入出力電流が無くても常に最大負荷電流Ｉmaxの電
流を流している。抵抗Ｒ３８６、Ｒ３８７の両端にかか
る電位差は、常に一定であり、ほぼダイオードＤ３９
１、あるいはＤ３９２の電位差で決まる電位が与えられ
ている。

【００１１】定電流源３１１、３１２は、少なくともト
ランジスタＱ３８３、Ｑ３８４が、最大負荷電流Ｉmax
をドライブできる電流の定電流を流している。アナログ
電圧ＤＲ信号は、Ｑ３８１、Ｑ３８２の両ベースに入力
されて、各々エミッタホロワしダイオードＤ３９１、Ｄ
３９２の電圧分のオフセットを与えた後に対応するＱ３
８３、Ｑ３８４のベースに入力される。ここで、Ｑ３８
３、Ｑ３８４の両ベース間の電位差は、常に２個のダイ
オードと２個のＶbeによる固定した電位差が与えられる
ことで、出力段のトランジスタは常にＡ級動作をし、入
力アナログ電圧ＤＲ信号に対応した電圧を出力する。

【００１２】

【発明が解決しようとする課題】上記説明のように、ド
ライバ回路の回路構成においては、出力段のトランジス
タＱ３８３、Ｑ３８４両者は、常に最大負荷電流Ｉmax
の電流を流している必要がある為に、負荷の状態にかか
わらず常に最大消費電力を消費していることとなり、ス
イッチング速度を低下すること無く低消費電力化するに
は限度がある。この為、このドライバ回路を数百チャン
ネル使用する半導体試験装置等においては、冷却装置が
大型化したり、高密度実装化の制限を受けたり、電源装
置も大容量のものが必要となったりして、試験装置が大
型になり好ましくない。また、本回路方式では、低消費
電力化するには限界がある。これらの為、モノリシック
集積回路を収容する容器として、放熱能力の高いセラミ
ックパッケージを使用する必要があり高価であり、安価
なプラスチックパッケージに収容するのが難しい等の難
点があった。

【００１３】そこで、本発明が解決しようとする課題
は、無負荷時の消費電流を大幅に低減する回路方式とす
ることで、低消費電力化を実現するドライバ回路にする
ことを目的とする。

【００１４】

【課題を解決する為の手段】上記課題を解決するため
に、本発明の構成では、正電圧の差動スイッチ信号Ｈen
b1、Ｌenb1を受けて、第１に、両者の電位がＨenb1＜Ｌ
enb1のときには、ＰＮＰトランジスタＱ８３側が導通し
てダイオードブリッジＤＢ７１に電流ｉ６を供給し、第
２に、両者の電位がＨenb1＞Ｌenb1のときには、ＰＮＰ
トランジスタＱ８４、Ｑ８５側が導通してダイオードブ
リッジＤＢ７２への電流ｉ２と出力ドライバ部５２０へ
の電流ｉ３を、２つのＰＮＰトランジスタをカレントミ
ラー形成して両者のコレクタ電流比ｉ２：ｉ３をＭ：１
とする電流ｉ２、ｉ３を供給する正電圧スイッチ部５１
１を設ける。そして、負電圧の差動スイッチ信号Ｈenb
2、Ｌenb2を受けて、第１に、両者の電位がＨenb2＜Ｌe
nb2のときには、ＮＰＮトランジスタＱ１０６側が導通
してダイオードブリッジＤＢ７２からの電流ｉ２をシン
クし、第２に、両者の電位がＨenb2＞Ｌenb2のときに
は、ＮＰＮトランジスタＱ１０４、Ｑ１０５側が導通し
てダイオードブリッジＤＢ７１からの電流ｉ７と出力ド
ライバ部５２０からの電流ｉ８を、２つのＮＰＮトラン
ジスタをカレントミラー形成して両者のコレクタ電流比
ｉ７：ｉ８をＭ：１とする電流ｉ７、ｉ８をシンクする
負電圧スイッチ部５１２を設け、出力端ｏｕｔ１のハイ
レベルを与えるアナログ電圧信号ＶHを受けて、正電圧
スイッチ部５１１と負電圧スイッチ部５１２とによって
アナログ電圧信号ＶHをスイッチした信号を、ブリッジ
を構成するダイオードＤ１６を１個分シフトしたタップ
位置から出力して、出力ドライバ部５２０のＮＰＮトラ
ンジスタＱ１１２のベースに供給し、少なくとも６個の
ダイオードでブリッジを構成するダイオードブリッジＤ
Ｂ７１を設ける。そして、出力端ｏｕｔ１のローレベル
を与えるアナログ電圧信号ＶLを受けて、正電圧スイッ
チ部５１１と負電圧スイッチ部５１２とによってアナロ
グ電圧信号ＶLをスイッチした信号を、ブリッジを構成
するダイオードＤ２７を１個分シフトしたタップ位置か
ら出力して、出力ドライバ部５２０のＰＮＰトランジス
タＱ１１３のベースに供給し、少なくとも６個のダイオ
ードでブリッジを構成するダイオードブリッジＤＢ７２
を設け、第１にダイオードブリッジＤＢ７１からの出力
端と、正電圧スイッチ部５１１からの電流ｉ３出力端を
接続して受け、第２にダイオードブリッジＤＢ７２から
の出力端と負電圧スイッチ部５１２からの電流ｉ８出力
端を接続して受けて、両入力端間に流れる電流ｉ３≒ｉ
８により、ＮＰＮトランジスタＱ１０７とＰＮＰトラン
ジスタＱ１０８２個のベースとエミッタ間の電位差２×
Ｖbeによるバイアス電位を発生させて、コンプリメンタ
リ構成のＮＰＮトランジスタＱ１１２とＰＮＰトランジ
スタＱ１１３をＡ級バイアスを与えて、アナログ電圧信
号ＶH、ＶLをバッファ増幅し、出力端ｏｕｔ１へ出力す
る出力ドライバ部５２０を設ける構成手段にする。これ
により、正電圧の差動スイッチ信号Ｈenb1、Ｌenb1と、
負電圧の差動スイッチ信号Ｈenb2、Ｌenb2と、出力端ｏ
ｕｔ１のハイレベルを決めるアナログ電圧信号ＶH及び
ローレベルを決めるアナログ電圧信号ＶLを受けて、ＶH
／ＶL何れかを選択し、バッファ増幅して出力する低消
費電力ドライバ回路を実現する。

【００１５】また上記構成手段のドライバ回路におい
て、ＮＰＮトランジスタＱ１０７、Ｑ１１２をカレント
ミラーで形成して両者のコレクタ電流比としてＱ１０
７：Ｑ１１２＝Ｐ：１とするチップサイズのＮＰＮトラ
ンジスタＱ１０７、Ｑ１１２を設け、ＰＮＰトランジス
タＱ１０８、Ｑ１１３をカレントミラーで形成して両者
のコレクタ電流比としてＱ１０８：Ｑ１１３＝Ｐ：１と
するチップサイズのＰＮＰトランジスタＱ１０８、Ｑ１
１３を形成する。これにより出力段のトランジスタＱ１
１２、Ｑ１１３を容易に安定な低消費電流でのＡ級バイ
アス条件が与えられる。

【００１６】また、上記構成手段のドライバ回路をＮ個
設けて、パターンＴ信号を受けて、正電圧レベルにシフ
トした差動のスイッチ信号Ｈenb1、Ｌenb1と、負電圧レ
ベルにシフトした差動のスイッチ信号Ｈenb2、Ｌenb2を
上記構成手段の低消費電力ドライバ回路の入力端に供給
するレベルシフト回路４００を設けて、レベルシフト回
路４００からの出力信号をＮ個のドライバ回路に供給し
てＮ分岐ドライバ回路を構成する手段がある。これによ
り２分岐〜Ｎ分岐の低消費電力ドライバ回路を構成実現
する。

【００１７】また、上記構成手段のドライバ回路に、ダ
イオードブリッジＤＢ７１、ＤＢ７２がＯＦＦ状態にあ
る側に微少の電流を与える定電流部５０１及び定電流部
５０２を追加して設ける構成手段がある。

【００１８】また、上記構成手段のドライバ回路に、出
力段のＮＰＮトランジスタＱ１１２のコレクタに正電源
側の過電流を防止する電流制限部５０を設け、出力段の
ＰＮＰトランジスタＱ１１３のコレクタに負電源側の過
電流を防止する電流制限部５１を追加して設ける構成手
段がある。

【００１９】

【作用】出力ドライバ部５２０のＮＰＮトランジスタＱ
１０７、あるいはＰＮＰトランジスタＱ１０８のベース
とコレクタを接続し、両エミッタ同志を接続し、定電流
ｉ３を流すことにより、２×Ｖbeのバイアス電位を与
え、これが、Ｑ１１２とＱ１０７及び、Ｑ１１３とＱ１
０８とで各々カレントミラーを形成している為、出力段
のトランジスタＱ１１２、Ｑ１１３両者も同様にＡ級バ
イアス状態を形成する為、従来と同様の波形歪みの無い
ドライバ回路を実現できる。出力端ｏｕｔ１がＶH／ＶL
レベルに達していない遷移期間では、Ａ点あるいはＢ点
の電位がずれる結果、ＤＢ７１、ＤＢ７２の電位がアン
バランスになり、電流ｉ６あるいはｉ４の電流が出力段
のトランジスタＱ１１２あるいはＱ１１３へのドライブ
電流として寄与する役割をする。これらにより、本回路
は、定常状態における消費電流を１／Ｍ程度に低減して
も従来と同等の高速ドライバ回路を実現できる。

【００２０】

【実施例】本発明の実施例は、無負荷時に低消費電力に
した２分岐ドライバ回路を、モノリシック集積回路上に
形成した例である。これについて、図１と図２を参照し
て説明する。本発明回路ではコンプリメンタリドライバ
出力段の各々にカレントミラー構成による２個のトラン
ジスタを設け、一方のトランジスタを出力ドライブ用に
使用し、他方のトランジスタをバイアス専用とする。こ
れにより出力段のエミッタにあった抵抗を削除して、第
１に定常時は、安定したバイアス状態を与え、第２に遷
移時は、出力段のトランジスタを大電流でドライブ可能
とする回路方式とした。この回路方式により、定状時の
消費電流を大幅に軽減したドライブ回路としている。回
路構成は、図１に示すように、レベルシフト回路４００
と、第１ドライバ回路５００と、第２ドライバ回路６０
０とで構成している。この第１ドライバ回路５００と第
２ドライバ回路６００は同じ回路である。

【００２１】レベルシフト回路４００は、図６に示す従
来回路におけるレベルシフト部２２０の回路と同じ構成
になっている。即ち、ＥＣＬ差動のＰＡＴ、ＮＰＡＴ信
号と、立ち上がり時間制御用ＴＲＣ信号と、立ち下がり
時間制御用ＴＦＣ信号を受けて、第１ドライバ回路５０
０、第２ドライバ回路６００へ、正電圧レベルにシフト
した差動のスイッチ信号Ｈenb1、Ｌenb1と、負電圧レベ
ルにシフトした差動のスイッチ信号Ｈenb2、Ｌenb2を、
第１ドライバ回路５００と第２ドライバ回路６００へ供
給する。

【００２２】第１ドライバ回路５００は、図２に示すよ
うに、ダイオードブリッジ（ＤＢ）７１、７２と、定電
流部５０１、５０２と、スイッチ部５１１、５１２と、
出力ドライバ部５２０とで構成している。

【００２３】ＤＢ７１、ＤＢ７２は、各々８個のダイオ
ードでブリッジを構成した高速スイッチであり、かつ、
出力段トランジスタＱ１１２、Ｑ１１３のベースとエミ
ッタ間電位であるＶbe電位差分をオフセットした電圧を
与える為に、ダイオード電圧Ｖdiode１個分シフトした
タップ位置から出力する。ＤＢ７１は、ダイオードＤ１
１〜Ｄ１４、Ｄ１５〜Ｄ１８でブリッジを構成してい
る。スイッチ用の電流は、ＰＮＰトランジスタＱ８３の
コレクタをＤ１１、Ｄ１５のアノードに接続して供給を
受けて、Ｄ１４、Ｄ１８のカソードとＮＰＮトランジス
タＱ１０４のコレクタを接続してシンクさせる電流によ
り、アナログ電圧信号ＶHをダイオードＤ１６による電
圧Ｖdiode１個分シフトしたタップ位置、即ちＤ１５の
カソードからＱ１１２のベースに接続供給する。ＤＢ７
２は、ダイオードＤ２１〜Ｄ２４、Ｄ２５〜Ｄ２８でブ
リッジを構成している。スイッチ用の電流は、ＰＮＰト
ランジスタＱ８４のコレクタをＤ２１、Ｄ２５のアノー
ドに接続して供給を受けて、Ｄ２４、Ｄ２８のカソード
とＮＰＮトランジスタＱ１０６のコレクタを接続してシ
ンクさせる電流により、アナログ電圧信号ＶLをダイオ
ードＤ２７による電圧Ｖdiode１個分シフトしたタップ
位置、即ちＤ２８のアノードからＱ１１３のベースに接
続供給する。ここの例ではダイオード８個でブリッジを
構成した例であるが、所望によりＤ１４、Ｄ１８、ある
いはＤ２１、Ｄ２５を削除して６個で構成しても良い。

【００２４】定電流部５０１及び定電流部５０２は、従
来の場合と同様であり、ＯＦＦ状態時のＤＢ７２あるい
はＤＢ７１両端の電位が不定状態にならないようにする
為に、極微少の電流を与えるものである。もし両端がフ
ローティング状態にあると、次の遷移動作時において高
速スイッチング動作に支障となる場合がありこれを防止
する為である。

【００２５】スイッチ部５１１は、レベルシフト回路４
００からの差動のスイッチ信号Ｈenb1、Ｌenb1を受け
て、両者の電位がＨenb1＜Ｌenb1のときには、ＰＮＰト
ランジスタＱ８３側が導通してＤＢ７１を順方向にバイ
アスする電流ｉ６を供給する。逆に、両者の電位がＨen
b1＞Ｌenb1のときには、ＰＮＰトランジスタＱ８４、Ｑ
８５側が導通して抵抗Ｒ７４による定電流ｉ２、ｉ３を
供給する。ＤＢ７２へは順方向にバイアスする電流ｉ２
を供給し、出力ドライバ部５２０へはバイアス用電流ｉ
３を供給する。ここで、Ｑ８４とＱ８５とはカレントミ
ラーであり電流比を例えば１０：１程度の比率となるチ
ップサイズを形成しておく。

【００２６】出力ドライバ部５２０は、ＮＰＮカレント
ミラー形成のＱ１１２、Ｑ１０７と、ＰＮＰカレントミ
ラー形成のＱ１１３、Ｑ１０８と、ダイオードＤ７とで
構成している。Ｑ１１２のコレクタには正の電源VEX1に
接続し、Ｑ１１３のコレクタには負の電源VEX2に接続さ
れている。Ｑ１１２とＱ１１３の両エミッタを接続して
出力端ｏｕｔ１に出力している。Ａ点入力端は、Ｑ１０
７のベースとコレクタとＱ１１２のベースとＤ７のカソ
ードに接続している。Ｂ点入力端は、Ｑ１０８のベース
とコレクタとＱ１１３のベースとＤ７のアノードに接続
している。Ｑ１０７のエミッタはＱ１０８のエミッタに
接続して、出力段のバイアス用電位を形成している。こ
こでダイオードＤ７は、出力端ｏｕｔ１側から不慮の異
常電圧の印加による出力段路の劣化を防止する為であ
り、所望により無くても良い。ここで、Ｑ１０７とＱ１
１２あるいはＱ１０８とＱ１１３は、各々カレントミラ
ーを構成していて各々電流比を例えば１：６の比率とな
るチップサイズを形成しておく。この結果、電流ｉ１２
とｉ１３は、１：６の比率で流れる。各々のトランジス
タの電流増幅率をｈfeとし、Ｑ１０７のベース電流をｉ
bとすると、ｉb＝ｉ３／（１＋ｈfe＋６）となる。Ｑ１
０７のエミッタ電流ｉ１２＝ｉb×（１＋ｈfe）であ
り、Ｑ１１２のエミッタ電流ｉ１３＝６×ｉb×（１＋
ｈfe）である。よって、Ｑ１１２とＱ１１３は、本回路
接続によって、Ｑ１１２のコレクタ電流ｉ１４＝６×ｉ
b×ｈfeの電流で決まるＡ級動作状態にバイアスされた
一定の消費電流が流れる。

【００２７】第１に、定常状態の動作についてＶLレベ
ル出力の場合で説明する。ＶLレベルの出力は、ＰＮＰ
トランジスタＱ８４、Ｑ８５側とＮＰＮトランジスタＱ
１０６側が導通してＤＢ７２側がＯＮ状態になって、Ｖ
L電圧がＢ点に供給され、バッファして出力端ｏｕｔ１
に出力する。電流ｉ２、ｉ３の一方の電流ｉ２側は、ダ
イオードブリッジＤＢ７２を流れ、トランジスタＱ１０
６に流れ、ＤＢ７２はＯＮ状態にスイッチされる。この
結果、アナログ電圧信号ＶL−ダイオード電圧Ｖdiodeの
電圧がＰＮＰトランジスタＱ１０８、Ｑ１１３のベース
に供給され、出力段のＰＮＰトランジスタＱ１１３のエ
ミッタ出力はＶbe電圧降下してＶL電圧を出力端ｏｕｔ
１に出力する。この結果、ダイオードＤ２７の電位差分
と相殺されて出力端ｏｕｔ１では、アナログ電圧信号Ｖ
Lと同じ電圧が出力されることとなる。

【００２８】電流ｉ２、ｉ３の他方の微少電流ｉ３側
は、更にＱ１０７のベース／コレクタ電流とＱ１１２の
ベース電流に分流して流れ、Ｑ１０７側にはｉ１２のエ
ミッタ電流が流れ、Ｑ１１２側にはｉ１３のエミッタ電
流が流れる。これら電流ｉ１２、ｉ１３は、ＰＮＰトラ
ンジスタＱ１０８とＱ１１３側を流れ、ＤＢ７２のＤ２
８を通ってトランジスタＱ１０６のコレクタに流れる。
この結果、Ａ点とＢ点の電位差はＱ１０７とＱ１０８で
決まる２×Ｖbe電圧の定常バイアス状態が与えられる。
しかも出力段のＱ１１２はＱ１０７とでカレントミラー
を形成し、Ｑ１１３はＱ１０８とでカレントミラーを形
成している為、同様のＡ級動作バイアス条件が与えられ
る。

【００２９】第２に、定常状態のＶHレベル出力の場合
の動作について説明する。この場合には、ＰＮＰトラン
ジスタＱ８３側とＮＰＮトランジスタＱ１０４、Ｑ１０
５側が導通してアナログ電圧信号ＶHをバッファして出
力端ｏｕｔ１に出力する。今度は、ＤＢ７１側がＯＮ状
態となってＶH電圧がＡ点に供給される。これ以外の動
作については、第１のＶLレベル出力の場合と同様であ
る。

【００３０】第３に、出力端ｏｕｔ１がＶLからＶHレベ
ルへ切り替わる遷移期間の動作を説明する。出力端ｏｕ
ｔ１がＶHレベルに達する迄の遷移期間では、ｏｕｔ１
端の電位に引っ張られてＡ点の電位が下がる。すると、
ＤＢ７１がアンバランスになり電流ｉ６のほとんどの電
流がダイオードＤ１５を経由してＡ点側に流れ込むこと
になる。ここで、電流ｉ６＝１０×ｉ３であるから、出
力段のＱ１１２は定常時の１０倍のベース電流が供給さ
れることになり、出力端ｏｕｔ１は大電流が供給され
る。やがて、ｏｕｔ１の電位がＶHと同じになってくる
と電流ｉ６が減少して元の定常状態になり低消費電流に
戻る。このように、従来のように出力段に抵抗がない
為、僅かな電位差で定常時の１０倍のドライブ能力を与
えることが可能となる。

【００３１】第４に、出力端ｏｕｔ１がＶHからＶLレベ
ルへ切り換わる遷移期間の動作を説明する。この場合
は、ＤＢ７２がアンバランスになりＱ１０６によるシン
ク電流ｉ２のほとんどがダイオードＤ２８側を流れる結
果、上記説明と同様にして、出力段のＱ１１３は定常時
の１０倍のベース電流がシンクされることになり、出力
端ｏｕｔ１は定常時の１０倍のドライブ能力を与えるこ
とが可能となる。

【００３２】上記実施例の説明では、２分岐ドライバ回
路を構成した場合で説明したが、所望により分岐なし、
あるいは３分岐、４分岐等のようにＮ個のドライバ回路
５００を設けてＮ分岐ドライバ回路構成としても良く同
様にして実施できる。また、ＥＣＬ差動のパターンＰＡ
Ｔ、ＮＰＡＴ信号を入力とした場合で説明していたが、
差動入力でなくシングル入力のパターン信号ても良い
し、また、ＥＣＬレベルでなくＴＴＬ系レベルのパター
ン信号でも良い。

【００３３】上記実施例の説明では、Ｑ８４とＱ８５あ
るいは、Ｑ１０４とＱ１０５とのカレントミラーの電流
比を１０：１のチップサイズ比率の例で説明していたが
所望によりＭ：１としても良く、同様にして実施でき
る。また、出力段のＱ１０７とＱ１１２あるいは、Ｑ１
０８とＱ１１３とのカレントミラーの電流比についても
１：６のチップサイズ比率の例で説明していたが所望に
より１：Ｐとしても良く、同様にして実施できる。ま
た、上記実施例の説明では、スイッチ部５１１、５１
２のトランジスタＱ８４とＱ８５あるいは、Ｑ１０４と
Ｑ１０５とを各々カレントミラーで電流比を与えるよう
に構成していたが、エミッタ側に電流比を与える抵抗を
付けて電流比を与える回路手段としても良い。

【００３４】上記実施例の説明では、レベルシフト回路
４００の回路において、立ち上がり時間制御用ＴＲＣ信
号と、立ち下がり時間制御用ＴＦＣ信号を有する場合で
説明していたが、所望により削除した構成としても良
く、同様にして実施できる。

【００３５】上記実施例の説明では、出力段のＱ１１２
のコレクタを正の電源VEX1に直接接続し、Ｑ１１３のコ
レクタを負の電源VEX2に直接接続した場合で説明した
が、出力端ｏｕｔ１が他の電源端子等にショートしたり
して回路不良とならないように電流制限回路を所望によ
り設けても良い。例えば、図３（ａ）の電流制限部５０
を、出力段のトランジスタＱ１１２のコレクタと電源VE
X1間に設ける例であり、図３（ｂ）の電流制限部５１
を、出力段のトランジスタＱ１１３のコレクタと電源VE
X2間に設ける例である。

【００３６】上記実施例の説明では、定電流部５０１、
５０２の回路を設けた場合で説明したが、所望により
この定電流部５０１、５０２の代わりに高抵抗に変えて
極微少の電流を与えるようにしても良く同様にして実施
できる。また、所望によりこの定電流部５０１、５０２
を削除した構成としても良い。

【００３７】

【発明の効果】本発明は、以上説明したように構成され
ているので、下記に記載されるような効果を奏する。出
力ドライバ部５２０のＮＰＮトランジスタＱ１０７、あ
るいはＰＮＰトランジスタＱ１０８のベースとコレクタ
を接続し、両エミッタ同志を接続し、定電流ｉ３を流す
ことにより、２×Ｖbeのバイアス電位を与える効果が得
られる。しかも、Ｑ１１２とＱ１０７及び、Ｑ１１３と
Ｑ１０８とで各々カレントミラーを形成している為、出
力段のトランジスタＱ１１２、Ｑ１１３両者も同様にＡ
級バイアス状態を形成する効果が得られる。出力端ｏｕ
ｔ１がＶH／ＶLレベルに達していない遷移期間では、ｏ
ｕｔ１端の電位に引っ張られてＡ点あるいはＢ点の電位
が上下する。この結果Ａ点あるいはＢ点と接続されてい
るＤＢ７１、ＤＢ７２の電位がアンバランスになり、電
流ｉ６あるいはｉ４の電流が出力段のトランジスタをド
ライブする方向に供給し流れる。この結果、定常状態の
Ｍ倍の電流を負荷にソース／シンクするドライブ能力を
与えることが可能となる効果が得られる。これらの結
果、本回路は、無負荷時である定常状態における消費電
流を１／３〜１／５に低減でき、出力電圧遷移時には従
来と同様のドライブ電流をソース／シンクできることと
なり、この結果、消費電力大幅に低減したドライバ回路
を実現できる。この低消費電力化によって、本モノリシ
ック集積回路を安価なプラスチックパッケージに収容す
ることが可能となる利点も得られる。

【００３８】

【図面の簡単な説明】

【図１】本発明の、低消費電力の２分岐ドライバ回路構
成図である。

【図２】本発明の、低消費電力の第１ドライバ回路図で
ある。

【図３】（ａ）本発明の、正電源側の電流制限回路図で
ある。（ｂ）本発明の、負電源側の電流制限回路図である。

【図４】従来の、２分岐ドライバ回路構成図である。

【図５】従来の、レベル変換回路図である。

【図６】レベルシフト部の回路図である。

【符号の説明】

Ｄ７、Ｄ１１〜Ｄ１８、Ｄ２１〜Ｄ２８
ダイオードＤ３１〜Ｄ３８、Ｄ４１〜Ｄ４８、Ｄ３９１、Ｄ３９２
ダイオードＱ１〜Ｑ７、Ｑ１０〜Ｑ１５、Ｑ１８トランジスタＱ８１〜Ｑ８５、Ｑ１０２〜Ｑ１０８、Ｑ１１２、Ｑ１
１３トランジスタＱ２０２〜Ｑ２０６、Ｑ２８１〜Ｑ２８４、Ｑ３８１〜
Ｑ３８４トランジスタＲ８〜Ｒ１０、Ｒ７４、Ｒ２７４、Ｒ２７５、Ｒ３８
６、Ｒ３８７抵抗５０、５１電流制限部ＤＢ７１、ＤＢ７２、ＤＢ２３１、ＤＢ２３２ダイ
オードブリッジ２００レベル変換回路２０１、５０１、５０２、２０３定電流部２０２、５１１、５１２、２０４スイッチ部２２０レベルシフト部２２１バイアス電圧供給部２２２、２２４差動増幅部２２３、２２５差動電流制御部３００、５００第１ドライバ回路３１１、３１２定電流源４００レベルシフト回路５２０出力ドライバ部３５０、６００第２ドライバ回路ｉ１〜ｉ８、ｉ１２〜ｉ１４、ｉ９１、ｉ９２電流ＰＡＴ、ＮＰＡＴＥＣＬ差動信号ｏｕｔ１出力端Ｈenb1、Ｌenb1 正電圧の差動スイッチ信号Ｈenb2、Ｌenb2 負電圧の差動スイッチ信号ＶH、ＶL アナログ電圧信号ＴＲＣ立ち上がり時間制御用信号ＴＦＣ立ち下がり時間制御用信号 VCCA1、VCCA2、VEX1 正の電源 VEEA1、VEEA2、VEX2 負の電源ＤＲアナログ電圧信号

フロントページの続き (56)参考文献特開昭63−135882（ＪＰ，Ａ) 特開昭63−124973（ＪＰ，Ａ) 特開昭58−62905（ＪＰ，Ａ) 特開平４−252975（ＪＰ，Ａ) 特開平６−324105（ＪＰ，Ａ) 特開昭59−41022（ＪＰ，Ａ) 特開昭62−165165（ＪＰ，Ａ) 特開昭63−131080（ＪＰ，Ａ) 特開平６−204839（ＪＰ，Ａ) 特開平３−274477（ＪＰ，Ａ) 特開昭60−164269（ＪＰ，Ａ) 特開平６−289101（ＪＰ，Ａ) 特開平３−286607（ＪＰ，Ａ) 特開平５−206755（ＪＰ，Ａ) 特開平３−283713（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G01R 31/26 - 31/3193

Claims

(57)【特許請求の範囲】

【請求項１】正電圧の差動スイッチ信号（Ｈenb1、Ｌ
enb1）と、負電圧の差動スイッチ信号（Ｈenb2、Ｌenb
2）と、出力端（ｏｕｔ１）のハイ／ローレベルを与え
るアナログ電圧信号（ＶH、ＶL）を受けて、バッファ増
幅して出力する低消費電力ドライバ回路において、上記正電圧の差動スイッチ信号（Ｈenb1、Ｌenb1）を受
けて、第１に、両者の電位がＨenb1＜Ｌenb1のときに
は、ダイオードブリッジ（ＤＢ７１）に電流（ｉ６）を
供給し、第２に、両者の電位がＨenb1＞Ｌenb1のときに
は、ダイオードブリッジ（ＤＢ７２）への電流（ｉ２）
と出力ドライバ部（５２０）への電流（ｉ３）を供給す
る、正電圧スイッチ部（５１１）を設け、負電圧の差動スイッチ信号（Ｈenb2、Ｌenb2）を受け
て、第１に、両者の電位がＨenb2＜Ｌenb2のときには、
ダイオードブリッジ（ＤＢ７２）からの電流（ｉ２）を
シンク（sink）し、第２に、両者の電位がＨenb2＞Ｌen
b2のときには、ダイオードブリッジ（ＤＢ７１）からの
電流（ｉ７）と出力ドライバ部（５２０）からの電流
（ｉ８）をシンクする負電圧スイッチ部（５１２）を設
け、出力端（ｏｕｔ１）のハイレベルを与えるアナログ電圧
信号（ＶH）を受けて、上記正電圧スイッチ部（５１
１）と負電圧スイッチ部（５１２）とによってアナログ
電圧信号（ＶH）をスイッチした信号を、ブリッジを構
成するダイオード（Ｄ１６）１個分シフトしたタップ位
置から出力して、出力ドライバ部（５２０）のＮＰＮト
ランジスタ（Ｑ１１２）のベースに供給し、少なくとも
６個のダイオードでブリッジを構成するダイオードブリ
ッジ（ＤＢ７１）を設け、出力端（ｏｕｔ１）のローレベルを与えるアナログ電圧
信号（ＶL）を受けて、上記正電圧スイッチ部（５１
１）と負電圧スイッチ部（５１２）とによってアナログ
電圧信号（ＶL）をスイッチした信号を、ブリッジを構
成するダイオード（Ｄ２７）１個分シフトしたタップ位
置から出力して、出力ドライバ部（５２０）のＰＮＰト
ランジスタ（Ｑ１１３）のベースに供給し、少なくとも
６個のダイオードでブリッジを構成するダイオードブリ
ッジ（ＤＢ７２）を設け、第１に上記ダイオードブリッジ（ＤＢ７１）からの出力
端と、正電圧スイッチ部（５１１）からの電流（ｉ３）
出力端を接続して受け、第２に上記ダイオードブリッジ
（ＤＢ７２）からの出力端と負電圧スイッチ部（５１
２）からの電流（ｉ８）出力端を接続して受けて、両入
力端間に流れる電流（ｉ３≒ｉ８）により、ＮＰＮトラ
ンジスタ（Ｑ１０７）とＰＮＰトランジスタ（Ｑ１０
８）２個のベースとエミッタ間の電位差（２×Ｖbe）に
よるバイアス電位を発生させて、コンプリメンタリ構成
のＮＰＮトランジスタ（Ｑ１１２）とＰＮＰトランジス
タ（Ｑ１１３）をＡ級バイアスを与えて、アナログ電圧
信号（ＶH、ＶL）をバッファ増幅し、出力端（ｏｕｔ
１）へ出力する出力ドライバ部（５２０）を設け、以上を具備していることを特徴としたドライバ回路。
【請求項２】請求項１記載の出力ドライバ部（５２
０）において、ＮＰＮトランジスタ（Ｑ１０７、Ｑ１１２）をカレント
ミラーで形成して両者のコレクタ電流比を（Ｑ１０
７）：（Ｑ１１２）＝Ｐ：１とするチップサイズのＮＰ
Ｎトランジスタ（Ｑ１０７、Ｑ１１２）を設け、ＰＮＰトランジスタ（Ｑ１０８、Ｑ１１３）をカレント
ミラーで形成して両者のコレクタ電流比を（Ｑ１０
８）：（Ｑ１１３）＝Ｐ：１とするチップサイズのＰＮ
Ｐトランジスタ（Ｑ１０８、Ｑ１１３）を設け、以上を具備していることを特徴としたドライバ回路。
【請求項３】パターン入力信号を受けて、正電圧レベル
にシフトした差動のスイッチ信号（Ｈenb1、Ｌenb1）
と、負電圧レベルにシフトした差動のスイッチ信号（Ｈ
enb2、Ｌenb2）を出力するレベルシフト回路（４００）
を有して、出力端（ｏｕｔ１）のハイ／ローレベルを与
えるアナログ電圧信号（ＶH、ＶL）を受けて、バッファ
増幅して出力する低消費電力ドライバ回路において、請求項１あるいは請求項２記載の構成手段のドライバ回
路を少なくとも１個設け、以上を具備していることを特徴としたドライバ回路。
【請求項４】請求項１記載の構成手段に加えて、ダイオードブリッジ（ＤＢ７１、ＤＢ７２）がＯＦＦ状
態にある側に微少の電流を与える定電流部（５０１）及
び定電流部（５０２）を設け、以上を具備していることを特徴としたドライバ回路。
【請求項５】請求項１記載の構成手段に加えて、出力段のＮＰＮトランジスタ（Ｑ１１２）のコレクタに
正電源側の過電流を防止する電流制限部（５０）を設
け、出力段のＰＮＰトランジスタ（Ｑ１１３）のコレクタに
負電源側の過電流を防止する電流制限部（５１）を設
け、以上を具備していることを特徴としたドライバ回路。