JP2956911B2 - Ｉｃ試験装置 - Google Patents
Ｉｃ試験装置Info
- Publication number
- JP2956911B2 JP2956911B2 JP3001858A JP185891A JP2956911B2 JP 2956911 B2 JP2956911 B2 JP 2956911B2 JP 3001858 A JP3001858 A JP 3001858A JP 185891 A JP185891 A JP 185891A JP 2956911 B2 JP2956911 B2 JP 2956911B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- driver
- level shift
- test
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】この発明は試験信号をドライバへ
供給し、そのドライバの出力を複数のバッファへ供給
し、その各バッファの出力をそれぞれ各別の被試験ＩＣ
素子へ供給して、同時に複数のＩＣ素子を試験するよう
にしたＩＣ試験装置に関する。
供給し、そのドライバの出力を複数のバッファへ供給
し、その各バッファの出力をそれぞれ各別の被試験ＩＣ
素子へ供給して、同時に複数のＩＣ素子を試験するよう
にしたＩＣ試験装置に関する。
【０００２】
【従来の技術】図３Ａに示すように、ドライバ１１に試
験信号、通常２値のパターンデータが供給され、そのド
ライバ１１の出力が、それぞれリレー接点Ｋ１，Ｋ２を
通じ、更にケーブルＣ１，Ｃ２を通じて、被試験ＩＣ素
子ＩＣ１，ＩＣ２の同一端子ピンへ供給されて、同時に
二つの被試験ＩＣ素子を試験することが行われている。
同様にして１つのドライバ１１から更に多くの被試験Ｉ
Ｃ素子の同一端子ピンへ試験信号を供給して、ＩＣ試験
装置を有効に利用することが行われている。特に記憶容
量の大きなＩＣメモリの試験は、１回の試験時間が長く
なるため、このように複数の被試験ＩＣ素子を同時に試
験することは、ＩＣ試験装置を効率的に利用できる点で
好ましい。
験信号、通常２値のパターンデータが供給され、そのド
ライバ１１の出力が、それぞれリレー接点Ｋ１，Ｋ２を
通じ、更にケーブルＣ１，Ｃ２を通じて、被試験ＩＣ素
子ＩＣ１，ＩＣ２の同一端子ピンへ供給されて、同時に
二つの被試験ＩＣ素子を試験することが行われている。
同様にして１つのドライバ１１から更に多くの被試験Ｉ
Ｃ素子の同一端子ピンへ試験信号を供給して、ＩＣ試験
装置を有効に利用することが行われている。特に記憶容
量の大きなＩＣメモリの試験は、１回の試験時間が長く
なるため、このように複数の被試験ＩＣ素子を同時に試
験することは、ＩＣ試験装置を効率的に利用できる点で
好ましい。
【０００３】この構成によれば、被試験ＩＣ素子に対す
る入力ピンの数の分だけのドライバ１１を用意すればよ
く、ハードウェアの規模を小さくすることができる。し
かし、被試験ＩＣ素子ＩＣ１，ＩＣ２のインピーダンス
がばらついたり、何れかのＩＣ素子が不良であった場合
はリレー接点Ｋ１，Ｋ２の一方を開にする。また最後の
試験で被試験ＩＣ素子数が不足し、ケーブルＣ１，Ｃ２
の一方に接続する被試験ＩＣ素子がなくなった場合に対
応するリレー接点を開にする。このように一方のリレー
接点が開にされると、試験信号の反射波が二つのリレー
接点Ｋ１，Ｋ２側で異なり、駆動試験信号の波形が乱れ
る。よって高品質で試験をすることができなくなる。
る入力ピンの数の分だけのドライバ１１を用意すればよ
く、ハードウェアの規模を小さくすることができる。し
かし、被試験ＩＣ素子ＩＣ１，ＩＣ２のインピーダンス
がばらついたり、何れかのＩＣ素子が不良であった場合
はリレー接点Ｋ１，Ｋ２の一方を開にする。また最後の
試験で被試験ＩＣ素子数が不足し、ケーブルＣ１，Ｃ２
の一方に接続する被試験ＩＣ素子がなくなった場合に対
応するリレー接点を開にする。このように一方のリレー
接点が開にされると、試験信号の反射波が二つのリレー
接点Ｋ１，Ｋ２側で異なり、駆動試験信号の波形が乱れ
る。よって高品質で試験をすることができなくなる。
【０００４】このような駆動試験信号の波形劣化を防止
する点から、図３Ｂに示すように、ドライバ１１の出力
をそれぞれ高入力インピーダンスのバッファＢ１，Ｂ２
を介してリレー接点Ｋ１，Ｋ２へ供給することが考えら
れる。
する点から、図３Ｂに示すように、ドライバ１１の出力
をそれぞれ高入力インピーダンスのバッファＢ１，Ｂ２
を介してリレー接点Ｋ１，Ｋ２へ供給することが考えら
れる。
【０００５】
【発明が解決しようとする課題】図３Ｂのようにすれば
リレー接点Ｋ１，Ｋ２の一方を開にした状態で試験をし
ても、高品質の試験を行うことができるが、そのための
条件として、バッファＢ１，Ｂ２の遅延時間、遷移時
間、オフセット電圧、利得などに差がないことが前提と
なる。しかし、このように特性が揃ったバッファを簡単
な構成で、かつ安価に提供できるものが知られていな
い。
リレー接点Ｋ１，Ｋ２の一方を開にした状態で試験をし
ても、高品質の試験を行うことができるが、そのための
条件として、バッファＢ１，Ｂ２の遅延時間、遷移時
間、オフセット電圧、利得などに差がないことが前提と
なる。しかし、このように特性が揃ったバッファを簡単
な構成で、かつ安価に提供できるものが知られていな
い。
【０００６】
【課題を解決するための手段】この発明によればドライ
バから共通の駆動出力が供給される各バッファは、それ
ぞれ次のように構成されている。つまりドライバの出力
が第１，第２レベルシフト用抵抗器の一端に印加され、
第１レベルシフト用抵抗器の他端と第１電源端子との間
に第１電流源が挿入され、第２レベルシフト用抵抗器の
他端と第２電源端子との間に第２電流源が挿入され、第
２電源端子の電位は第１電源端子の電位より低くされ、
第１，第２レベルシフト用抵抗器と第１，第２電流源と
の各接続点に、それぞれ第１，第２エミッタフオロア回
路が接続され、これら第１，第２エミッタフオロア回路
は互いにプッシュプル接続され、その接続点が出力端子
に接続され、また第１，第２エミッタフオロア回路の各
トランジスタのエミッタ間に抵抗分圧回路が接続され、
この分圧回路の分圧出力とドライバの出力との差が演算
増幅器で検出され、その検出出力が第１，第２電流源に
負帰還される。
バから共通の駆動出力が供給される各バッファは、それ
ぞれ次のように構成されている。つまりドライバの出力
が第１，第２レベルシフト用抵抗器の一端に印加され、
第１レベルシフト用抵抗器の他端と第１電源端子との間
に第１電流源が挿入され、第２レベルシフト用抵抗器の
他端と第２電源端子との間に第２電流源が挿入され、第
２電源端子の電位は第１電源端子の電位より低くされ、
第１，第２レベルシフト用抵抗器と第１，第２電流源と
の各接続点に、それぞれ第１，第２エミッタフオロア回
路が接続され、これら第１，第２エミッタフオロア回路
は互いにプッシュプル接続され、その接続点が出力端子
に接続され、また第１，第２エミッタフオロア回路の各
トランジスタのエミッタ間に抵抗分圧回路が接続され、
この分圧回路の分圧出力とドライバの出力との差が演算
増幅器で検出され、その検出出力が第１，第２電流源に
負帰還される。
【０００７】
【実施例】図１にこの発明の実施例の要部を示し、図３
と対応する部分には同一符号を付けてある。この発明で
はバッファＢ１は次のように構成されている。バッファ
Ｂ２の構成は図に示していないがバッファＢ１と同様に
構成されている。ドライバ１１の出力側は第１，第２レ
ベルシフト用抵抗器１２ａ，１２ｂの一端に接続され、
第１，第２レベルシフト用抵抗器１２ａ，１２ｂの他端
はそれぞれ第１，第２電流源１３ａ，１３ｂを通じて第
１，第２電源端子１４ａ，１４ｂに接続される。第１電
流源１３ａは例えばｐｎｐトランジスタ１５ａのコレク
タが第１レベルシフト用抵抗器１２ａに接続され、エミ
ッタが抵抗器１６ａを介して第１電源端子１４ａに接続
され、ベースが抵抗器１７ａを介して第１電源端子１４
ａに接続されて構成される。第２電流源１３ｂもｎｐｎ
トランジスタ１５ｂ、抵抗器１６ｂ，１７ｂにより同様
に構成される。第１電源端子１４ａに印加される電位よ
り第２電源端子１４ｂに印加される電位は低くされ、こ
の例では第１電源端子１４ａに＋Ｖが印加され、第２電
源端子１４ｂに−Ｖが印加されている。
と対応する部分には同一符号を付けてある。この発明で
はバッファＢ１は次のように構成されている。バッファ
Ｂ２の構成は図に示していないがバッファＢ１と同様に
構成されている。ドライバ１１の出力側は第１，第２レ
ベルシフト用抵抗器１２ａ，１２ｂの一端に接続され、
第１，第２レベルシフト用抵抗器１２ａ，１２ｂの他端
はそれぞれ第１，第２電流源１３ａ，１３ｂを通じて第
１，第２電源端子１４ａ，１４ｂに接続される。第１電
流源１３ａは例えばｐｎｐトランジスタ１５ａのコレク
タが第１レベルシフト用抵抗器１２ａに接続され、エミ
ッタが抵抗器１６ａを介して第１電源端子１４ａに接続
され、ベースが抵抗器１７ａを介して第１電源端子１４
ａに接続されて構成される。第２電流源１３ｂもｎｐｎ
トランジスタ１５ｂ、抵抗器１６ｂ，１７ｂにより同様
に構成される。第１電源端子１４ａに印加される電位よ
り第２電源端子１４ｂに印加される電位は低くされ、こ
の例では第１電源端子１４ａに＋Ｖが印加され、第２電
源端子１４ｂに−Ｖが印加されている。
【０００８】第１，第２レベルシフト用抵抗器１２ａ，
１２ｂと第１，第２電流源１３ａ，１３ｂとの各接続点
に第１，第２エミッタフオロア回路１８ａ，１８ｂの入
力側がそれぞれ接続される。第１，第２エミッタフオロ
ワ回路１８ａ，１８ｂの出力側は互いに接続されて出力
端子１９に接続される。つまり第１エミッタフオロワ回
路１８ａにおいてｎｐｎトランジスタ２１ａのコレクタ
が保護用の電流制限回路２２ａを通じて第１電源端子１
４ａに接続され、エミッタが抵抗器２３ａを通じて出力
端子１９に接続され、ベースが第１レベルシフト用抵抗
器１２ａ及び第１電流源１３ａの接続点に接続される。
第２エミッタフオロア回路１８ｂにおいてｐｎｐトラン
ジスタ２１ｂのコレクタが電流制限回路２２ｂを通じて
第２電源端子１４ｂに接続され、エミッタが抵抗器２３
ｂを通じて出力端子１９に接続され、ベースが第２レベ
ルシフト用抵抗器１２ｂ及び第２電流源１３ｂの接続点
に接続される。第１エミッタフオロア回路１８ａよりの
電流がケーブルＣ１へ流れ、ケーブルＣ１からの電流が
第２エミッタフオロア回路１８ｂに流入するように、第
１，第２エミッタフオロア回路１８ａ，１８ｂは互いに
プッシュプルに接続されている。
１２ｂと第１，第２電流源１３ａ，１３ｂとの各接続点
に第１，第２エミッタフオロア回路１８ａ，１８ｂの入
力側がそれぞれ接続される。第１，第２エミッタフオロ
ワ回路１８ａ，１８ｂの出力側は互いに接続されて出力
端子１９に接続される。つまり第１エミッタフオロワ回
路１８ａにおいてｎｐｎトランジスタ２１ａのコレクタ
が保護用の電流制限回路２２ａを通じて第１電源端子１
４ａに接続され、エミッタが抵抗器２３ａを通じて出力
端子１９に接続され、ベースが第１レベルシフト用抵抗
器１２ａ及び第１電流源１３ａの接続点に接続される。
第２エミッタフオロア回路１８ｂにおいてｐｎｐトラン
ジスタ２１ｂのコレクタが電流制限回路２２ｂを通じて
第２電源端子１４ｂに接続され、エミッタが抵抗器２３
ｂを通じて出力端子１９に接続され、ベースが第２レベ
ルシフト用抵抗器１２ｂ及び第２電流源１３ｂの接続点
に接続される。第１エミッタフオロア回路１８ａよりの
電流がケーブルＣ１へ流れ、ケーブルＣ１からの電流が
第２エミッタフオロア回路１８ｂに流入するように、第
１，第２エミッタフオロア回路１８ａ，１８ｂは互いに
プッシュプルに接続されている。
【０００９】トランジスタ２１ａのエミッタとトランジ
スタ２１ｂのエミッタとの間に抵抗器２４ａ，２４ｂよ
りなる分圧回路２５が接続される。分圧回路２５の分圧
点は抵抗器２６を通じて演算増幅器２７の非反転入力端
に接続される。演算増幅器２７の非反転入力端は抵抗器
２８を通じて可変電圧源２９に接続され、反転入力端は
抵抗器３１を通じて接地されると共に、抵抗器３２を通
じてドライバ１１の出力側に接続され、出力端は抵抗器
３３ａ，３３ｂをそれぞれ通じてトランジスタ１５ａ，
１５ｂのベースにそれぞれ接続される。つまり分圧回路
２５の出力とドライバ１１の出力との差が演算増幅器２
７で検出され、その検出出力により第１，第２電流源１
３ａ，１３ｂが負帰還制御される。
スタ２１ｂのエミッタとの間に抵抗器２４ａ，２４ｂよ
りなる分圧回路２５が接続される。分圧回路２５の分圧
点は抵抗器２６を通じて演算増幅器２７の非反転入力端
に接続される。演算増幅器２７の非反転入力端は抵抗器
２８を通じて可変電圧源２９に接続され、反転入力端は
抵抗器３１を通じて接地されると共に、抵抗器３２を通
じてドライバ１１の出力側に接続され、出力端は抵抗器
３３ａ，３３ｂをそれぞれ通じてトランジスタ１５ａ，
１５ｂのベースにそれぞれ接続される。つまり分圧回路
２５の出力とドライバ１１の出力との差が演算増幅器２
７で検出され、その検出出力により第１，第２電流源１
３ａ，１３ｂが負帰還制御される。
【００１０】まず、ドライバ１１の出力Ｖ0 が０Ｖにな
るように設定し、バッファＢ１，Ｂ２の各出力Ｖ0 １，
Ｖ0 ２がそれぞれ０Ｖになるように、バッファＢ１，Ｂ
２内の各可変電圧源２９の電圧を調整する。バッファＢ
１の利得は抵抗器２４ａ，２４ｂ，２６，２８，３１，
３２の各抵抗値により設定し、同様にバッファＢ２にお
いても、対応する抵抗器の抵抗値により設定する。
るように設定し、バッファＢ１，Ｂ２の各出力Ｖ0 １，
Ｖ0 ２がそれぞれ０Ｖになるように、バッファＢ１，Ｂ
２内の各可変電圧源２９の電圧を調整する。バッファＢ
１の利得は抵抗器２４ａ，２４ｂ，２６，２８，３１，
３２の各抵抗値により設定し、同様にバッファＢ２にお
いても、対応する抵抗器の抵抗値により設定する。
【００１１】この状態からドライバ１１の出力が例えば
高レベルＶＨになると、演算増幅器２７の反転入力側が
非反転入力側より高くなり、演算増幅器２７の出力が下
がり、第１電流源１３ａの電流が増加し、第２電流源１
３ｂの電流が減少し、トランジスタ２１ａ，２１ｂの各
ベース電位が上昇し、トランジスタ２１ａ，２１ｂのエ
ミッタ電位が上昇し、出力端子１９の出力電圧がＶＨに
なるように動作する。同様にしてドライバ１１の出力が
低レベルＶＬになると、出力端子１９の出力もＶＬにな
る。
高レベルＶＨになると、演算増幅器２７の反転入力側が
非反転入力側より高くなり、演算増幅器２７の出力が下
がり、第１電流源１３ａの電流が増加し、第２電流源１
３ｂの電流が減少し、トランジスタ２１ａ，２１ｂの各
ベース電位が上昇し、トランジスタ２１ａ，２１ｂのエ
ミッタ電位が上昇し、出力端子１９の出力電圧がＶＨに
なるように動作する。同様にしてドライバ１１の出力が
低レベルＶＬになると、出力端子１９の出力もＶＬにな
る。
【００１２】なんらかの原因でバッファＢ１の出力端子
１９の出力レベルが低下したとすると、演算増幅器２７
の非反転入力端のレベルも低下し、演算増幅器２７の出
力も低下し、トランジスタ１５ａ，１５ｂのベースの電
位も低下し、トランジスタ１５ａのコレクタ電流が増大
し、トランジスタ２１ａのベース電位が増加する。また
トランジスタ１５ｂのコレクタ電流が減少し、トランジ
スタ２１ｂのベース電位が増加する。よって出力端子１
９のレベル低下は元に戻される。
１９の出力レベルが低下したとすると、演算増幅器２７
の非反転入力端のレベルも低下し、演算増幅器２７の出
力も低下し、トランジスタ１５ａ，１５ｂのベースの電
位も低下し、トランジスタ１５ａのコレクタ電流が増大
し、トランジスタ２１ａのベース電位が増加する。また
トランジスタ１５ｂのコレクタ電流が減少し、トランジ
スタ２１ｂのベース電位が増加する。よって出力端子１
９のレベル低下は元に戻される。
【００１３】なお第１，第２レベルシフト用抵抗器１２
ａ，１２ｂでドライバ１１の出力レベルをそれぞれ、高
くしてトランジスタ２１ａを、低くしてトランジスタ２
１ｂを駆動している。以上のようにして１度調整すれ
ば、出力が所定値からずれようとすると自動的に所定値
に戻され、１つのドライバに接続された複数のバッファ
から同一の出力をそれぞれ被試験ＩＣ素子へ供給するこ
とができる。
ａ，１２ｂでドライバ１１の出力レベルをそれぞれ、高
くしてトランジスタ２１ａを、低くしてトランジスタ２
１ｂを駆動している。以上のようにして１度調整すれ
ば、出力が所定値からずれようとすると自動的に所定値
に戻され、１つのドライバに接続された複数のバッファ
から同一の出力をそれぞれ被試験ＩＣ素子へ供給するこ
とができる。
【００１４】演算増幅器２７として図２Ａに示すように
オフセット調整端子が設けられているものを仕様すれ
ば、そのオフセット調整端子に印加される電圧を可変抵
抗器３５により調整して、可変電圧源２９を省略するこ
とができる。図２Ｂに示すように、第１，第２レベルシ
フト用抵抗器１２ａ，１２ｂの各一部をレベルシフト用
ツエナダイオード３６ａ，３６ｂで代用してもよい。
オフセット調整端子が設けられているものを仕様すれ
ば、そのオフセット調整端子に印加される電圧を可変抵
抗器３５により調整して、可変電圧源２９を省略するこ
とができる。図２Ｂに示すように、第１，第２レベルシ
フト用抵抗器１２ａ，１２ｂの各一部をレベルシフト用
ツエナダイオード３６ａ，３６ｂで代用してもよい。
【００１５】更に図２Ｃに示すようにドライバ１１の出
力をｐｎｐトランジスタ３７ａ、ｎｐｎトランジスタ３
７ｂの各ベースへ供給し、トランジスタ３７ａのコレク
タを第２電源端子１４ｂに接続し、エミッタを第１レベ
ルシフト用抵抗器１２ａに接続し、トランジスタ３７ｂ
のコレクタを第１電源端子１４ａに接続し、エミッタを
第２レベルシフト用抵抗器１２ｂに接続して、ドライバ
１１の出力を第１，第２レベルシフト用抵抗器１２ａ，
１２ｂの各一端に印加してもよい。
力をｐｎｐトランジスタ３７ａ、ｎｐｎトランジスタ３
７ｂの各ベースへ供給し、トランジスタ３７ａのコレク
タを第２電源端子１４ｂに接続し、エミッタを第１レベ
ルシフト用抵抗器１２ａに接続し、トランジスタ３７ｂ
のコレクタを第１電源端子１４ａに接続し、エミッタを
第２レベルシフト用抵抗器１２ｂに接続して、ドライバ
１１の出力を第１，第２レベルシフト用抵抗器１２ａ，
１２ｂの各一端に印加してもよい。
【００１６】図１の構成においては例えば演算増幅器２
７の出力が低下して、トランジスタ１５ａのコレクタ電
流が増加し、トランジスタ１５ｂのコレクタ電流が減少
し、これら電流の変動が、ドライバ１１側に流れて悪影
響するおそれがあるが、図２Ｃに示す構成とすればその
ようなおそれはない。以上のようにバッファＢ１，Ｂ２
のオフセット電圧、利得の差は演算増幅器２７や抵抗器
の抵抗値で調整して揃えることができる。バッファＢ
１，Ｂ２で生じる遅延時間（遷移時間）の差は、エミッ
タフオロワ回路の１段で生じる遅延時間の差であるた
め、特性を揃えることは容易であり、つまり素子のばら
つきは無視でき、ほとんど発生しない。レベルシフトは
信号を通過させるものでないから遅延時間に影響しな
い。なおバッファＢ１，Ｂ２間の遅延時間を調整する必
要があれば、ドライバ１１とバッファＢ１，Ｂ２とをそ
れぞれ接続するケーブル３８ａ，３８ｂの長さを調整し
て行えばよい。遷移時間については、バッファＢ１，Ｂ
２間で調整が必要な場合は、ケーブル３８ａ，３８ｂに
挿入したフィルタ３９ａ，３９ｂの時定数を調整して行
うことができる。上述では１個のドライバに２つのバッ
ファを接続する場合にこの発明を適用したが、３つ以上
のバッファを接続する場合にも、その各バッファを上述
した構成としてこの発明を適用することができる。上述
ではバッファをバイポーラトランジスタで構成したがＦ
ＥＴで構成してもよい。
７の出力が低下して、トランジスタ１５ａのコレクタ電
流が増加し、トランジスタ１５ｂのコレクタ電流が減少
し、これら電流の変動が、ドライバ１１側に流れて悪影
響するおそれがあるが、図２Ｃに示す構成とすればその
ようなおそれはない。以上のようにバッファＢ１，Ｂ２
のオフセット電圧、利得の差は演算増幅器２７や抵抗器
の抵抗値で調整して揃えることができる。バッファＢ
１，Ｂ２で生じる遅延時間（遷移時間）の差は、エミッ
タフオロワ回路の１段で生じる遅延時間の差であるた
め、特性を揃えることは容易であり、つまり素子のばら
つきは無視でき、ほとんど発生しない。レベルシフトは
信号を通過させるものでないから遅延時間に影響しな
い。なおバッファＢ１，Ｂ２間の遅延時間を調整する必
要があれば、ドライバ１１とバッファＢ１，Ｂ２とをそ
れぞれ接続するケーブル３８ａ，３８ｂの長さを調整し
て行えばよい。遷移時間については、バッファＢ１，Ｂ
２間で調整が必要な場合は、ケーブル３８ａ，３８ｂに
挿入したフィルタ３９ａ，３９ｂの時定数を調整して行
うことができる。上述では１個のドライバに２つのバッ
ファを接続する場合にこの発明を適用したが、３つ以上
のバッファを接続する場合にも、その各バッファを上述
した構成としてこの発明を適用することができる。上述
ではバッファをバイポーラトランジスタで構成したがＦ
ＥＴで構成してもよい。
【００１７】
【発明の効果】以上述べたようにこの発明によれば、１
個のドライバに複数のバッファを接続し、その各バッフ
ァを、第１，第２レベルシフト抵抗器、第１，第２電流
源、第１，第２エミッタフオロワ回路、演算増幅器など
の頗る簡単な構成でなり、安価に構成でき、しかも特性
を揃えることが容易であり、かつ帰還作用によりずれが
防止される構成となっているから、１つのドライバに接
続された複数のバッファの１乃至複数に被試験ＩＣ素子
が接続されなくても、高品質の試験を行うことができ
る。
個のドライバに複数のバッファを接続し、その各バッフ
ァを、第１，第２レベルシフト抵抗器、第１，第２電流
源、第１，第２エミッタフオロワ回路、演算増幅器など
の頗る簡単な構成でなり、安価に構成でき、しかも特性
を揃えることが容易であり、かつ帰還作用によりずれが
防止される構成となっているから、１つのドライバに接
続された複数のバッファの１乃至複数に被試験ＩＣ素子
が接続されなくても、高品質の試験を行うことができ
る。
【図１】この発明の実施例の要部を示す接続図。
【図２】Ａは演算増幅器２７の部分の変形例を示す図、
Ｂはバッファ中のレベルシフト部の変形例を示す図、Ｃ
はその更に他の変形例を示す図である。
Ｂはバッファ中のレベルシフト部の変形例を示す図、Ｃ
はその更に他の変形例を示す図である。
【図３】Ａは従来のＩＣ試験装置のこの発明と関連する
部分を示すブロック図、Ｂはその提案されている改良し
たものを示す図である。
部分を示すブロック図、Ｂはその提案されている改良し
たものを示す図である。
Claims (1)
- 【請求項１】 試験信号をドライバへ供給し、そのドラ
イバの出力を複数のバッファへ供給し、その各バッファ
の出力をそれぞれ各別の被試験ＩＣ素子へ供給して試験
を行うＩＣ試験装置において、上記各バッファはそれぞ
れ、上記ドライバの出力が一端に印加される第１、第２
レベルシフト用抵抗器と、その第１レベルシフト用抵抗
器の他端と第１電源端子との間に挿入された第１電流源
と、上記第２レベルシフト用抵抗器の他端と、上記第１
電源端子の電位より低い電位が印加される第２電源端子
との間に挿入された第２電流源と、これら第１，第２レ
ベルシフト用抵抗器と第１、第２電流源との各接続点に
それぞれ接続され、互いにプッシュプルに接続され、そ
の接続点が出力端子に接続された第１，第２エミッタフ
オロワ回路と、これら第１，第２エミッタフオロワ回路
の各トランジスタのエミッタ間に接続された抵抗分圧回
路と、その抵抗分圧回路の分圧出力と上記ドライバの出
力との差を上記第１，第２電流源に帰還する演算増幅器
と、からなることを特徴とするＩＣ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3001858A JP2956911B2 (ja) | 1991-01-11 | 1991-01-11 | Ｉｃ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3001858A JP2956911B2 (ja) | 1991-01-11 | 1991-01-11 | Ｉｃ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04252975A JPH04252975A (ja) | 1992-09-08 |
| JP2956911B2 true JP2956911B2 (ja) | 1999-10-04 |
Family
ID=11513247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3001858A Expired - Fee Related JP2956911B2 (ja) | 1991-01-11 | 1991-01-11 | Ｉｃ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2956911B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3490165B2 (ja) * | 1994-12-15 | 2004-01-26 | 株式会社アドバンテスト | ドライバ回路 |
-
1991
- 1991-01-11 JP JP3001858A patent/JP2956911B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04252975A (ja) | 1992-09-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5235222A (en) | Output circuit and interface system comprising the same | |
| US4959623A (en) | Low impedance buffer circuit | |
| EP0697766B1 (en) | Buffer circuit with wide dynamic range | |
| US4517476A (en) | ECL Gate having emitter bias current switched by input signal | |
| US5115206A (en) | Merged differential amplifier and current source | |
| KR970003720B1 (ko) | 전기신호 증폭기 장치 | |
| US6249178B1 (en) | High-speed output circuit device with a switch circuit | |
| JP2911038B2 (ja) | 多値駆動回路 | |
| JP2956911B2 (ja) | Ｉｃ試験装置 | |
| US4122402A (en) | Buffer amplifier circuit suitable for manufacture in monolithic integrated circuit form | |
| JPS61212933A (ja) | 電子光学的トランスジユーサ | |
| JP3466717B2 (ja) | ラインドライバ‐スイッチング段 | |
| US5587679A (en) | Pulse generator including slew rate controller without complementary transistors | |
| EP0310575B1 (en) | Integrated audio amplifier electronically commutable from a single ended or stereo configuration to a balanced or bridge configuration and viceversa | |
| JP3186001B2 (ja) | Ｉｃ試験装置 | |
| US6476649B1 (en) | Driver output swing control using a mirror driver | |
| US6008696A (en) | Low noise amplifier with actively terminated input | |
| US4783636A (en) | Amplifiers providing balanced output signals | |
| US4262261A (en) | Amplifier circuit | |
| EP0398065B1 (en) | Monolithically integratable differential operational amplifier | |
| US20020057130A1 (en) | Isolator circuit | |
| EP0210067B1 (en) | Controlling a semi-conductor resistance defining component | |
| KR100563014B1 (ko) | 적응출력임피던스를가지는라인구동기 | |
| JPH0231522B2 (ja) | ||
| JP2536311B2 (ja) | インタ−フェ−ス回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990629 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080723 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |