JP2536311B2 - インタ−フェ−ス回路 - Google Patents
インタ−フェ−ス回路Info
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- JP2536311B2 JP2536311B2 JP61270126A JP27012686A JP2536311B2 JP 2536311 B2 JP2536311 B2 JP 2536311B2 JP 61270126 A JP61270126 A JP 61270126A JP 27012686 A JP27012686 A JP 27012686A JP 2536311 B2 JP2536311 B2 JP 2536311B2
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- output
- transistor
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はインターフェース回路に関し、特に高電圧信
号を低電圧信号に変換するインターフェース回路に関す
る。
号を低電圧信号に変換するインターフェース回路に関す
る。
［従来の技術］ 従来、この種のインターフェース回路としては、例え
ば第４図に示されているような２つの出力端子に各々フ
ォースと、シンクとして機能する２つの電流源を接続し
たものが知られている。このインターフェース回路を従
来例として先ず説明する。第４図に示されているインタ
ーフェース回路は電流源404、405を有しており、電流源
404、405の制御端は各々論理入力端子407、410（図示し
ない送信側から出力される高電圧信号の入力端子）に接
続されており、それらの一方の導電端は各々出力端子40
8、409に接続されている。これに対して、電流源404、4
05の他方の導電端はそれぞれ接地、及び電源406に接続
されている。インターフェース回路は一端の接地された
基準電圧源401を有しており、この基準電圧源401の他端
は抵抗402、403を介して出力端子408、409（低電圧に変
換された信号が受信側に出力される端子）に接続されて
いる。上記従来のインターフェース回路は抵抗体を介し
て他の回路に接続されているので、抵抗411を付加した
状態で動作を説明する。
ば第４図に示されているような２つの出力端子に各々フ
ォースと、シンクとして機能する２つの電流源を接続し
たものが知られている。このインターフェース回路を従
来例として先ず説明する。第４図に示されているインタ
ーフェース回路は電流源404、405を有しており、電流源
404、405の制御端は各々論理入力端子407、410（図示し
ない送信側から出力される高電圧信号の入力端子）に接
続されており、それらの一方の導電端は各々出力端子40
8、409に接続されている。これに対して、電流源404、4
05の他方の導電端はそれぞれ接地、及び電源406に接続
されている。インターフェース回路は一端の接地された
基準電圧源401を有しており、この基準電圧源401の他端
は抵抗402、403を介して出力端子408、409（低電圧に変
換された信号が受信側に出力される端子）に接続されて
いる。上記従来のインターフェース回路は抵抗体を介し
て他の回路に接続されているので、抵抗411を付加した
状態で動作を説明する。
まず、制御端子407、410に第１の論理値が供給される
と、電流源404、405はカットオフ状態になる。この状態
では抵抗411に電流が流れないので抵抗411の両端には電
位差は生じない。そこで、図示していない他の回路は抵
抗411の両端の電位差０を検出して上記第１の論理値を
判別することができる。これに対して、制御端子407、4
10に第２の論理値が供給されると電流源404、405が導通
状態になるので抵抗411の両端に電位差が発生する。そ
れで、他の回路はこの電位差を検出して上記第２の論理
値を判別することができる。なお、上記基準電圧源401
と抵抗402、403は抵抗411の電位を一定に維持するため
に設けられている。また、電流源404、405は論理伝達に
必要な電流が抵抗411に流れるように設定されており、
抵抗402、403は電流源404、405の消費電力を減少させる
ため十分に大きな値に設定されている。特に、インター
フエース回路の出力端子に同様の回路を複数接続して相
互に抵抗411を駆動するようにして論理の通信を行う場
合、抵抗が十分大きくないと抵抗411に発生する電圧が
接続される回路数に依存してしまうことから抵抗411の
抵抗値は十分に大きくしなければならない。
と、電流源404、405はカットオフ状態になる。この状態
では抵抗411に電流が流れないので抵抗411の両端には電
位差は生じない。そこで、図示していない他の回路は抵
抗411の両端の電位差０を検出して上記第１の論理値を
判別することができる。これに対して、制御端子407、4
10に第２の論理値が供給されると電流源404、405が導通
状態になるので抵抗411の両端に電位差が発生する。そ
れで、他の回路はこの電位差を検出して上記第２の論理
値を判別することができる。なお、上記基準電圧源401
と抵抗402、403は抵抗411の電位を一定に維持するため
に設けられている。また、電流源404、405は論理伝達に
必要な電流が抵抗411に流れるように設定されており、
抵抗402、403は電流源404、405の消費電力を減少させる
ため十分に大きな値に設定されている。特に、インター
フエース回路の出力端子に同様の回路を複数接続して相
互に抵抗411を駆動するようにして論理の通信を行う場
合、抵抗が十分大きくないと抵抗411に発生する電圧が
接続される回路数に依存してしまうことから抵抗411の
抵抗値は十分に大きくしなければならない。
［発明が解決しようとする問題点］ 上記従来のインターフェース回路にあっては電流源40
4、405の出力電流値が極めて精度よく設定されているば
あいは良好な動作が得られるものの、電流源404、405で
発生する電流に相違のある時には誤動作を起こす恐れが
あった。
4、405の出力電流値が極めて精度よく設定されているば
あいは良好な動作が得られるものの、電流源404、405で
発生する電流に相違のある時には誤動作を起こす恐れが
あった。
すなわち、電流源404、405の出力電流に差が発生する
と、基準電圧源401からその差分が補われる。ところ
が、基準電圧源401は抵抗402、403を介して電流を供給
しており、抵抗402、403は上述のように大きな抵抗値を
有しているので、その両端に発生する電圧差はかなり大
きな値となる。本来、基準電圧源401および抵抗402、40
3は出力端子408、409の電位を一定に保つために設けら
れているが、２つの電流源404、405の出力電流差に基づ
く抵抗402、403の電圧降下はそのまま出力端子の電位変
動となって現れてしまう。換言すれば、出力端子408、4
09の電位は出力論理にしたがい電流源をオン、オフする
度に大幅に変動するという問題点があった。
と、基準電圧源401からその差分が補われる。ところ
が、基準電圧源401は抵抗402、403を介して電流を供給
しており、抵抗402、403は上述のように大きな抵抗値を
有しているので、その両端に発生する電圧差はかなり大
きな値となる。本来、基準電圧源401および抵抗402、40
3は出力端子408、409の電位を一定に保つために設けら
れているが、２つの電流源404、405の出力電流差に基づ
く抵抗402、403の電圧降下はそのまま出力端子の電位変
動となって現れてしまう。換言すれば、出力端子408、4
09の電位は出力論理にしたがい電流源をオン、オフする
度に大幅に変動するという問題点があった。
一般に、電流源の出力電流値を精度よく一致させるこ
とは困難であり、特に、２つの電流源がシンクとフォー
スとして機能する場合はなおさら困難であることから、
各電流源の出力調整の困難さに加え、集積回路化に多大
の困難を伴うという問題点もあった。
とは困難であり、特に、２つの電流源がシンクとフォー
スとして機能する場合はなおさら困難であることから、
各電流源の出力調整の困難さに加え、集積回路化に多大
の困難を伴うという問題点もあった。
［問題点を解決するための手段、作用及び効果］ 本発明は、出力端子に同様な回路を複数接続して相互
に負荷抵抗を駆動するようにして論理通信を行うインタ
ーフェース回路において、第１のトランジスタの一端を
第１の電源に、他端を第１の出力端子に接続し、第２の
トランジスタの一端を第２の出力端子に接続し、他端を
第２の電源に接続し、演算増幅器の逆相入力端子に第１
の出力端子に接続し、演算増幅器の正相入力端子に、基
準電圧を接続し、演算増幅器の出力端子が第１のトラン
ジスタの制御端子に接続され、第２のトランジスタの制
御端子に論理情報が入力され、第１の出力端子と前記第
２の出力端子との間に接続された負荷抵抗に発生する電
圧差を出力とする事を特徴とするインターフェース回路
であります。この結果第１の出力端子の電位が基準電圧
と同電位になるように制御されているので、出力端子の
電圧を一定に維持することができ、誤動作を起こすこと
がない。従って、従来例のように出力調整の必要がな
く、集積化しやすい。
に負荷抵抗を駆動するようにして論理通信を行うインタ
ーフェース回路において、第１のトランジスタの一端を
第１の電源に、他端を第１の出力端子に接続し、第２の
トランジスタの一端を第２の出力端子に接続し、他端を
第２の電源に接続し、演算増幅器の逆相入力端子に第１
の出力端子に接続し、演算増幅器の正相入力端子に、基
準電圧を接続し、演算増幅器の出力端子が第１のトラン
ジスタの制御端子に接続され、第２のトランジスタの制
御端子に論理情報が入力され、第１の出力端子と前記第
２の出力端子との間に接続された負荷抵抗に発生する電
圧差を出力とする事を特徴とするインターフェース回路
であります。この結果第１の出力端子の電位が基準電圧
と同電位になるように制御されているので、出力端子の
電圧を一定に維持することができ、誤動作を起こすこと
がない。従って、従来例のように出力調整の必要がな
く、集積化しやすい。
［実施例］ 第１図は本発明の第１実施例を示す図であり、101は
演算増幅器、102は基準電圧源、103、104はトランジス
タ、106、107は出力端子、108は制御入力端子をそれぞ
れ示している。演算増幅器101の正相入力端子は基準電
圧源102に接続されており、その出力端子はトランジス
タ104の制御端に接続されている。トランジスタ104の一
導電端は出力端子106および演算増幅器101の逆相入力端
子に接続され、残る導電端は電源105に接続されてい
る。さらに、トランジスタ103の一導電端は出力端子107
に接続されており、残る導電端は接地され、制御端は制
御入力端子に接続されている。このように構成された本
実施例は従来例と同様に出力端子106、107間に負荷抵抗
109が接続され、かつ、制御入力端子108に論理情報が供
給される。制御入力端子108に供給される論理情報はト
ランジスタ103を一定のインピーダンスを有する導電状
態か、カットオフ状態に切り替える。
演算増幅器、102は基準電圧源、103、104はトランジス
タ、106、107は出力端子、108は制御入力端子をそれぞ
れ示している。演算増幅器101の正相入力端子は基準電
圧源102に接続されており、その出力端子はトランジス
タ104の制御端に接続されている。トランジスタ104の一
導電端は出力端子106および演算増幅器101の逆相入力端
子に接続され、残る導電端は電源105に接続されてい
る。さらに、トランジスタ103の一導電端は出力端子107
に接続されており、残る導電端は接地され、制御端は制
御入力端子に接続されている。このように構成された本
実施例は従来例と同様に出力端子106、107間に負荷抵抗
109が接続され、かつ、制御入力端子108に論理情報が供
給される。制御入力端子108に供給される論理情報はト
ランジスタ103を一定のインピーダンスを有する導電状
態か、カットオフ状態に切り替える。
まず、第１論理情報の供給された導電状態においては
出力端子107を介して負荷抵抗109より電流を引き込み、
負荷抵抗109は出力端子106より電流の供給を受けてその
両端に電圧差を発生させる。こうして、上記電圧差に基
づき第１論理情報を伝達するが、その電圧はトランジス
タ104により決定される。すなわち、トランジスタ104お
よび演算増幅器101は負帰還系を構成しており、出力端
子106の電位が基準電圧源102の出力電位と等しくなるよ
うに機能する。したがって、仮にトランジスタ103の導
電時にインピーダンスの変動があっても、出力端市電位
は一定に維持されることになる。
出力端子107を介して負荷抵抗109より電流を引き込み、
負荷抵抗109は出力端子106より電流の供給を受けてその
両端に電圧差を発生させる。こうして、上記電圧差に基
づき第１論理情報を伝達するが、その電圧はトランジス
タ104により決定される。すなわち、トランジスタ104お
よび演算増幅器101は負帰還系を構成しており、出力端
子106の電位が基準電圧源102の出力電位と等しくなるよ
うに機能する。したがって、仮にトランジスタ103の導
電時にインピーダンスの変動があっても、出力端市電位
は一定に維持されることになる。
次に、制御入力端子108に第２論理情報が供給され、
トランジスタ103がカットオフ状態になったときを説明
する。この場合には、負荷抵抗109の両端には電位差は
生ぜず、かかる負荷抵抗109の電位差に基づき第２論理
情報を伝達する。この場合にも、出力端子106、107の電
位はトランジスタ104と演算増幅器101により一定に維持
される。トランジスタ104と演算増幅器101とは出力端子
106の電位が降下するのを防ぐように働き、電位の上昇
には無力であるが、第１図の実施例はその構成上、出力
端子106と接地電位とを結ぶリークパスが生じ易く特に
問題とはならず、懸念のある場合には出力端子106また
は107の一方または双方を任意のインピーダンスで接地
してもよい。第１図の実施例ではこのようにして出力端
子電位を一定に維持し、論理情報を正確に伝達すること
ができる。
トランジスタ103がカットオフ状態になったときを説明
する。この場合には、負荷抵抗109の両端には電位差は
生ぜず、かかる負荷抵抗109の電位差に基づき第２論理
情報を伝達する。この場合にも、出力端子106、107の電
位はトランジスタ104と演算増幅器101により一定に維持
される。トランジスタ104と演算増幅器101とは出力端子
106の電位が降下するのを防ぐように働き、電位の上昇
には無力であるが、第１図の実施例はその構成上、出力
端子106と接地電位とを結ぶリークパスが生じ易く特に
問題とはならず、懸念のある場合には出力端子106また
は107の一方または双方を任意のインピーダンスで接地
してもよい。第１図の実施例ではこのようにして出力端
子電位を一定に維持し、論理情報を正確に伝達すること
ができる。
次に、第２図に示されている第２実施例について説明
する。この第２実施例は上記第１実施例の構成に加えて
抵抗209、210、211、212を含んでいる。演算増幅器201
の逆相入力端子は抵抗209、210を介して出力端子206及
び207に接続され、トランジスタ203、204の一導電端は
抵抗211、212を介して各々出力端子207及び電源205に接
続されている。かかる構成の第２実施例は第１実施例と
同様に機能し、トランジスタ203の導電時インピーダン
スは抵抗211に比べて十分小さいものに設定することに
より出力端子207への出力電流が抵抗211により制御され
るように構成されている。また、出力端子206からの出
力電流は抵抗212により制限され、出力端子206、207の
地絡時保護がなされている。要に、抵抗209、210はその
抵抗値が等しく設定されることにより、演算増幅器に出
力端子206、207の平均電位を伝達し、出力端子206、207
の平均電位が一定に保たれるように構成されている。抵
抗209、210は従来例と同様に負荷抵抗より十分大きな値
に設定する必要があるが、第２実施例において抵抗20
9、210を介しての電流供給は生じないので、出力端子電
圧の変動が生じることはない。
する。この第２実施例は上記第１実施例の構成に加えて
抵抗209、210、211、212を含んでいる。演算増幅器201
の逆相入力端子は抵抗209、210を介して出力端子206及
び207に接続され、トランジスタ203、204の一導電端は
抵抗211、212を介して各々出力端子207及び電源205に接
続されている。かかる構成の第２実施例は第１実施例と
同様に機能し、トランジスタ203の導電時インピーダン
スは抵抗211に比べて十分小さいものに設定することに
より出力端子207への出力電流が抵抗211により制御され
るように構成されている。また、出力端子206からの出
力電流は抵抗212により制限され、出力端子206、207の
地絡時保護がなされている。要に、抵抗209、210はその
抵抗値が等しく設定されることにより、演算増幅器に出
力端子206、207の平均電位を伝達し、出力端子206、207
の平均電位が一定に保たれるように構成されている。抵
抗209、210は従来例と同様に負荷抵抗より十分大きな値
に設定する必要があるが、第２実施例において抵抗20
9、210を介しての電流供給は生じないので、出力端子電
圧の変動が生じることはない。
次に、本発明の第３実施例を第３鵜に基づき説明す
る。第３実施例は第１実施例の構成にトランジスタ313
を加えたものであり、トランジスタ313は抵抗312と電源
305間に挿入されている。その制御端は第２の制御入力
端子314に接続されている。その動作は第１実施例と同
様であるが、トランジスタ313はトランジスタ303がカッ
トオフ状態になるときに同様にカットオフ状態となるよ
うに制御され出力端子306、307と諸電流源との切り離し
を行っている。これは複数のインターフェース回路がそ
の出力端子を介して相互に接続された場合に必要とされ
る高インピーダンス出力状態を実現するためである。
る。第３実施例は第１実施例の構成にトランジスタ313
を加えたものであり、トランジスタ313は抵抗312と電源
305間に挿入されている。その制御端は第２の制御入力
端子314に接続されている。その動作は第１実施例と同
様であるが、トランジスタ313はトランジスタ303がカッ
トオフ状態になるときに同様にカットオフ状態となるよ
うに制御され出力端子306、307と諸電流源との切り離し
を行っている。これは複数のインターフェース回路がそ
の出力端子を介して相互に接続された場合に必要とされ
る高インピーダンス出力状態を実現するためである。
以上説明してきたように、本発明の各実施例では出力
電位変動がなく、また、電流源出力電流を調整する必要
もない。従って、集積回路に使用しやすいという利点が
ある。
電位変動がなく、また、電流源出力電流を調整する必要
もない。従って、集積回路に使用しやすいという利点が
ある。
第１図は第１実施例の回路図、第２図は第２実施例の回
路図、第３図は第３実施例の回路図、第４図は従来例の
回路図である。 101、201、301……演算増幅器、 102、202、302……基準電圧源、 103、104、203、204、303、304、313……トランジス
タ、 105、205、305……電源、 106、107、206、207、306、307……出力端子、 108、208、308、314……制御入力端子、 109……負荷抵抗、 209、210、211、212、309、310、311、312……抵抗。
路図、第３図は第３実施例の回路図、第４図は従来例の
回路図である。 101、201、301……演算増幅器、 102、202、302……基準電圧源、 103、104、203、204、303、304、313……トランジス
タ、 105、205、305……電源、 106、107、206、207、306、307……出力端子、 108、208、308、314……制御入力端子、 109……負荷抵抗、 209、210、211、212、309、310、311、312……抵抗。
Claims (1)
- 【請求項１】出力端子に同様な回路を複数接続して相互
に負荷抵抗を駆動するようにして論理通信を行うインタ
ーフェース回路において、第１のトランジスタの一端を
第１の電源に、他端を第１の出力端子に接続し、第２の
トランジスタの一端を第２の出力端子に接続し、他端を
第２の電源に接続し、演算増幅器の逆相入力端子に前記
第１の出力端子に接続し、前記演算増幅器の正相入力端
子に、基準電圧を接続し、前記演算増幅器の出力端子が
前記第１のトランジスタの制御端子に接続され、前記第
２のトランジスタの制御端子に論理情報が入力され、前
記第１の出力端子と前記第２の出力端子との間に接続さ
れた前記負荷抵抗に発生する電圧差を出力とする事を特
徴とするインターフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61270126A JP2536311B2 (ja) | 1986-11-12 | 1986-11-12 | インタ−フェ−ス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61270126A JP2536311B2 (ja) | 1986-11-12 | 1986-11-12 | インタ−フェ−ス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63123220A JPS63123220A (ja) | 1988-05-27 |
| JP2536311B2 true JP2536311B2 (ja) | 1996-09-18 |
Family
ID=17481912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61270126A Expired - Fee Related JP2536311B2 (ja) | 1986-11-12 | 1986-11-12 | インタ−フェ−ス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2536311B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5662426A (en) * | 1979-10-26 | 1981-05-28 | Hitachi Ltd | Digital control circuit |
| JPS60143010A (ja) * | 1983-12-29 | 1985-07-29 | Advantest Corp | 電圧電流変換回路 |
-
1986
- 1986-11-12 JP JP61270126A patent/JP2536311B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5662426A (en) * | 1979-10-26 | 1981-05-28 | Hitachi Ltd | Digital control circuit |
| JPS60143010A (ja) * | 1983-12-29 | 1985-07-29 | Advantest Corp | 電圧電流変換回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63123220A (ja) | 1988-05-27 |
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