JPH0744443B2 - マルチプレクサ回路 - Google Patents
マルチプレクサ回路Info
- Publication number
- JPH0744443B2 JPH0744443B2 JP3303859A JP30385991A JPH0744443B2 JP H0744443 B2 JPH0744443 B2 JP H0744443B2 JP 3303859 A JP3303859 A JP 3303859A JP 30385991 A JP30385991 A JP 30385991A JP H0744443 B2 JPH0744443 B2 JP H0744443B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- transistor
- base
- switch
- coupled
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
- H03K17/6257—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several inputs only combined with selecting means
- H03K17/6264—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several inputs only combined with selecting means using current steering means
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明はマルチプレクサ回路、特
にエミッタ結合ロジック構成で接続されたバイポーラ・
トランジスタを用いるマルチプレクサ回路に関する。
にエミッタ結合ロジック構成で接続されたバイポーラ・
トランジスタを用いるマルチプレクサ回路に関する。
【０００２】
【従来の技術】多重化機能を実現する技術は種々のタイ
プのゲート・ネットワークを用いる多重化回路に関連す
る。回路によってはトランジスタ対のカスコード直列接
続を用いてスイッチング機能を与える。前記回路を通し
て起きる電圧シフトに適応するように、この配列はより
大きい電源電圧を必要とする。更に、所望の範囲内でロ
ジック・レベルを後退させる回路特性の追加が必要であ
る。
プのゲート・ネットワークを用いる多重化回路に関連す
る。回路によってはトランジスタ対のカスコード直列接
続を用いてスイッチング機能を与える。前記回路を通し
て起きる電圧シフトに適応するように、この配列はより
大きい電源電圧を必要とする。更に、所望の範囲内でロ
ジック・レベルを後退させる回路特性の追加が必要であ
る。
【０００３】高速マルチプレクサ機能を実現するため
に、バイポーラ・トランジスタは最高速度のスイッチン
グ動作を提供する。しかしながら、ゲートとして作用す
る装置でも信号のスイッチングを制御する装置でも、バ
イポーラ回路での飽和の影響を回避するための配慮が必
要である。更に、多重化機能に専用されるシリコンその
ものを最小にするために、かなりの設計上の努力が必要
である。
に、バイポーラ・トランジスタは最高速度のスイッチン
グ動作を提供する。しかしながら、ゲートとして作用す
る装置でも信号のスイッチングを制御する装置でも、バ
イポーラ回路での飽和の影響を回避するための配慮が必
要である。更に、多重化機能に専用されるシリコンその
ものを最小にするために、かなりの設計上の努力が必要
である。
【０００４】従来の技術では他のタイプのスイッチング
・ネットワークが示されている。米国特許第２５３５３
０３号、同第２５７６０２６号及び同第２５６７３１８
号明細書には、共有カソード構成で接続される３ダイオ
ード、Ｔネットワーク・スイッチが開示されている。ス
イッチング電圧が１つのダイオードのアノードに加えら
れ、前記ダイオードを導電させるとともに他の２つのダ
イオードの間で移送される信号が減衰させられる。前記
スイッチング回路はマルチプレクサ配列で実現されるこ
とが示されている。
・ネットワークが示されている。米国特許第２５３５３
０３号、同第２５７６０２６号及び同第２５６７３１８
号明細書には、共有カソード構成で接続される３ダイオ
ード、Ｔネットワーク・スイッチが開示されている。ス
イッチング電圧が１つのダイオードのアノードに加えら
れ、前記ダイオードを導電させるとともに他の２つのダ
イオードの間で移送される信号が減衰させられる。前記
スイッチング回路はマルチプレクサ配列で実現されるこ
とが示されている。
【０００５】米国特許第２９０６８６９号明細書には、
ダイオードがトライオード・ゲートに入力を供給する初
期の方式のマルチプレクサ回路が開示されている。米国
特許第２９１３５２８号明細書には、分路ダイオードを
設け、そのカソードにゲート電圧を加えることによりゲ
ート動作が行われる走査回路が開示されている。ゲート
電圧を用いて前記ダイオードの導電状態を変えることに
より、直列に接続されたゲート・ダイオードの導電状態
が制御される。米国特許第３０２９３１０号明細書に
は、ゲート装置として信号ラインにもダイオード・クラ
ンプを用いる周波数走査スイッチング回路が開示されて
いる。
ダイオードがトライオード・ゲートに入力を供給する初
期の方式のマルチプレクサ回路が開示されている。米国
特許第２９１３５２８号明細書には、分路ダイオードを
設け、そのカソードにゲート電圧を加えることによりゲ
ート動作が行われる走査回路が開示されている。ゲート
電圧を用いて前記ダイオードの導電状態を変えることに
より、直列に接続されたゲート・ダイオードの導電状態
が制御される。米国特許第３０２９３１０号明細書に
は、ゲート装置として信号ラインにもダイオード・クラ
ンプを用いる周波数走査スイッチング回路が開示されて
いる。
【０００６】米国特許第３０９０４４７号明細書には、
ゲートされる信号でバイアスされるゲートを有するスイ
ッチ回路が開示されている。前記スイッチ回路は分路接
続されたトランジスタのコレクタ−エミッタ経路の導電
レベルにより制御される。
ゲートされる信号でバイアスされるゲートを有するスイ
ッチ回路が開示されている。前記スイッチ回路は分路接
続されたトランジスタのコレクタ−エミッタ経路の導電
レベルにより制御される。
【０００７】米国特許第４３９０９８８号明細書には、
多対２対１多重化回路への入力ゲートとして複数のゲー
トの電界効果トランジスタを用いるマルチプレクサが開
示されている。米国特許第４４６１９６０号明細書に
は、スイッチング段のベース入力としてクランプするた
めに分路接続のトランジスタを用いる多重化回路が開示
されている。米国特許第４５５１６３４号明細書には、
第１と第２のＭＯＳスイッチング・トランジスタの間の
接続点をクランプするために分路ＭＯＳ装置が用いられ
るＭＯＳ多重化回路が開示されている。
多対２対１多重化回路への入力ゲートとして複数のゲー
トの電界効果トランジスタを用いるマルチプレクサが開
示されている。米国特許第４４６１９６０号明細書に
は、スイッチング段のベース入力としてクランプするた
めに分路接続のトランジスタを用いる多重化回路が開示
されている。米国特許第４５５１６３４号明細書には、
第１と第２のＭＯＳスイッチング・トランジスタの間の
接続点をクランプするために分路ＭＯＳ装置が用いられ
るＭＯＳ多重化回路が開示されている。
【０００８】
【発明が解決しようとする課題】本発明の目的は使用半
導体数を最少にする高速多重化回路を提供することであ
る。
導体数を最少にする高速多重化回路を提供することであ
る。
【０００９】本発明のもう１つの目的はバイポーラ・エ
ミッタ結合ロジック技術を用いる高速多重化回路を提供
することである。
ミッタ結合ロジック技術を用いる高速多重化回路を提供
することである。
【００１０】本発明の更にもう１つの目的は多重化スイ
ッチ又は復号器回路のどちらかにより動作が制御される
バイポーラ・エミッタ結合ロジック多重化回路を提供す
ることである。
ッチ又は復号器回路のどちらかにより動作が制御される
バイポーラ・エミッタ結合ロジック多重化回路を提供す
ることである。
【００１１】
【課題を解決するための手段】複数の入力バイポーラ・
トランジスタ及び基準バイポーラ・トランジスタを含む
高速マルチプレクサ回路が記述される。前記入力及び基
準トランジスタは、それらのエミッタが共通してエミッ
タ電流源に結合され且つそれらのコレクタがコレクタ電
源に結合される。前記基準トランジスタのコレクタはイ
ンピーダンスを通じてコレクタ電源に結合される。基準
電圧は前記基準バイポーラ・トランジスタのベースに接
続され、導電のためのバイアスを与える。多重化される
入力信号は入力バイポーラ・トランジスタの各々のベー
スに接続され且つ前記入力バイポーラ・トランジスタの
各々のベースとスイッチ入力の間にダイオード回路が結
合される。第１の状態では、スイッチ入力は前記ダイオ
ード回路を導電させるとともに前記入力トランジスタの
ベースをクランプし、それが信号入力に応答するのを阻
止する。前記スイッチは前記ダイオード回路を非導電に
するとともに、入力信号に応答して入力トランジスタが
導電できるようにする第２の状態も表わす。入力トラン
ジスタの導電は前記基準トランジスタを通る電流を変化
させ、前記変化は前記コレクタに接続されたインピーダ
ンスの両端に反映され出力として検出される。
トランジスタ及び基準バイポーラ・トランジスタを含む
高速マルチプレクサ回路が記述される。前記入力及び基
準トランジスタは、それらのエミッタが共通してエミッ
タ電流源に結合され且つそれらのコレクタがコレクタ電
源に結合される。前記基準トランジスタのコレクタはイ
ンピーダンスを通じてコレクタ電源に結合される。基準
電圧は前記基準バイポーラ・トランジスタのベースに接
続され、導電のためのバイアスを与える。多重化される
入力信号は入力バイポーラ・トランジスタの各々のベー
スに接続され且つ前記入力バイポーラ・トランジスタの
各々のベースとスイッチ入力の間にダイオード回路が結
合される。第１の状態では、スイッチ入力は前記ダイオ
ード回路を導電させるとともに前記入力トランジスタの
ベースをクランプし、それが信号入力に応答するのを阻
止する。前記スイッチは前記ダイオード回路を非導電に
するとともに、入力信号に応答して入力トランジスタが
導電できるようにする第２の状態も表わす。入力トラン
ジスタの導電は前記基準トランジスタを通る電流を変化
させ、前記変化は前記コレクタに接続されたインピーダ
ンスの両端に反映され出力として検出される。
【００１２】
【実施例】図１は本発明を実施し、従来の技術の問題
点、例えば複数のレベルの電流スイッチのスタック、複
数の電流源、及び（又は）ロジック・レベルをシフトさ
せる追加回路を避けるマルチプレクサ回路を示す。
点、例えば複数のレベルの電流スイッチのスタック、複
数の電流源、及び（又は）ロジック・レベルをシフトさ
せる追加回路を避けるマルチプレクサ回路を示す。
【００１３】図１は複数の入力段１０、１２、１４等を
示す。その各々は、ＮＰＮバイポーラ・トランジスタ１
６を含み、そのコレクタはコレクタ電圧源Ｖcc１８に接
続され、そのエミッタは共有エミッタ・ライン２０に接
続される。多重化される信号は入力端子２２から抵抗器
２４を介してトランジスタ１６のベースに加えられる。
ダイオード構成の分路トランジスタ（ダイオードとも呼
ぶ）２６はトランジスタ１６とスイッチ端子２８の間に
接続される。スイッチ端子２８の入力は多重化スイッチ
（又は復号器）３０により生成される。多重化スイッチ
３０はその出力ラインにゲート電圧を生成するように構
成され、それに従って入力段１０、１２、１４等がゲー
トされる。
示す。その各々は、ＮＰＮバイポーラ・トランジスタ１
６を含み、そのコレクタはコレクタ電圧源Ｖcc１８に接
続され、そのエミッタは共有エミッタ・ライン２０に接
続される。多重化される信号は入力端子２２から抵抗器
２４を介してトランジスタ１６のベースに加えられる。
ダイオード構成の分路トランジスタ（ダイオードとも呼
ぶ）２６はトランジスタ１６とスイッチ端子２８の間に
接続される。スイッチ端子２８の入力は多重化スイッチ
（又は復号器）３０により生成される。多重化スイッチ
３０はその出力ラインにゲート電圧を生成するように構
成され、それに従って入力段１０、１２、１４等がゲー
トされる。
【００１４】共有エミッタ・ライン２０は入力段１０、
１２及び１４にあるトランジスタのエミッタと基準トラ
ンジスタ３２のエミッタを接続する。基準電圧はトラン
ジスタ３２のベースに加えられ、それが各トランジスタ
１６とのエミッタ結合モードで動作できるようにする。
基準電圧は入力トランジスタ１６のどれかが導電しなく
てもトランジスタ３２を導電させるために必要である。
１２及び１４にあるトランジスタのエミッタと基準トラ
ンジスタ３２のエミッタを接続する。基準電圧はトラン
ジスタ３２のベースに加えられ、それが各トランジスタ
１６とのエミッタ結合モードで動作できるようにする。
基準電圧は入力トランジスタ１６のどれかが導電しなく
てもトランジスタ３２を導電させるために必要である。
【００１５】基準トランジスタ３２のエミッタはトラン
ジスタ３４を介してエミッタ電圧源Ｖee３６の端子に接
続される。トランジスタ３４は、ダイオード結合トラン
ジスタ即ち３８と組合わせて、回路に必要な電流源を供
給する。トランジスタ３２のコレクタは抵抗器４０を介
してコレクタ電圧源Ｖcc１８の端子に接続される。前記
回路からの出力はトランジスタ３２と抵抗器４０の間の
結合点から取出され、トランジスタ４２を介して出力端
子４４にエミッタ駆動出力を供給する。
ジスタ３４を介してエミッタ電圧源Ｖee３６の端子に接
続される。トランジスタ３４は、ダイオード結合トラン
ジスタ即ち３８と組合わせて、回路に必要な電流源を供
給する。トランジスタ３２のコレクタは抵抗器４０を介
してコレクタ電圧源Ｖcc１８の端子に接続される。前記
回路からの出力はトランジスタ３２と抵抗器４０の間の
結合点から取出され、トランジスタ４２を介して出力端
子４４にエミッタ駆動出力を供給する。
【００１６】図１のマルチプレクサ回路への各入力段の
構造及び動作は同一であるので、前記１つの入力段の動
作だけを説明するが、他の段も同じように動作すること
がわかる。
構造及び動作は同一であるので、前記１つの入力段の動
作だけを説明するが、他の段も同じように動作すること
がわかる。
【００１７】最初に、多重化スイッチ３０は全ての入力
端子に低いレベルの電圧を供給するので、各ダイオード
２６は導電状態になるようにバイアスされる。この動作
は各トランジスタ１６のベース回路を低いレベルにクラ
ンプするとともに、それを非導電状態にする。多重化さ
れる信号は入力端子２２に加えられる。これらの条件の
下では、通常のエミッタ結合ロジック形式で、基準トラ
ンジスタ３２及びトランジスタ３４を通して（Ｖcc１８
とＶee３６の端子の間に）電流が流れる。
端子に低いレベルの電圧を供給するので、各ダイオード
２６は導電状態になるようにバイアスされる。この動作
は各トランジスタ１６のベース回路を低いレベルにクラ
ンプするとともに、それを非導電状態にする。多重化さ
れる信号は入力端子２２に加えられる。これらの条件の
下では、通常のエミッタ結合ロジック形式で、基準トラ
ンジスタ３２及びトランジスタ３４を通して（Ｖcc１８
とＶee３６の端子の間に）電流が流れる。
【００１８】多重化動作が要求されると、多重化スイッ
チ３０は入力段１０にあるダイオード２６のスイッチ端
子２８に高いレベルの電圧を供給する。それによって、
ダイオード２６は非導電状態になるので、トランジスタ
１６のベース回路のクランプを解除する。その結果、ト
ランジスタ１６は入力端子２２の入力電圧のレベルに従
って導電する。トランジスタ１６の導電は共有エミッタ
・ライン２０の電位、従ってトランジスタ３４にかかる
電圧を上げる。電圧の上昇により、トランジスタ３２を
流れる電流は減少するので、そのコレクタ電圧は高くな
る。従って、トランジスタ４２を流れる電流が増し、出
力端子４４の電位は高くなる。
チ３０は入力段１０にあるダイオード２６のスイッチ端
子２８に高いレベルの電圧を供給する。それによって、
ダイオード２６は非導電状態になるので、トランジスタ
１６のベース回路のクランプを解除する。その結果、ト
ランジスタ１６は入力端子２２の入力電圧のレベルに従
って導電する。トランジスタ１６の導電は共有エミッタ
・ライン２０の電位、従ってトランジスタ３４にかかる
電圧を上げる。電圧の上昇により、トランジスタ３２を
流れる電流は減少するので、そのコレクタ電圧は高くな
る。従って、トランジスタ４２を流れる電流が増し、出
力端子４４の電位は高くなる。
【００１９】入力段１０にある入力端子２２で入力がサ
ンプリングされた後、多重化スイッチ３０は入力段１０
の端子２８でレベルを低くし、それによってダイオード
２６はバイアスがかかって導電状態になるので、トラン
ジスタ１６のベース回路は再びクランプされる。従っ
て、トランジスタ１６の導電は止む。そして、多重化ス
イッチ３０は入力段１２（又は別の選択された段）のス
イッチ端子２８に高い電圧を加え、多重化動作が続く。
ンプリングされた後、多重化スイッチ３０は入力段１０
の端子２８でレベルを低くし、それによってダイオード
２６はバイアスがかかって導電状態になるので、トラン
ジスタ１６のベース回路は再びクランプされる。従っ
て、トランジスタ１６の導電は止む。そして、多重化ス
イッチ３０は入力段１２（又は別の選択された段）のス
イッチ端子２８に高い電圧を加え、多重化動作が続く。
【００２０】図１に示す回路の利点は、多重化される入
力チャネルを付加しても、３つの装置（抵抗器２４、ダ
イオード２６及びトランジスタ１６）を付加するだけで
よいことである。更に、トランジスタ３４を流れる１つ
の電流源が負荷インピーダンス４０により制御されるか
ら、前記回路は従来の技術に見られる不整合の問題が生
じない。
力チャネルを付加しても、３つの装置（抵抗器２４、ダ
イオード２６及びトランジスタ１６）を付加するだけで
よいことである。更に、トランジスタ３４を流れる１つ
の電流源が負荷インピーダンス４０により制御されるか
ら、前記回路は従来の技術に見られる不整合の問題が生
じない。
【００２１】図２は内蔵された復号機能により動作が制
御される多重化回路を示す。前記ダイオード構成の単一
エミッタ・トランジスタ２６の代りに、図２では、ダイ
オード結合の複数エミッタ・トランジスタ（ダイオード
とも呼ぶ）５０が使用され、トランジスタ１６のベース
回路に接続される。ダイオード５０は復号機能を実行
し、コード化されたアドレス・ライン５２のどれかがド
ライバ５４によって低いレベルの状態に引込まれる。従
って、そのアドレス・ラインの全てが高いレベルの状態
にあるときにだけ、複数エミッタ・ダイオード５０は非
導電状態になり、関連した入力段の動作が可能になる。
その結果、入力段１０、１２、１４等のどれか１つが選
択的に動作できるか、又はトライバ５４からの適切な出
力がライン５２に加えられると動作できなくなる。
御される多重化回路を示す。前記ダイオード構成の単一
エミッタ・トランジスタ２６の代りに、図２では、ダイ
オード結合の複数エミッタ・トランジスタ（ダイオード
とも呼ぶ）５０が使用され、トランジスタ１６のベース
回路に接続される。ダイオード５０は復号機能を実行
し、コード化されたアドレス・ライン５２のどれかがド
ライバ５４によって低いレベルの状態に引込まれる。従
って、そのアドレス・ラインの全てが高いレベルの状態
にあるときにだけ、複数エミッタ・ダイオード５０は非
導電状態になり、関連した入力段の動作が可能になる。
その結果、入力段１０、１２、１４等のどれか１つが選
択的に動作できるか、又はトライバ５４からの適切な出
力がライン５２に加えられると動作できなくなる。
【００２２】前記説明はＮＰＮトランジスタが示されて
いるが、適切な電圧源により、ＰＮＰトランジスタが使
用できることも当業者には理解されるであろう。
いるが、適切な電圧源により、ＰＮＰトランジスタが使
用できることも当業者には理解されるであろう。
【００２３】
【発明の効果】本発明によれば使用半導体数を最少にす
る高速多重化回路が提供される。
る高速多重化回路が提供される。
【図１】本発明を実施するマルチプレクサの回路図であ
る。
る。
【図２】本発明を実施し且つ復号器機能を内蔵するマル
チプレクサの回路図である。
チプレクサの回路図である。
１０ 入力段 １２ 入力段 １４ 入力段 １６ ＮＰＮバイポーラ・トランジスタ １８ コレクタ電圧源Ｖcc ２０ 共有エミッタ・ライン ２２ 入力端子 ２４ 抵抗器 ２６ ダイオード ２８ スイッチ端子 ３０ 多重化スイッチ ３２ 基準トランジスタ ３４ トランジスタ ３６ エミッタ電圧源Ｖee ３８ ダイオード結合トランジスタ ４０ 抵抗器 ４２ トランジスタ ４４ 出力端子 ５０ ダイオード ５２ アドレス・ライン ５４ ドライバ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヒュン・ジョン・シン アメリカ合衆国10541、ニューヨーク州、 マホパック、ウイリアムスバーグ・ドライ ブ 504番地 (56)参考文献 米国特許5075566（ＵＳ，Ａ)
Claims (6)
- 【請求項１】エミッタ電流源にエミッタが共有結合され
且つコレクタ電源にコレクタが結合された複数の入力バ
イポーラ・トランジスタ及び前記コレクタ電源にインピ
ーダンスを介してコレクタが結合される１つの基準バイ
ポーラ・トランジスタ、 前記基準トランジスタにバイアスを与えて導電させるた
めに前記基準トランジスタのベースに接続された基準電
圧、 前記入力バイポーラ・トランジスタの各々のベースに接
続されるスイッチ入力信号、及び前記各入力バイポーラ
・トランジスタのベースとスイッチ入力との間に結合さ
れたダイオード手段を有し、 第１の状態で、前記スイッチ入力により、前記ダイオー
ド手段は接続された入力バイポーラ・トランジスタのベ
ースをクランプしてそれが前記入力信号に応答するのを
阻止し、第２の状態で、前記スイッチ入力により、前記
ダイオード手段は前記入力バイポーラ・トランジスタの
ベースのクランプを解除してそれが前記入力信号に応答
して導電できるようにし、前記入力バイポーラ・トラン
ジスタの導電は前記基準トランジスタを流れる電流を変
え、前記電流の変化は前記コレクタに接続されたインピ
ーダンスの両端に出力信号として反映されるマルチプレ
クサ回路。 - 【請求項２】前記ダイオード手段の各々はそのベースと
コレクタがどちらも前記入力バイポーラ・トランジスタ
のベースに結合され且つそのエミッタがスイッチ入力に
結合されるトランジスタを含む請求項１のマルチプレク
サ回路。 - 【請求項３】前記スイッチ入力は多重化スイッチにより
生成され、前記スイッチは選択的に前記第２の状態の入
力を前記ダイオード手段に加え、それによって入力バイ
ポーラ・トランジスタの各々はそれぞれのベース回路に
加えられた入力に応答することができる請求項１のマル
チプレクサ回路。 - 【請求項４】前記ダイオード手段の各々は複数のエミッ
タ端子を有し、前記スイッチ入力は前記エミッタ端子毎
に別々のアドレス信号を含み、第１の状態を示しエミッ
タ端子に加えられたアドレス信号によって前記ダイオー
ド手段はそれに接続された入力トランジスタのベースを
クランプする請求項１のマルチプレクサ回路。 - 【請求項５】前記バイポーラ・トランジスタの各々は同
一のタイプである請求項１のマルチプレクサ回路。 - 【請求項６】１つのコレクタ電圧源及びエミッタ電流源
だけが用いられる請求項１のマルチプレクサ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US628252 | 1990-12-14 | ||
| US07/628,252 US5075566A (en) | 1990-12-14 | 1990-12-14 | Bipolar emitter-coupled logic multiplexer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06343036A JPH06343036A (ja) | 1994-12-13 |
| JPH0744443B2 true JPH0744443B2 (ja) | 1995-05-15 |
Family
ID=24518116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3303859A Expired - Lifetime JPH0744443B2 (ja) | 1990-12-14 | 1991-10-24 | マルチプレクサ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5075566A (ja) |
| JP (1) | JPH0744443B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3210204B2 (ja) * | 1995-03-28 | 2001-09-17 | 東芝マイクロエレクトロニクス株式会社 | 出力回路 |
| US6137340A (en) * | 1998-08-11 | 2000-10-24 | Fairchild Semiconductor Corp | Low voltage, high speed multiplexer |
| US7627069B2 (en) * | 2005-01-27 | 2009-12-01 | Rambus Inc. | Digital transmit phase trimming |
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