JPS6342886B2 - - Google Patents

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JPS6342886B2
JPS6342886B2 JP55006418A JP641880A JPS6342886B2 JP S6342886 B2 JPS6342886 B2 JP S6342886B2 JP 55006418 A JP55006418 A JP 55006418A JP 641880 A JP641880 A JP 641880A JP S6342886 B2 JPS6342886 B2 JP S6342886B2
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JP
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JP55006418A
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Enu Gutsudosupiido Suteiiun
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FUEACHAIRUDO SEMIKONDAKUTA CORP
Original Assignee
FUEACHAIRUDO SEMIKONDAKUTA CORP
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Publication date
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Publication of JPS6342886B2 publication Critical patent/JPS6342886B2/ja
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
    • H03K19/091—Integrated injection logic or merged transistor logic
    • H03K19/0917—Multistate logic
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
    • H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
    • H03K19/01806—Interface arrangements

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  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)

Description

【発明の詳細な説明】 本発明は高インピーダンスの第３状態で電力の
消費を軽減し、かつ特に複数個の論理回路又はゲ
ートがそれらの出力端で共通バスに結合されてい
る集積回路及び集積装置に適したトランジスタ論
理回路用の新規かつ改良された３状態出力ゲート
に関する。
従来のトランジスタ・トランジスタ論理
（TTL）及びダイオード・トランジスタ論理
（DTL）では、２進数“１”及び“０”に相当す
る論理値は通常例えば2.5V以上の高レベル電圧
VOH′及び例えば0.8V以下の低レベル電圧VOL′に
よつて表わされる。正論理では、高レベル２進数
“１”は、２進数“１”が論理ゲートによつて出
さるべき時に、出力端に電流を送る電圧源VCCか
ら導出される。一方出力端で２進数“０”が必要
とされる場合には、論理ゲートは出力負荷からの
電流を低レベル電圧源へ流出、即ち減少するため
低レベル電圧VOL′が論理ゲートの出力端に生じ
る。この様に、通常のTTL論理ゲートは、先に
実行された論理演算の所望の結果が２進数“１”
（高レベル電圧）あるいは２進数“０”（低レベル
電圧）の何れであるかによつて出力端で電流を
「供給、即ち増加」し、又は「流出、即ち減小」
させることによつて作動する。負論理では、高レ
ベル及び低レベル電圧による２進数１及び０の表
し方は逆になる。
従来のTTL3状態出力装置を第１図に示す。こ
の種のTTL出力ゲートには数個の素子又は段が
あることが認められる。２進数１に相当する高レ
ベル電圧源VCCから電流を供給する「プルアツ
プ」装置１１は、高レベル電圧源VCCと出力端
Voutとの間に電流を供給するダーリントン接続
のトランジスタを形成するトランジスタＱ３とＱ
４とを有している。出力端から大地に電流と電圧
とを流出させる「プルダウン」素子又は段１２は
トランジスタＱ２を有しかつそのベース電極が従
来の型の２乗回路網トランジスタＱ５と接続され
ている。分相器素子又は段１３は高レベル又は低
レベル電圧Vinのゲート入力データ信号を受け
て、プルアツプ及びプルダウン素子を制御して、
ゲート入力データ信号によつて決定される増加又
は減少する電流を出力１４に供給するトランジス
タＱ１を有している。
入力端１５での入力が低レベル電圧である場
合、分相器トランジスタＱ１のベース電極の電圧
も同様に低くなり、該トランジスタはそのコレク
タを介してエミツタに電流を伝えなくなり、その
ためトランジスタＱ２はオフになる。従つてゲー
トの出力端Voutは大地から隔離される。トラン
ジスタＱ１は導電しないため、供給トランジスタ
Ｑ３のベースに高レベル電圧VCCが現われ、よつ
てトランジスタＱ３はＱ４のベースに電流を導く
ことができる。次にトランジスタＱ４は導電状態
になりVCCから出力端Voutに電流を供給する。
TTL論理ゲートは、電圧レベルVOLによつて表わ
される入力端Vinでの２進数０が電圧レベルVOH
によつて表わされる出力端で２進数１を形成する
時反転する。
出力端に２進数１が現われると、抵抗R8から
送られる電流はトランジスタＱ１のベースを駆動
し、このためＱ１は導電状態になり、トランジス
タＱ３のベースから電流を流出させ、従つてトラ
ンジスタＱ３とＱ４とによつて表わされるダーリ
ントン接続のトランジスタの電源をオフにする。
このため、高レベル電圧VCCからの電流は出力端
１４に供給されなくなる。同時に、プルダウント
ランジスタＱ２はそのベースに電流が供給された
結果としてコレクタとエミツタとを介して大地に
電流を導き、ゲートの出力端にいかなる負荷が結
合されていても放電を開始する。トランジスタＱ
２がどの様に出力端Voutの電圧を低レベル電圧
Vo′に引き下げる負荷を放電するかを決定する因
子はトランジスタＱ２に送られるベース電流であ
る。出力端１４での電圧が高レベルから低レベル
に遷移する時、プルダウン素子１２は出力端に結
合されている負荷キヤパシタンスのみならず、そ
れと接続されている他の論理装置の抵抗負荷から
電流を流出させる。分相器トランジスタＱ１のエ
ミツタ電流はプルダウン素子トランジスタＱ２の
ベース電流を決定するため、分相器Ｑ１のコレク
タ抵抗器RC′を比較的小型のものにして大電流で
プルダウントランジスタＱ２を作動させれば、さ
らに導電性が高まる。
第１図に示す様に、トランジスタ及びダイオー
ド中のあるものは逆方向に直角に曲げたホツク状
の記号によつて示されるように例えばシヨツトキ
ーダイオード及びトランジスタである。これら装
置の内部を変形することによつて生ずるシヨツト
キークランプ効果により切換え時にさらに迅速に
トランジスタがオフになる。第１図に示す型のト
ランジスタ論理出力ゲートは、低コレクタ抵抗
RC′を選択することによつて適宜の速度で切換及
び電流の流出を行えうるが、以下の説明から判る
様に、高インピーダンスの第３状態での電力消費
が高くなるという欠点がある。
Voutで高インピーダンスの第３状態を作りか
つ一般に２状態出力装置の代りに３状態装置を形
成する目的で第１図の出力ゲートに追加される素
子はトランジスタＱ６によつて一部を示した作動
可能ゲート１８である。このトランジスタＱ６
は、導電中一方向ダイオードＤ３を介して高レベ
ル電圧源VCCにプルアツプトランジスタのベース
から大地に至る経路を与える。分相器トランジス
タＱ１のベース、及び従つて任意のデータ入力信
号は作動可能ゲートトランジスタＱ６のコレク
タ・エミツタと、、一方向ダイオードＤ４とを介
して大地に至る通路を見出す。通常トランジスタ
Ｑ６は非導電状態にあるため大地に至る前記経路
は閉塞される。この状態では、出力ゲートは前記
の様に２状態出力装置として作用してプルダウン
装置とプルアツプ装置との何れが導電状態にある
かによつて、出力端１４で電流を流出するか又は
供給する。
Vout′に高インピーダンス第３状態を作るため
には、作動可能ゲート１８をトランジスタＱ６の
ベースの信号によつて作動させてそのコレクタ・
エミツタを介して大地と導通にさせる。この状態
では、作動可能ゲートは、高レベル電圧源VCCに
抵抗RCを介して大地に直通する経路を与えるこ
とによつてプルアツプ装置を含む出力ゲートの
夫々の素子と分相器段（従つて間接的にプルダウ
ン装置）とに効果的に全電流を流出する。全素子
のベース電流を剥奪すると、任意の外部回路に向
う出力のインピーダンスは実効上高くなる。この
状態では、３状態出力装置は出力端１４で電流を
供給することも流出させることもせず、実際上あ
たかも電流が流れていないかの様に動作する。従
つてこの種の３状態装置は複数個の出力ゲートが
相互に接続されているか又は共通のバスに結合さ
れている装置に特に適している。この種の共通バ
スを設けた装置では、１出力のみ、即ちバスに結
合されたゲート中の１個のみがバスの電圧（高電
圧又は低電圧）を決定し、一方残りのゲートの他
の出力端は高インピーダンスの第３状態になる。
さらに詳細に説明すると、第１図のTTL出力
装置に設けられている従来の型の作動可能ゲート
１８は、それ自体は２状態TTLゲートであり、
そのトランジスタＱ６はそのベースが２乗回路２
１と結合されたプルダウン素子２０を形成してい
る。他の素子はダーリントン接続のトランジスタ
プルアツプ素子２２、分相器２３及び作動可能制
御信号入力端２４である。
しかし、第１図に示す出力ゲートの電力消費特
性は、作動可能ゲートを追加して第１図に示す３
状態TTL出力装置にすることによつて解消され
る。分相器トランジスタＱ１のコレクタ抵抗器
RCを参照してこの解消手段の詳細を説明すると、
該抵抗器の抵抗値はトランジスタＱ２のベースに
向うトランジスタＱ１のエミツタ電流を充分大き
くしてトランジスタＱ２が確実に所望の負荷電流
を流出できる様に充分低くなければならない。高
インピーダンスの第３状態を可能にする作動可能
ゲート１８と、分相器１３を通つてプルダウント
ランジスタＱ２のベースに流れる電流を決定する
低抵抗器RCとを組合わせようとすると問題が生
じる。即ち、作動可能ゲートが作動し、かつトラ
ンジスタＱ６が大地に向つて通電している時抵抗
器RCは高レベル電圧源VCCから作動可能ゲートを
介して直接大地に通じる比較的低インピーダンス
の通路を形成する。従つて高インピーダンス第３
状態は分相器コレクタ抵抗器RC内の電力損失が
最大の状態である。従つてこの状態では、装置は
論理演算を行わずかつ最大電力を消費する高イン
ピーダンス状態にある。
上記の説明は発明者に熟知の本発明に最も近似
の先行技術及び公知例に関するものであるが、
DTL及びTTL2状態並びに３状態出力装置技術
で該先行例及び公知例を立証する最近の代表的出
版物としては、「軍用規格のマイクロ回路、デジ
タル、低電力シヨツトキー、TTL、データセレ
クタ／マルチプレキサ、モノリシツクシリコ
ン」：MIL−Ｍ−38510／309A（USAF）、（1978年
１月４日付制定）〔1977年２月28日付制定のMIL
−Ｍ−38510／309（USAF）の改訂版〕、ニユーヨ
ーク 13341、グリフイス空軍基地、（RADC）
（RBRD）、空軍省、ローム航空開発センター刊
行．がある。タイプ05乃至08に相当する表示番号
54LS251乃至54LS258を付した商業用マイクロ回
路（54LS型マイクロ回路として軍用規格の44乃
至71頁に概説されている）の例は、該軍用規格の
３状態出力装置に特に関連性がある。発明者が知
つている先行技術及び公知例の別の刊行物として
は、例えば1977年に刊行されたフエアチヤイル
ド・カメラ・アンド・インスツルメント社（カリ
フオルニア94942、マウンテンビユー、エリス通
り464）の「低電力シヨツトキーデータブツク」
の如き商業用半導体マイクロ回路及び集積回路メ
ーカーから発行されている最近のカタログ及びデ
ータブツクがある。上記刊行物中で３状態出力装
置に関するものは「回路特性」の章（２−３乃至
２−７頁）に記載されており、これは表示番号
200番台の54LS乃至74LSシリーズのバツフア、
バス駆動器、及び３状態出力装置に適用されるも
のであり、これより大きい表示番号を付したもの
については５−187頁以後に記載されている。
従つて、本発明の第１の目的は、高度の電流流
出能力と高インピーダンスの第３状態での低い電
力消費能力とを兼備した新規の改良されたTTL3
状態・出力ゲート又はバツフアを提供するにあ
る。また本発明の第２の目的は、複数個の出力装
置が１個の共通バスに結合されており、かつ他の
出力装置が高インピーダンス３状態に保たれてい
る間に１個の出力装置だけでバスを駆動する装置
に適した電力消費が低い３状態出力装置、バツフ
ア、又はゲートを提供するにある。この様に本発
明は、高インピーダンス第３状態における分相器
のコレクタ抵抗器の低電力消費の利点を保ちつ
つ、第３状態で高インピーダンスを達成できる３
状態出力装置及びバス作動装置を提供するもので
ある。
上記の目的を達成するため、本発明は、高電位
及び低電位の２進データ信号の入力端と出力端、
高レベル電位源から出力端と出力負荷とに電流を
供給するプルアツプ装置、出力端と出力負荷から
低レベル電位源へ電流を流出するプルダウン装
置、入力端に結合されてプルアツプ装置とプルダ
ウン装置とを制御する分相装置、及び附勢されて
いる時に装置の素子から接地電位に電流を流出
し、出力端で高インピーダンス第３状態を形成す
る作動可能ゲートを有する型の改良されたトラン
ジスタ論理３状態出力装置を提供するものであ
る。
即ち、本発明は、並列コレクタ抵抗と並列接続
されて出力端で高レベル電圧から低レベル電圧へ
遷移する間にプルダウン装置を作動させ、かつ低
レベル出力を保つに充分な電流を供給し、また比
較的高い唯１個のコレクタ抵抗と接続されて、高
レベル電位から大地に至る通路を形成して、作動
可能ゲートが高インピーダンス第３状態で導電し
ている時電流及び電力消費を制限するデユアルト
ランジスタを有する分相器素子を回路に組み込ん
でいる。
本発明装置の特長及び利点は、２進数１から０
への正論理遷移を示す出力端での高レベルから低
レベル電圧又は電位へ遷移する時、複数個の分相
器トランジスタの全コレクタ抵抗通路を通してプ
ルダウン素子のベースに充分な電流が送られそこ
で加算されて出力端から導通を駆動するようにし
た点にある。さらに本発明の装置は出力装置が高
インピーダンス第３状態にある時、１個の分相器
コレクタ抵抗通路に至る作動可能ゲートで高レベ
ル電圧源から大地に至る経路を制限する。従つ
て、コレクタ抵抗器の電力消費は制限されて、２
重型分相器素子の複数個のトランジスタ中の１個
のトランジスタの比較的高抵抗のコレクタ抵抗通
路に制限された電流が流れる。
次に本発明の好ましい実施例を詳細に説明する
と、本発明は、高電位及び低電位状態の２進数デ
ータ信号を受ける入力端、高電位及び低電位状態
を負荷に送つて高インピーダンスの第３状態を形
成する出力端、プルアツプトランジスタが導電す
る時高電位源から出力端に電流を供給するトラン
ジスタを有するプルアツプ素子、プルダウントラ
ンジスタが導電する時出力端からの電流を減少す
るトランジスタを有するプルダウン素子、一方に
おいてデータ信号入力端と結合され、他方におい
てプルダウン素子との間に結合されてプルダウン
素子の導電状態を制御して入力端の２進数データ
信号に従つて出力端の電流を減少する第１分相器
トランジスタ、及び一側の入力端と他側のプルダ
ウン素子との間に第１分相器トランジスタとほぼ
並列に接続されかつ共同結合して他側のプルダウ
ン素子を作動させる第２分相器トランジスタを有
するトランジスタ論理３状態出力装置に関する。
ちなみに該第１及び第２分相器トランジスタは共
に並列で比較的低抵抗のコレクタ抵抗通路を画成
し、また該第２分相器のみが結合されてプルアツ
プ素子を制御する。高インピーダンス第３状態を
得るため、本発明は本装置のプルアツプ素子及び
分相器素子から送られる電流を減少する作動可能
ゲートを設けており、そのため、作動可能ゲート
が出力端での電流の増減を阻止する様に本装置の
プルアツプ素子とプルダウン素子とによつて附勢
される時、これらは全て非導電状態になり、従つ
て作動可能ゲートが作動する時、出力端で高イン
ピーダンスの第３状態を呈する。本発明による
と、上記の様に結合すれば、作動可能ゲートが導
電して装置が高インピーダンス第３状態にある
時、低抵抗のコレクタ抵抗通路を介して高電位か
ら大地に向う経路を阻止しつつ、充分な電流を通
す比較的低抵抗の通路で高電圧から低電圧状態に
切換えることができる。このため高インピーダン
ス状態での電力消費が減少かつ制限されて２重分
相器素子のコレクタ抵抗器中の１個のみによつて
画成される比較的高抵孔のコレクタ抵抗通路を通
る電流は小電流になる。
要約すると、本発明は、高インピーダンス第３
状態で作動可能ゲートが導電する時比較的高抵抗
の単一のコレクタ抵抗通路を通つて高レベル電圧
から大地に向う電流及び電力の消費を制限すると
共に、共動して並列状態で比較的低抵抗のコレク
タ抵抗通路を画成して低レベル電圧出力状態でプ
ルダウン素子を作動させる２重型の分相器トラン
ジスタを有する改良型TTL3状態出力装置に関す
る。
総括的に説明すると、本発明は分相器素子が並
列に接続された複数個の分相器トランジスタを有
する改良された回路結合の融通性と改良された部
品の融通性とを兼備したTTL3状態出力装置に関
する。本発明によると、複数個の分相器トランジ
スタは夫々入力信号によつて制御され、かつ相互
連結されてプルダウン素子を制御する。しかし複
数個の分相器トランジスタ中の１個のみがプルア
ツプ素子を制御するように接続されており、従つ
て該トランジスタ中の１個のみがコレクタ回路を
介して作動可能ゲートに結合されている。そのた
め、作動可能ゲートが導電状態にありかつ装置が
高インピーダンス第３状態にある時、作動可能ゲ
ートを介して構成部品から大地に至る経路を形成
することなしに部品を前記複数個のトランジスタ
中の別の１個に接続して装置の融通性と能力とを
高めることができる。
この様に本発明によると、コレクタ回路中の１
個のみをプルアツプ素子と作動可能ゲートとに結
合することにより、入力端とプルダウン素子との
間にほぼ並列に接続された複数個の分相器トラン
ジスタは異なる部品、及び異なる回路目的に対し
て種々の異なるコレクタ回路通路を形成すること
ができる。従つて部品を残りの複数個の分相器コ
レクタ回路に結合することができ、かくして作動
可能ゲートを通つて大地に向う経路を求めること
なくかつ作動可能ゲートが高インピーダンス第３
状態で導電している時電流を減出することなく残
りの分相器コレクタ回路によつて異なる作用を行
うことができる。
例えば、本願明細書に記載されている実施例で
は、第１分相器トランジスタとほぼ並列に接続さ
れている第２分相器トランジスタは３状態出力装
置に部品を追加することにより、許容できる切換
速度と低レベル出力用の充分な電流を供給するこ
とができ、同時に高インピーダンス第３状態にお
ける電力消費を減少することができる。
本発明の他の目的、特徴及び利点は以下の説明
及び添付図面から明らかとなる。
第２図に示した本発明の好ましい実施例では、
トランジスタＱ３とＱ４とを有するダーリントン
接続のトランジスタプルアツプ素子３１、トラン
ジスタＱ２を有するプルダウン素子３２、及びト
ランジスタＱ２のベースと接続されたトランジス
タＱ５を有する従来の型の２乗回路網３３を有す
るTTLトランジスタ３状態出力装置３０が設け
られている。プルアツプ素子とプルダウン素子と
は上記の様に作用して高電圧源VCCから出力端
Voutに電流を送るか又は出力端から大地に電流
を流す。公知のTTL出力装置に関して前述した
様に作用するTTL3状態出力装置３０のトランジ
スタとダイオードとは第１図と同一参照番号で示
してある。さらにプルアツプ素子とプルダウン素
子とに加え、分相素子３４が設けられている。
しかし、本発明ではトランジスタＱ１とＱ１１
とを有し、夫々がそのベース電極でデータ入力信
号を受ける２重分相器素子が設けられている。分
相器トランジスタＱ１とＱ１１とはベースとエミ
ツタとが並列に接続された形で回路に組込れてい
るが、トランジスタＱ１１だけはそのコレクタを
介してプルアツプ素子３１に結合されている。入
力端３５の高レベル電圧２進数１に応答して分相
器トランジスタは導電状態になり、トランジスタ
Ｑ１１はプルアツプトランジスタＱ３とＱ４のベ
ースからの電流を分流してこれらトランジスタを
オフにする。分相器トランジスタＱ１１のみがプ
ルアツプ素子３１を制御している間に、トランジ
スタＱ１とＱ１１とは共同してプルダウントラン
ジスタＱ２を導電状態にする。従つてトランジス
タＱ２のベースは並列接続された分相器トランジ
スタＱ１とＱ１１とから加算されたエミツタ電流
（さらに少ない電流は二重回路網３３に送られる）
によつて作動される。高電圧源VCCと出力端Vout
との接続が切れると、プルダウントランジスタＱ
２は出力端Voutからの電流を出力端の２進数０
に相当する低レベル電位VOLに落とす。低レベル
電圧即ち２進数０が入力端３５に現われると丁度
これと逆の現象が起こる。分相器トランジスタＱ
１とＱ１１とはオフになり、プルダウントランジ
スタＱ２をオフにする。トランジスタＱ１１が非
導電状態にある場合、高レベル電圧源VCCはトラ
ンジスタＱ３のベースに電流を供給してプルアツ
プトランジスタＱ３とＱ４とを導電状態にし、出
力端Voutに電流を送つて２進数１に相当する高
レベル電圧VOHを形成する。
さらに、トランジスタＱ６を有する作動可能ゲ
ート３８が設けられており、該ゲートは上記の様
に作用して作動可能ゲートトランジスタに加わる
信号がこれを導電状態にする時に出力ゲートの素
子のベースから電流を分流する。作動可能ゲート
が導電している時、装置はトランジスタＱ４を介
して電圧源VCCから出力端に電流を供給すること
も、トランジスタＱ２を介して出力端から大地に
電流を流すこともできないので、出力端３６に３
状態出力装置の高インピーダンス第３状態が生じ
る。作動可能ゲートが非導電状態にある場合に
は、装置が出力端で電流を減少するか或は増加す
るかに従つて高レベル電圧と低レベル電圧との間
で電圧レベルを変える２状態装置として装置は有
効に作動し続ける。装置と作動可能ゲートプルダ
ウントランジスタＱ６のコレクタ回路との間に接
続されたダイオードＤ３とＤ４とは分相器のコレ
クタとベースとを隔離する。
本発明では、高インピーダンス第３状態と低電
力消費という特徴を兼備させるために、２重分相
器トランジスタを使用することによつて追加の部
品をTTL3状態出力装置に組み込んである。トラ
ンジスタＱ１とＱ１１とのエミツタはプルダウン
トランジスタＱ２のベースに直接接続されて共同
してプルダウン素子を制御するが、夫々のコレク
タを結合することによつて融通性が得られる。
トランジスタＱ１１のコレクタは抵抗器R2を
介して高レベル電圧源VCCに結合されている。し
かし、分相器トランジスタＱ１１のコレクタも又
プルアツプトランジスタＱ３のベースに、従つて
作動可能ゲート３８に結合されており、一方並列
分相器トランジスタＱ１のコレクタは異なる通路
をたどる。即ちトランジスタＱ１のコレクタは他
に接続されることなく抵抗器R1を介して高レベ
ル電圧源VCCに結合されている。抵抗器R1とR2
とは並列的に加算されて比較的低値の抵抗を形成
するように選択され、このためトランジスタＱ１
とＱ１１にはトランジスタＱ２を作動させて出力
端の流出電流を大地に導くのに充分な大電流のコ
レクタ加算電流が流れ、出力端の電圧を低レベル
に保つ。従つて、入力端の高レベル電圧に応答し
て、トランジスタＱ１とＱ１１とは導電状態にな
り、また抵抗器R1とR2とから決まるコレクタ電
流は、所望の速度で出力端を低レベル電圧に切換
えかつ高レベル電圧が入力端に現われている限り
出力端の電圧を低レベルに保つように所望の導電
レベルでプルダウントランジスタＱ２を作動させ
るのに必要な電流を形成する。
トランジスタＱ１１のコレクタ電流は、コレク
タを高電圧源VCCに結合する抵抗器R2を介してト
ランジスタＱ１１に供給される。抵抗器R2は、
R2R1又はR2R1範囲内の抵抗を有し、その
ためトランジスタＱ１１のコレクタ電流がトラン
ジスタＱ１を通るコレクタ電流にほぼ等しいか又
はこれより小さくなるように選択されることが好
ましい。しかし本発明の目的は以下に説明する様
にR2がR1より小さい場合でも達成でき、このた
め式R2R1はR2がR1よりわずかに小さい場合
をも包含することを意味している。従つてトラン
ジスタＱ１１のみでプルアツプ素子３１を制御す
るが、トランジスタＱ１と共同してプルダウント
ランジスタＱ２のベースに電流を流す役目をす
る。
トランジスタＱ１とＱ１１とのコレクタ抵抗
R1とR2とは、これらを通る電流の和が、さもな
ければ第１図に示す従来のTTL出力装置の抵抗
器RCを通る所望のコレクタ電流に等しくなる様
に夫々選択される。従つてR1とR2との並列和は
従来の抵抗器RCとほぼ等価となる。この様にR1
とR2とは以下の好ましい範囲内で選択される。
１／RC＝１／R1＋１／R2 及び R2R1 又は R2R1 トランジスタＱ６が大地に通電する高インピー
ダンス即ち高Ｚ（high Ｚ）状態では、第２図の実
施例に示した本発明の装置は、高レベル電圧源
VCCに対し分相器コレクタ抵抗器中の１個のみを
通つて大地に至る経路を与える。この場合、これ
はR2が行うが、R2は比較的高抵抗になる様に選
択される。R1を通過する電流が消費されない時、
高Ｚ状態での分相コレクタ抵抗器による電力消費
は比較的高レベルの抵抗器R2によつて制限され
る。前述の如く分相抵抗器Ｑ１のコレクタはプル
アツプ素子のベースに結合されていず、従つて作
動可能ゲートに結合されていないことに留意され
たい。高Ｚ状態での第１図の従来装置の電力消費
はRCの関数である。第２図に示した本発明の好
ましい実施例では、二重分相器中の１個のみのコ
レクタ抵抗がR2の関数であり、本発明の分相器
素子内で消費される電力はRC／R2（R2に対する
RCの割合）だけ減少される。
また状況に応じて各分相器トランジスタのベー
スに小型の抵抗器を追加して異なるコレクタ電流
に従つてベース駆動をバランスさせることが望ま
しい。これらの抵抗は夫々トランジスタＱ１とＱ
１１とに対する抵抗器R3とR4として示されてお
り、R1とR2とから電流が導かれる時確実にトラ
ンジスタＱ１とＱ１１とが飽和されるようにす
る。ダーリントン接続トランジスタ放電用抵抗器
R7は出力端ではなく大地に接続しており、３状
態（高インピーダンス）モードではVoutにおけ
る出力漏れを減少するようにしてもよい。好まし
い実施例の特定例として、第２図の回路の各抵抗
の値１例を表に示す。
表 Ｒ オーム R1 4.000 R2 6.000 R3 〜 ０ R4 〜 ０ R5 2.000 R6 1.500 R7 10.000 R8 10.000 R9 45 抵抗器R1とR2とを通つて２重分相器Ｑ１とＱ
１１とに至る別々のコレクタ抵抗通路を設けるこ
とによつて、従来の型の３状態出力装置の分相器
抵抗RCを夫々がRCより大きい別々の並列抵抗に
分割しうる。作動可能ゲートが導電している時、
これら抵抗中の１個のみが高Ｚ状態で高電位源か
ら大地に至る通路を形成する。従つてR1とR2と
の値に係わらず、VCCから作動可能ゲートを通つ
て大地に至る抵抗通路は下記に示す様に従来の
RCより高い抵抗を与える。
１／RC＝１／R1＋１／R2 R1とR2との値を選択する場合、コレクタ抵抗
RCは夫々が元来のRCより大きい２つの並列抵抗
に分割されているため、R2がR1より小さい場合
でも、本発明の目的はある程度達成される。しか
し、分相器コレクタ並列抵抗の好ましい範囲は、
R1より大きいか又はR1に等しいR2からR1より
３乃至４倍大きいR2までの範囲であり、その上
限はプルアツプ素子３１のトランジスタＱ３のベ
ースにおける電流駆動条件によつて決定される。
２重分相器抵抗値を選択する上記の様な一般的
原則は、抵抗R1，R2……RNを並列に加算して
全分相器コレクタ抵抗RCを形成する２つ以上の
多重式分相器並列抵抗の場合にも当てはまる。
トランジスタは、通常又はシヨツトキークラン
プされたPN型のダイオードを有するTTL論理回
路の必要に応じて、通常又はシヨツトキークラン
プされたNPN型のものである。これらは何れも
周知のソリツドステート集積回路技術によつて製
造することができる。これらの部品の代表的回路
特性及び設計上の考慮すべき点については、例え
ば上記のフエアチヤイルド社の「低電流シヨツト
キーデータブツク」を参照されたい。
【図面の簡単な説明】
第１図は、従来の３状態出力装置と作動可能ゲ
ートとの概略的回路図；第２図は、高インピーダ
ンス第３状態と低電力消費との両特徴を兼備した
本発明によるTTL3状態出力装置の概略的回路図
である。 ３０……TTL3状態出力装置、３１……ダーリ
ントントランジスタプルアツプ素子、３２……プ
ルダウン素子、３４……分相器、３５……入力
端、３６……出力端、３８……作動可能ゲート。

Claims (1)

  1. 【特許請求の範囲】 １ 高電位から出力端へ電流を供給するプルアツ
    プ素子、出力端から低電位へ電流を流出させるプ
    ルダウン素子、入力端へ結合されており前記入力
    端へ印加される入力信号に応じて前記プルアツプ
    素子及びプルダウン素子を制御する分相器、及び
    前記分相器に結合された作動可能ゲート、を有す
    る３状態出力装置において、前記作動可能ゲート
    がオンされた高インピーダンス状態の場合に、前
    記高電位と前記プルアツプ素子との間に高抵抗経
    路が形成され更に前記プルアツプ素子と前記高抵
    抗経路との接続点が前記作動可能ゲートを介して
    前記低電位へ接続され且つ前記分相器が制御され
    て前記プルダウン素子への電流の供給を阻止し、
    一方前記作動可能ゲートがオフされた通常動作状
    態の場合に、前記高電位と前記プルダウン素子と
    の間で且つ前記高抵抗経路よりも抵抗値が低い低
    抵抗経路が形成され、前記通常動作状態において
    前記分相器は前記入力信号に応じて前記プルアツ
    プ素子及びプルダウン素子の動作を制御すること
    を特徴とする３状態出力装置。 ２ 特許請求の範囲第１項において、前記高電位
    は供給電源電圧であり且つ前記低電位は接地電位
    であることを特徴とする３状態出力装置。 ３ 特許請求の範囲第１項又は第２項において、
    前記分相器は少なくとも２個のトランジスタを有
    することを特徴とする３状態出力装置。 ４ 特許請求の範囲第３項において、前記分相器
    は一対の第１及び第２トランジスタを有してお
    り、前記高抵抗経路は前記第２トランジスタと前
    記作動可能ゲートを介して前記高電位と低電位と
    の間に接続され、一方前記低抵抗経路は前記一対
    の第１及び第２トランジスタを前記高電位と前記
    プルダウン素子との間に並列的に接続させて形成
    されることを特徴とする３状態出力装置。 ５ 特許請求の範囲第４項において、前記一対の
    第１及び第２トランジスタは、一対の第１及び第
    ２抵抗を介して、夫々、前記高電位へ接続されて
    いることを特徴とする３状態出力装置。 ６ 特許請求の範囲第５項において、前記一対の
    第１及び第２抵抗は、夫々、抵抗値R1及びR2を
    持つており、R1とR2とはR2≒R1又はR2≧R1の
    関係を有していることを特徴とする３状態出力装
    置。 ７ 特許請求の範囲第６項において、前記一対の
    第１及び第２抵抗の抵抗値R1及びR2が、R2≧
    R1且つR2＜4R1の範囲内に設定されることを特
    徴とする３状態出力装置。 ８ 特許請求の範囲第５項乃至第７項の内のいず
    れか１項において、前記一対の第１及び第２トラ
    ンジスタの各々はバイポーラトランジスタであつ
    て、そのエミツタは前記プルダウン素子へ結合さ
    れており、そのベースは前記入力端子へ結合され
    ており、且つそのコレクタは前記一対の第１及び
    第２抵抗の内の対応する一つを介して前記高電位
    へ接続されていることを特徴とする３状態出力装
    置。 ９ 特許請求の範囲第８項において、前記一対の
    第１及び第２トランジスタのベースは、夫々、一
    対の第３及び第４抵抗（R3及びR4）を介して前
    記入力端へ結合されていることを特徴とする３状
    態出力装置。 １０ 特許請求の範囲第８項又は第９項におい
    て、前記バイポーラトランジスタがシヨツトキー
    型バイポーラトランジスタであることを特徴とす
    る３状態出力装置。
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