CN1057610C - 射极耦合逻辑电路的老化方法和装置 - Google Patents

射极耦合逻辑电路的老化方法和装置 Download PDF

Info

Publication number
CN1057610C
CN1057610C CN94104266A CN94104266A CN1057610C CN 1057610 C CN1057610 C CN 1057610C CN 94104266 A CN94104266 A CN 94104266A CN 94104266 A CN94104266 A CN 94104266A CN 1057610 C CN1057610 C CN 1057610C
Authority
CN
China
Prior art keywords
level
circuit
vref
reference potential
input signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN94104266A
Other languages
English (en)
Other versions
CN1101168A (zh
Inventor
黑田忠广
野田诚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN1101168A publication Critical patent/CN1101168A/zh
Application granted granted Critical
Publication of CN1057610C publication Critical patent/CN1057610C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/30—Marginal testing, e.g. by varying supply voltage
    • G01R31/3004—Current or voltage test
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2832—Specific tests of electronic circuits not provided for elsewhere
    • G01R31/2836—Fault-finding or characterising
    • G01R31/2849—Environmental or reliability testing, e.g. burn-in or validation tests
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/30—Marginal testing, e.g. by varying supply voltage
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31701—Arrangements for setting the Unit Under Test [UUT] in a test mode
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3173—Marginal testing

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Environmental & Geological Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Logic Circuits (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)

Abstract

为能够缩短进行老化所需的时间而提出的ECL电路老化方法和装置。其特点是，可用于将输入信号与作为电路阈值的基准电位进行比较而根据比较结果输出对应输出信号的ECL电路，为进行在ECL电路电路正常操作时与进行老化时的基准电位Vref的电平转换而设置了一切换装置。

Description

射极耦合逻辑电路的老化方法和装置
本发明涉及有关ECL(射极耦合逻辑)电路的老化方法和装置。
图16中给出了ECL(射极耦合逻辑)电路的示例。此ECL电路为一具有三个输入端A、B、C的或/或非门电路，在当三个输入端A、B、C中只要其中的任一个高于作为电路阈值的基准电压Vref1时，晶体管Q7a、Q7b、Q7c中只有与该高输入相对应的晶体管导通，其它的晶体管以及Q6晶体管均为截止，恒流源60的电流Ics就流过左侧电流通路P1、P2、P3中与该导通晶体管相应的该条电流通路。于是，节点NZ的电位则高于节点NZ的电位，由晶体管Q5a和电阻R2a组成的射极跟随器输出级与晶体管Q5b和电阻R2b组成的射极跟随器输出级构成的ECL电路的输出 Z为“H”电平，而输出Z则为“L”电平。
另一方面，在当三个输入端A、B、C均低于基准电压Vref1时，晶体管Q7a、Q7b、Q7c均截止，晶体管Q6导通，恒流源60的电流ICS则流经右测的电流通路P4。从而节点NZ的电位低于节点 NZ的电位，由上述射极跟随器输出级构成的ECL电路的输出Z即为“L”电平，而输出 Z则成为“H”电平。这样就仗得由ECL电路的输出Z输出输入端A、B、C的逻辑和(＝A+B+C)，而由输出 Z输出非逻辑和(＝ A+B+C)。而且，在上述ECL电路中，基准电压Vref1一般如图17中所示的那样被设定为输入信号A、B、C的“H”电平(VIH1，如-0.8v)与“L”电平(VIL，如-1.4v)的中间电平(VIM1＝(VIH1+VIL1)/2，如-1.1v)。
另外，图18中给出了另-ECL电路的示例。此ECL电路为根据选择信号S来确定输入端A或输入端B中之一通过输出端Z的二输入多路器。该ECL电路必须有二个基准电位Vref1和Vref2，这二个基准电位Vref1和Vref2与二个输入信号A、B的“H”电平(VIH1，VIH2)及“L”电平(VIH1，VIL2)之间的关系如图19所示。亦就是说，基准电位Vref1为VIH1与VIL1的中间电平，基准电位Vref2为VIH2与VIL2的中间电平。这里，VIH2＝VIH1-φ，VIH2＝VIL1-φ，φ相当于双极性晶体管的VBE，一般为0.8V。
检测这样的ECL电路的随时间变化的故障率，就可得到一般如图20所示的浴盆曲线。这一浴盆曲线按照其特性随时间被分为初期故障期，偶然故障期，磨损故障期三个时期。在初期故障期内，因电路中所隐含的设计失误、加工缺陷等所产生的故障，在开始使用的同时均被显现出来。偶然故障期内，那些在初期故障期内未显现出来的结构部件的故障以各种重叠方式显现，而故障发生率则大致保持恒定。在磨损故障期因结构部件的老化而促使故障率随时间的增加而上升。
在制造厂内，为了使投放到市场的产品不合格率维持在一定的予定水平之下，就必须挑选出初期故障产品，而使故障率稳定地保持在低水平上，这一过程称之为老化(burn-in)。通常的老化过程，在集成电路情况下，先将经功能挑选合格的芯片封装进外壳内，而后输入能完成收集仅能在实际电路中工作的产品的测试格式信号，以此来使得与初期不合格有关的故障因素暴露出来。例如，在图16和18所示的ECL电路中，借助于使各电流通路P1、P2、P3、P4中流过电流而转换输入信号，而使各通路上隐含的不合格因素暴露出来。
在常规的进行ECL电路的老化过程中存在有下列问题：
1、在进行了昂贵的外壳封装后，如果老化而发现不合格时，该封装也同时作废；
Z、每一成品，或者每一种封装均须一个老化电路板；
3、全部输入端上均需要输入测试格式信号，为此而要求具备昂贵的脉冲发生器；
4、在复杂时序逻辑电路情况下，如果没有众多的测试格式信号，则由于电路各处均有电流通过，因而可能检查不出不合格的因素。
例如在图16和18所示的门电路中，一级ECL电路就必须有四通道输入的测试格式信号。在当多个门电路作串、并联连接，而且在内部采用有存贮器并存在有内部状态的情况下，所需的测试格式信号数量就更为庞大。当今的普通规格集成电路电要数千至上万个测试格式信号。也就是说，电路中有些部分在最坏的情况下仅一回就要流过数千次电流。因而涉及老化的时间就很长。
这类问题由于近年来所能制造的芯片(封装)的多种多样、多插脚、交货期短等原因而进一步突出。
本发明就是考虑到上述情况，希望能提供一种能尽可能地缩短对ECL电路进行老化所需时间的ECL电路的老化方法和装置。
按照第一个发明的ECL电路的老化方法，其特征是在被用于将输入信号与作为电路阈值的基准电位加以比较并根据比较结果输出输出信号的ECL电路中，正常操作情况下，将前述基准电位设定为前述输入信号的“H”电平与“L”电平的中间电平，而在进行老化时，则将前述基准电位设定为比前述输入信号的“H”电平更高，或比“L”电平更低。
按照第二个发明的ECC电路的老化方法，其特征是在被用于将输入信号与作为电路阈值的基准电位相比较，并根据比较结果输出输出信号的ECL电路中，正常操作情况下，将前述基准电位设定为前述输入信号的“H”电平与“L”电平的中间电平，而进行老化过程时，首先将前述ECL电路的差分级的互补输出节点间加以短路，然后将前述基准电位设定为高于或低于前述输入信号的中间电平。
另外，按照第三个发明的ECL电路的老化装置，其特征是在被用于将输入信号与作为电路阈值的基准电位相比较并根据比较结果输出输出信号的ECL电路中，设置有在前述ECL电路的正常操作时与进行老化时转换前述基准电位的电平的转换装置。
再有，按照第四个发明的ECL电路的老化装置，其特征是在被用于将输入信号与作为电路阈值的基准电位进行比较并根据比较结果输出输出信号的ECL电路中，设置有在前述ECL电路正常操作时与进行老化时转换前述基准电位的电平转换装置，和在进行老化时将前述ECL电路的差分级的互补输出加以短路的短接装置。
采用上述那样构成的第一个发明的老化方法，将使得正常操作时与进行老化时的基准电位的电平不相同。由此而可能变换ECL电路内的电流通路，从而大大缩短老化时所需时间。
而如果用上述那样构成的第二个发明的老化方法，老化时首先将差分级的互补输出节点加以短路，从而使输入输入信号的全部输入端均成为输入信号的中间电平。然后，将基准电位设置得高于输入信号的中间电平，或者设置得低于此中间电平，由此使得ECL电路内的所有电流通路均可能流过电流，而能够大幅度的缩短老化所需时间。
而采用上过那样构成的第三个发明的老化装置，在正常操作时与进行老化时的基准电平由转换装置加以变换。由此而可能转换ECL电路内的电流通路，从而能大大缩短老化所需的时间。
而采用上述那样构成的第四个发明的老化装置，进行老化时首先由短接装置将ECL电路的差分级的互补输出节点加以短路，然后再由转换装置来改变基准电位的电平，从而使ECL电路内的所有通路均可能流过电流，而使老化所需时间能大幅度缩短。
现在参照图10及16来说明按照第一个发明的ECL电路的老化方法的第一实施例。这一实施例的方法用于具有一个作为电路阈值的基准电位Vref的图16所示的ECL电路，在进行老化时，依靠将基准电位Vref1设置为比输入信号A、B、C的“H”电平VIH1要高，或者比其“L”电平VIL1要低，来同时切换流经ECL电路各个门电路的电流通路。例如，将基准电位Vref1的“H”电平Vref1(H)和“L”电平Vref1(L)如图10所示那样设置成Verf1(H)＞VIH1，Vref1(L)＜VIL1。而在不进行老化时的通常操作状态下，则将基准电位Vref1如图17所示那样设定为输入信号的“H”电平VIH1及“L”电平VIL1的中间电VIM1。
在进行老化时，如将基准电位Vref1设置为“H”电平的Vref1(H)，由于图16所示的ECL电路的三个输入信号A、B、C的电位电平中的任一个低于Vref1，就会使恒流源60的电流ICS流过通路P4。而如果将基准电位Vref1设定为“L”电平的Vref1(L)，则仅仅在三个输入信号A、B、C中成为“H”电平VIH1电位的输入信号所输入的那一晶体管的通路中流过电流。例如，在输入信号A和B为VIH1而输入信号C为VIH1的情况下，在通路P1和P2二条通路中流过电流。这时，在图16的ECL电路中，由于节点NZ的电位成为VIH1-φ(φ为双极报晶体管的VBE，通常约为0.8V)，输入端C所输入的晶体管Q7C的基极和射极之间的电压即为：
VBE＝VIL1-(VIH1-φ)＝φ-(VIH1-VIL1)＜φ
晶体管Q7C截止。因此通路P3无电流流通。
这样，依靠将基准电位Vref1设置成“H”电平Vref1(H)或“L”电平Vref1(L)，就可能如下面表1中所示的那样来切换图16所示ECL电路的电流通路。
              表1
  Vref1的电位     电流通路
  Vref1  (L)Vref1  (H)   P1、P2、P3中任一个或多个P4
如上所述的那样应用本实施例时，在进行老化时仅仅只要将基准电位Vref1的电平设定为“H”电平Vref1(H)或“L”电平Vref1(L)就能切换电流通路，因而与常规情况相比使得老化所需时间大为缩短。
下面参照图11和18对按照第一发明的ECL电路的老化方法的第二实施例进行说明。这一实施例的方法用于有二个作为电路阈值的基准电位的图18所示的ECL电路，当进行老化时，依靠将基准电位Vref1、Vref2设置成比输入信号A、B的“H”电平VIH1、VIH2高，或比其“L”电平VIL1、VIL2低，以便与输入信号A、B的电平无关地同时切换流经ECL电路的各个门电路的电流通路。例如如图11中所示那样将基准电位Vref1、Vref2各自的“H”电平Vref1(H)、Vref2(H)和“L”电平Vref1(L)、Vref2(L)分别设定为满足于Vref1(H)＞VIH1、Vref1(L)＜VIL1、Vref2(H)＞VIH2、Vref2(L)＜VIL2。而在正常操作时，则其基准电位Vref1、Vref2分别如图19中所示那样，设定为输入信号的“H”电平和“L”电平的中间电平。
这样在进行老化时，将基准电位Vref1、Vref2设置为“H”电平Vref1(H)、Vref2(H)或“L”电平Vref1(L)、Vref2(L)的情况下，图18所示的ECL电路的电流通路就按表2所示那样进行转换。表2
 Vref2的电位   Vref1的电位     电流通路
Vref2  (L)Vref2  (L)Vref2  (H)Vref2  (H)     Vref1  (L)Vref1  (H)Vref1  (L)Vref1  (H)     P1P2P3P4
采用如上所述的第二实施例，在进行老化时仅只要将基准电位Vref1、Vref2的电平设置为“H”电平Vref1(H)、Vref2(H)，或“L”电平Vref1(L)、Vref2(L)就可以切换电流通路，因而能大大缩短老化所需的时间。
在上述的第一实施例中，并不是全部通路是自由地转换的。例如，与输入晶体管Q7a、Q7b、Q7c相关的通路中的哪一个通路中流过电流，取决于输入信号A、B、C。因而要弄清流过的电流的全部通路仍需要输入测试格式信号。
另外，在上述第二实施例中有如下的限制，即不能出现Vref1＝Vref1(L)、Vref2＝Vref2(H)的情况。例如说，如果Vref1(L)＝-1.7V，Vref2＝-1.3V时，图18中节点N1的电位就成为Vref1(L)-φ＝-1.7-0.8V＝-2.5V。因此，输入Vref2的双极性晶体管Q15的集电极电位就成为-2.5V，基极电位成为Vref2(H)＝-1.3V，结果VBE＝-1.3V-(-2.5V)＝1.2V＞φ，基极—集电极间正向导通。这就导致由基极流向集电极的电流通过基片成为基片电流，从而会引起闭锁等问题。为了不使晶体管Q15发生基极—集电极间的正向偏置，就必须保证VBE＝Vref2(H)-(Vref1(L)-φ)＜φ，亦即必须Vref1(L)＞Vref2(H)。为了遵守这一限制并满足包含噪声安全系数的Vref1(L)＜VIH1，Vref2(H)＞VIH2的条件，其必要条件是要使ECL电路的门逻辑振幅VIH1-VIL1和VIH2-VIL2比φ小得多。如果不是这样的活，就不可能按表2设定Vref1＝Vref1(L)、Vref2＝Vref2(H)，通路P3中就不会有电流流通。
下面参照图12和16说明按照第二个发明的ECL电路的老化方法的第一实施例。这一实施例的老化方法用于图16所示的ECL电路，在进行老化时，首先将所有栅极差分开关级的互补输出，例如将节点NZ和 NZ加以短路，然后将基准电位Vref1设置为“H”电平Vref1(H)或“L”电平Vref1(L)。此时，电平值Vref1(H)、Vref1(L)必须如图12中所示那样满足：
Vref1(H)＞VIM1＞Vref1(L)这里VIM1为“H”电平VIH1和“L”电平VIL1的中间电平。而在正常操作时，基准电位Vref1如图17所示那样被设置成输入信号的“H”电平VIH1和“L”电平VIL1的中间电平VIM1。
由于全部栅极差分开关级的互补输出短路的结果，使得全部栅极的输出电位成为“H”电平VIH1与“L”电平VIL1的中间电平VIM1，因而全部栅极输入端A、B、C的电位亦成为“H”电平VIH1与“L”电平VIL1的中间电平VIM1。此时如将基准电位Vref1设置为“H”电平Vref1(H)，由于三个输入信号A、B、C都比基准电位Vref1低，所以电流流经通路P4。另一方面，如将基准电位Vref1设置为“L”电平Vref1(L)，三个输入信号A、B、C全部成为高于基准电位Vref1(L)，而且三个输入信号A、B、C的电位相同，所以电流均衡地流过通路P1、P2和P3。
这样将全部栅极差分开关级的互补输出节点NZ、 NZ短路后，就能依靠将基准电位Vref1设置成“H”电平Vref1(H)或“L”电平Vref1(L)，按表3中所示的来切换图16中的ECL电路的门的电流通路。
表3
 Vref1的电位     电流通路
Vref1  (L)Vref1  (H)   P1、P2、P3(均衡)P4
按以上所述采用本实施例就可大大地缩短进行老化时所需的时间。而且由于无需采用测试格式信号，就可能在基片的水平上进行老化，因而就能在一定程度上降低昂贵封装的浪费的同时，还可省略掉为输入测试格式信号所需的昂贵脉冲发生器。
下面参照图13和18来说明按照第二发明的ECL电路的老化方法的第二实施例。此实施例的老化方法被用于图18所示的ECL电路，进行老化时首先将全部栅极差分开关级的互补输出例如接点NZ、 NZ短接，然后将基准电位Vref1、Vref2分别设置为“H”电平Vref1(H)、Vref2(H)或“L”电平Vref1(L)、Vref2(L)。这里电平值Vref1(H)、Vref1(L)、Vref2(H)、Vref2(L)必须如图13中所示满足：
Vref1(H)＞VIM1＞Vref1以及
Vref2(H)＞VIM2＞Vref2(L)的条件。其中VIM1、VIM2分别为“H”电平VIH1和“L”电平VIL1的中间电平以及“H”电平VIH2和“L”电平VIL2的中间电平。而在正常操作时，则将其基准电位Vref1、Vref2如图19所示分别设定为输入信号的中间电平VIM1、VIM2。
在全部栅极差分开关的互补输出节点短路之后，就可能依靠将基准电位Vref1设置成电平Vref1(H)或电平Vref1(L)，同时将基准电位Vref2设置成电平Vref2(H)或Vref2(L)，按表4所示那样来进行图18中所示ECL电路的门的电流通路的切换。表4
 Vref2的电位     Vref1的电位     电流通路
Vref2  (L)Vref2  (L)Vref2  (H)Vref2  (H)     Vref1  (L)Vref1  (H)Vref1  (L)Vref1  (H)     P1P2P3P4
按照上述说明，第二实施例与第一实施例具有同样的效果。
下面在对按照第三发明的ECL电路老化装置进行说明之前，先说明一下产生ECL基准电位的基准电位产生电路的情况。基准电位产生电路通常如图14(a)或14(b)所示那样构成。图14(a)中所示的基准电位产生电路包含有一端接地的负载电阻R、与此负载电阻的另一端连接的电流源4，以及其集电极接地、基极与负载电阻R的另一端连接的npn型双极性晶体管Q1，由晶体管Q1的发射极产生基准电压Vref。图14(b)中所示的基准电位产生电路为将图14(a)中所示的基准电位产生电路中的晶体管Q1去掉，而由负载电阻R与恒流源4取出基准电位Vref1。
图14(a)与14(b)中所示的这些基准电位产生电路通常均以由禁带宽度基准电路得到的恒定电位为基础产生基准电位，其具体电路如图15中所示那样构成。在图15中，由基于Widlar禁带宽度基准电路(以下称之为BGR电路)构成的主偏压电路40所产生的恒定电位VM被送到从偏压电路42。然后根据这一恒定电位从偏压电路42产生三个基准电位Vref1、Vref2、VCS，并将它们送至ECL电路44。从偏压电路42的负载电阻R相当于图14(a)的电阻R、而从偏压电路42的基准电压VCS、晶体管QB及负载电阻RB则相当于图14(a)的恒流源4。
按照第三发明的ECL电路的老化装置，对正常操作时与进行老化时由基准电位产生电路所产生的基准电位Vref1的电平进行切换。现对照图形来说明按照第三发明的老化装置的第一实施例。此第一实施例的老化装置的概括图示于图1(a)、(b)中。图1(a)、(b)中所示的老化装置将图14(a)、(b)中所示基准电位产生电路的负载电阻R的一端分别引出到垫片2，依靠将由外部进来的输入电压VIN加到此垫片2上直接控制基准电位Vref。
正常操作时将输入电压VIN设定为GND(地)电平，而在进行老化时则将输入电压VIN设置为Vref(H)-VIM，或Vref(L)-VIM。这样在正常操作时基准电位为：
Vref＝VIM而在进行老化时：
Vref＝VIN+VIM＝Vref(H)或者
Vref＝VIN+VIM＝Vref(L)这里如果负载电阻R的电阻值为R，恒流源4的恒定电流为IB、晶体管Q1的VBE为φ的话，则图1(a)所示的老化装置中：
VIM＝-(IB·R+φ)而图1(b)中：
VIM＝-IB·R而Vref(H)或Vref(L)是表示所希望的基准电位Vref的“H”电平或“L”电平。
这种图1(a)、(b)所示的思路适用于图15所示的具体基准电位发生电路时的结构如图2中所示。在图2中，从偏压电路42的负载电阻R的一端被引出到垫片2。
这样地将基准电压发生电路负载电阻R的一端引出至垫片2时，由外部输出恰当的输入电压VIN加至垫片2上，就可能在切换正常操作时与进行老化时的基准电位Vref的同时，还能提供ECL电路老化时所希望的Vref(H)或Verf(L)，由此而能缩短老化所需的时间。
另外，图3(a)、(b)中给出了上述第一实施例的改型设计。在此改型方案中，垫片2由负载电阻R与恒流源4的连接点引出，在正常操作时，此垫片2开路。而在进行老化时，在图3(a)所示的装置中输入电压VIN被设置为Vref(H)+φ或Vref(L)+φ，而在图3(b)所示的装置中VIN被设置为Vref(H)或Vref(L)。
依照这样所实现的上述老化装置的改型方案亦能取得与前述第一实施例情况下同样的效果。
而在此改型方案应用于图15所示的具体电路时，亦可以将图15中所示电路的节点A引出到垫片2。
下面参照图4和图5说明按照第三个发明的老化装置的第二实施例。图4(a)、(b)表示了该第二实施例的基本思路，分别用于改变图4(a)、(b)中所示基准电位发生电路的恒流源4的电流IB的大小。而对此电流大小的转换是由三组n p n双极性晶体管对(Q2a、Q2b)、(Q3a、Q3b)和(Q4a、Q4b)以及三个恒流源41、42、43组合进行的。在图4(a)、(b)中，晶体管Q2a、Q2b连接在一起的发射极与恒流源41相连，晶体管Q3a、Q3b连接在一起的发射极与恒流源42相连，而晶体管Q4a、Q4b连接在一起的发射极则与恒流源43相连。而且晶体管Q2B、Q3a、Q4a的集电极均接地，晶体管Q2b、Q3b、Q4b的集电极连接在一起并连接到负载电阻R的一端。负载电阻R的另一端接地。晶体管Q2a、Q3a、Q4a的基极被加以恒定电压，即“H”电平与“L”电平的中间电平，而晶体管Q2b、Q3b、Q4b的基极分别加以电位V1、V2、V3。在此三个电位V1、V2、V3中仅有一个为“H”电平，其它均为“L”电平，因而只有基极被加有“H”电平的晶体管导通，使得与该晶体管相连的恒流源的电流流过负载电阻R。例如说，在只有V1为“H”，而V2和V3为“L”时，Q2b、Q3b、Q4b中仅有晶体管Q2b导通，就使得恒流源41的恒定电流IB流过负载电阻R。因此，如果适当地将恒流源41、42、43的恒定电流IB、IH、IL设定得各不相同，就可能由改变电位V1、V2、V3的电平来将基准电位Vref的电平设置成为所要求的电位电平VIM、Vref(H)、Vref(L)。
将图4(a)所示的这种思路应用到图15的具体基准电位发生电路中时的结构如图5中所示。这种情况的三个恒流源分别由串联有电阻的npn晶体管的串联电路组成。例如，恒流源41由晶体管Qa与电阻rB、恒流源42由晶体管Qb与电阻rH、恒流源43由晶体管Qc与电阻rL组成。由此，这三个恒流源41、42、43的电流大小一般均可能由调整电阻值rB、rH、rL(必要时还可以调整晶体管Qa、Qb、Qc的容量)来加以调节。
上述的第二实施例也可获得与第一实施例相同的效果。
另外，图6(a)、(b)中还给出了上述第二实施例的变型方案。在这种变型中，图4(a)、(b)中的老化装置中的三组双极恒晶体管对(Q2a、Q2b)、(Q3a、Q3b)和(Q4a、Q4b)被三个由P型MOS晶体管T1、T2、T3所组成的开关所替换。依靠将此三个晶体管T1、T2、T3的栅极上各自所加电位作适当的切换就可取得与第二实施例相同的效果。虽然上述变型方案中是采用P型MOS晶体管来作为开关的，但亦可以采用N型MOS晶体管。而且还可以应用由P型MOS晶体管与N型MOS晶体管并联连接组成的模拟开关。另外，由MOS晶体管构成的开关也可以插入分支电流通路中的某一点，例如恒流源的双极性晶体管与电阻之间，或者电阻与电源VEE之间。
下面参照图7和8说明按照第三发明的老化装置的第三实施例。图7(a)、(b)表示第三实施例的思想概念，即依靠开关来实现对图14(a)、(b)所示基准电位发生电路的负载电阻R的大小切换。采用三个P型MOS晶体管T1、T2、T3来作为开关，将由晶体管T1和负载电阻R组成的串联电路、由晶体管T2和负载电阻RH组成的串联电路、由晶体管T3和负载电阻RL组成的串联电路加以并联，再连接到恒流源4。依靠适当的调整加在晶体管T1、T2、T3栅极上的电位V1、V2、V3使得上述三个串联电路中仅有一个串联电路流过电流。例如使V1为VEE，V2和V3为GND(地)电平，也只有晶体管T1导通，因而仅仅由晶体管T1和电阻R组成的串联电路中流过电流。因此，如果恰当地设置三个电组R、RH、RC的大小，就可能将基准电位切换到所要求的电平VIM、Vref(H)、Vref(L)。
图7(a)所示的这一思想应用到图15的实际基准电位产生电路时的结构如图8中所示。图8这一装置亦与图7(a)同样由适当设定加到开关TI、T2、T3栅极的电位来变换节点A的电位，从而就能够将基准电位Vref1、Vref2切换到所要求的电平。
如上所述，第三实施例也能得到与第一实施例同样的效果。
虽然在第三实施例中采用P型MOS晶体管来作为开关，但也可采用N型MOS晶体管，或者由P型MOS晶体管和N型MOS晶体管并联连接成的模拟开关。另外，这些开关的接入点亦可以是某些位置，例如可插入到电阻与节点A之间。
下面参照图9说明按照第四发明的老化装置的实施例。这一实施例的老化装置，设置有在老化时将ECL电路的栅报差分开关级的互补输出节点加以短路的短接装置，和切换ECL电路正常操作时与老化时的基准电位的切换装置。
短接装置的实际举例如图9中所示。在图9中，P型MOS晶体管Tp的源极及漏极连接到应予短路的互补输出节点NZ、 NZ，栅极则与控制线 BI相连。在进行老化时，控制线 BI成为“L”而使P型MOS晶体管Tp导通，而在正常操作时 BI成为“H”而使晶体管Tp截止。借助这样的操作就能在进在进行老化时将互补输出节点短接。
使老化时互补输出节点短接也可按下述方式进行。予先将互补节点以金属连线短接，经过老化后再用激光将上述金属连线切断，或者以化学方法将上述金属连线层除去，而后再次形成那些不作短接的互补输出节点的金属连线。
另外，用于切换老化时与正常操作时的基准电位的切换装置可以采用前面已经介绍过的第三发明的实施例的结构。
这样，在此第四发明的实施例中，进行老化时首先由短接装置将ECL电路的全部栅极差分开关级的互补输出节点短接，然后由切换装置将ECL电路的基准电位切换到所要求的电平，这样就能不利用测试格式信号而使ECL电路的所有电流通路均有电流流过。从而大幅度地缩短进行老化所需的时间。另外，由于无需测试格式信号就可在基片等级上进行老化，从而降低昂贵封装的浪费程度，并同时免除掉为产生测试格式输入信号所需的昂贵的脉冲发生器。
如上所述，利用本发明可以大幅度缩短进行老化所需的时间。
附图简要说明
图1为说明第三发明的第一实施例的原理的电路图；
图2为将图1所示原理应用于实际基准电位产生电路时的电路图；
图3为表示第三发明的第一实施例的改型方案的电路图；
图4为说明第三发明的第二实施例的原理的电路图；
图5为将图4所示原理应用于实际基准电位产生电路时的电路图；
图6为表示第三发明的第二实施例的改型方案的电路图；
图7为说明第三发明的第三实施例的原理的电路图；
图8为将图7所示原理应用于实际基准电位产生电路时的电路图；
图9为表示有关第四发明的短接装置的一实施例的电路图；
图10为说明按照第一发明的老化方法的第一实施例的基准电位的电平的图示；
图11为说明按照第一发明的老化方法的第二实施例的基准电位的电平的图示；
图12为说明按照第二发明的老化方法的第一实施例的基准电位的电平的图示；
图13为说明按照第二发明的老化方法的第二实施例的基准电位的电平的图示；
图14为说明基准电位产生电路的原理的电路图；
图15为表示基准电位产生电路的实施例的电路图；
图16为表示ECL电路一示例的电路图；
图17为说明图16中所示ECL电路的基准电位的电平的图示；
图18为表示ECL电路另一示例的电路图；
图19为说明图18中所示ECL电路的基准电位的电平的图示；
图20为表示ECL电路的故障率的时效变化的变化曲线。
上述各图中所用标号分别为：
2     垫片
4     恒流源
IB    恒流源的电流强度
R     负载电阻
Vref  基准电位

Claims (4)

1.一种射极耦合逻辑电路的老化方法，
所述方法被用于将输入信号与作为电路阈值的基准电位进行比较，根据比较结果输出对应的输出信号的射极耦合逻辑电路；
在正常工作时将所述基准电位设置成所述输入信号的“高”电平与“低”电平的中间电平，其特征在于：在进行老化时则将所述基准电位设置得比所述输入信号的“高”电平要高或者比其“低”电平要低。
2.一种射极耦合逻辑电路的老化方法，
所述方法被用于将输入信号与作为电路阈值的基准电位进行比较，根据比较结果输出对应的输出信号的射极耦合逻辑电路；
在正常工作时将所述基准电位设置成所述输入信号的“高”电平与“低”电平的中间电平，其特征在于：在进行老化时，首先将所述射极耦合逻辑电路的差分级互补输出节点短接，然后将所述基准电位设置为高于或低于所述输入信号的中间电平。
3.一种实施权利要求1的方法的射极耦合逻辑电路的老化装置，
所述老化装置被用于将输入信号与作为电路阈值的基准电位进行比较，根据比较结果输出对应的输出信号的射极耦合逻辑电路；其特征在于：
设置有对所述射极耦合逻辑电路在正常操作时将所述基准电位转换为所述输入信号的“高”电平与“低”电平的中间电平，以及在进行老化时将所述基准电位转换为比所述输入信号的“高”电平高或比其“低”电平低的切换装置。
4.一种实施权利要求2的方法的射极耦合逻辑电路的老化装置，
所述老化装置被用于将输入信号与作为电路阈值的基准电位进行比较，根据比较结果输出对应输出信号的射极耦合电路；其特征在于
设置有对所述射极耦合逻辑电路在正常操作时将所述基准电位转换为所述输入信号的“高”电平与“低”电平的中间电平，以及在进行老化时将所述基电位转换为比所述输入信号的“高”电平高或比其“低”电平低的切换装置；和
在进行老化时将所述射极耦合逻辑电路的差分级的互补输出节点间加以短接的短接装置。
CN94104266A 1993-03-15 1994-03-15 射极耦合逻辑电路的老化方法和装置 Expired - Fee Related CN1057610C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP5404493 1993-03-15
JP054044/93 1993-03-15
JP054044/1993 1993-03-15

Publications (2)

Publication Number Publication Date
CN1101168A CN1101168A (zh) 1995-04-05
CN1057610C true CN1057610C (zh) 2000-10-18

Family

ID=12959607

Family Applications (1)

Application Number Title Priority Date Filing Date
CN94104266A Expired - Fee Related CN1057610C (zh) 1993-03-15 1994-03-15 射极耦合逻辑电路的老化方法和装置

Country Status (4)

Country Link
US (3) US5627477A (zh)
EP (1) EP0616224A3 (zh)
KR (1) KR0132756B1 (zh)
CN (1) CN1057610C (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0132756B1 (ko) * 1993-03-15 1998-04-16 원본미기재 이씨엘(ecl) 회로의 번인 방법 및 장치
US6216233B1 (en) 1997-02-12 2001-04-10 Intel Corporation Maintaining a memory while in a power management mode
US6260149B1 (en) 1997-02-12 2001-07-10 Intel Corporation Method and apparatus for logic and power isolation during power management
EP1085333B1 (en) 1999-09-14 2005-07-13 STMicroelectronics S.r.l. Method for determining iddq
US7599622B2 (en) 2004-08-19 2009-10-06 Enablence Usa Fttx Networks Inc. System and method for communicating optical signals between a data service provider and subscribers

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4348146A (en) 1978-06-05 1982-09-07 Astec Industries, Inc. Self-erecting surge bin
DE2944149C2 (de) * 1979-11-02 1985-02-21 Philips Patentverwaltung Gmbh, 2000 Hamburg Integrierte Schaltungsanordnung in MOS-Technik
JPS6010400B2 (ja) * 1980-10-09 1985-03-16 富士通株式会社 半導体集積回路装置
US4542303A (en) * 1983-10-03 1985-09-17 Motorola, Inc. Comparator circuit
US4733168A (en) * 1986-03-21 1988-03-22 Harris Corporation Test enabling circuit for enabling overhead test circuitry in programmable devices
JPH01312480A (ja) * 1988-06-13 1989-12-18 Fujitsu Ltd 集積回路バーンイン方式
US4902916A (en) * 1988-11-14 1990-02-20 International Business Machines Corporation Identification of defects in emitter-coupled logic circuits
US5161159A (en) * 1990-08-17 1992-11-03 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with multiple clocking for test mode entry
US5155704A (en) * 1990-10-16 1992-10-13 Micron Technology, Inc. Memory integrated circuit test mode switching
JP2637294B2 (ja) * 1990-12-26 1997-08-06 株式会社東芝 センスアンプ回路
US5155386A (en) * 1991-06-03 1992-10-13 Motorola, Inc. Programmable hysteresis comparator
US5604417A (en) * 1991-12-19 1997-02-18 Hitachi, Ltd. Semiconductor integrated circuit device
DE69319273T2 (de) * 1992-04-27 1998-11-05 Fujitsu Ltd Testverfahren für integrierte Halbleiter-Schaltung
JPH0612878A (ja) * 1992-06-25 1994-01-21 Mitsubishi Electric Corp 半導体メモリ装置
JPH0611538A (ja) * 1992-06-25 1994-01-21 Hitachi Ltd 集積回路のバーンイン方式
KR0132756B1 (ko) * 1993-03-15 1998-04-16 원본미기재 이씨엘(ecl) 회로의 번인 방법 및 장치
JPH0729373A (ja) * 1993-07-08 1995-01-31 Mitsubishi Electric Corp 半導体記憶装置
US5440178A (en) * 1993-11-30 1995-08-08 Sgs-Thomson Microelectronics, Inc. Static test mode noise filter
US5627478A (en) * 1995-07-06 1997-05-06 Micron Technology, Inc. Apparatus for disabling and re-enabling access to IC test functions

Also Published As

Publication number Publication date
EP0616224A2 (en) 1994-09-21
KR940022773A (ko) 1994-10-21
KR0132756B1 (ko) 1998-04-16
US5969536A (en) 1999-10-19
CN1101168A (zh) 1995-04-05
US5627477A (en) 1997-05-06
EP0616224A3 (en) 1995-11-02
US6377063B1 (en) 2002-04-23

Similar Documents

Publication Publication Date Title
CN1044412C (zh) 电源电压控制电路
US7495471B2 (en) Adjustable transistor body bias circuitry
US6292028B1 (en) Output circuit for a transmission system
CN1094613C (zh) 低功耗传送二进制逻辑信号的接口电路和方法
CN1023955C (zh) 有延滞的低功率、ttl电平cmos输入缓冲器
CN1285170C (zh) 双栅极晶体管恒流互补金属氧化物半导体输出驱动电路
EP3103196B1 (en) Buffer circuits and methods
CN1540756A (zh) 控制输出阻抗和转换速率的半导体集成电路
CN101303882B (zh) 用于可编程逻辑器件存储单元的功率调节器电路
CN1967719A (zh) 电源电平升高的可编程逻辑器件存储器单元
CN101116246A (zh) 自定时开关调节器预驱动器
CN115268542B (zh) 输入/输出器件、低压差稳压器电路及其操作方法
CN1760681A (zh) 电压检测电路
CN1266838C (zh) 低电源电压下亦可产生稳定恒流的半导体集成电路器件
CN1057610C (zh) 射极耦合逻辑电路的老化方法和装置
US20070194963A1 (en) Timing generating circuit and digital to analog converter using the same
JP2006295322A (ja) レベルシフタ回路
US9928921B2 (en) Non-volatile memory, semiconductor device and reading method
US5254887A (en) ECL to BiCMIS level converter
CN1213222A (zh) 输入电路
JP4806567B2 (ja) バッファー回路、ドライバ回路、半導体試験装置、及び半導体集積回路
US6433523B2 (en) Semiconductor integrated circuit and method for generating internal supply voltage
CN1642005A (zh) 由可变驱动电压动作的振荡器
CN1167372A (zh) 多电源半导体集成电路
JP2580250B2 (ja) バイポーラｃｍｏｓレベル変換回路

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
C19 Lapse of patent right due to non-payment of the annual fee
CF01 Termination of patent right due to non-payment of annual fee