CN1023955C

CN1023955C - 有延滞的低功率、ttl电平cmos输入缓冲器

Info

Publication number: CN1023955C
Application number: CN90110236A
Authority: CN
Inventors: 休·P·麦克亚当斯
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1989-12-28
Filing date: 1990-12-27
Publication date: 1994-03-09
Anticipated expiration: 2005-12-27
Also published as: JPH03296991A; EP0437039A3; CN1054850A; US5034623A; EP0437039A2

Abstract

本发明揭示了一种用作为带有延滞的TTL电平CMOS输入缓冲器的电路。第一导电类型的第一晶体管(2)的源极连到一第一参考电压。相反导电类型的第二、第三晶体管(3、4)的源漏路径串联在第一晶体管的漏极和-公共电位之间。第一、二、三晶体管的栅极连至一个输入信号。倒相器(7)将其输入连至第一晶体管的漏极，并有一输出。一第一导电类型的第四晶体管(5)的栅极连至该输出，其漏极连至第二、三晶体管之间串接点，其源极连至一第二参考电压。通过适当地选定晶体管的尺寸，可以调节该电路的低电平转折点及高电平转折点。电路在备用时吸取较少的电能。也可以设计出结合该电路的逻辑门。

Description

本发明涉及半导体集成电路，具体涉及用于CMOS半导体存储器件中的那种类型的输入缓冲电路。

通常，动态随机存取存储器（DRAM）可以象美国专利第4，081，701号（16K位DRAM，授予瓦尔特、麦克亚当斯和莱德因并转让了给德克萨斯仪器公司）和第4，239，993（64K位DRAM，授予麦克亚历山大、瓦尔特和劳，并转让给了德克萨斯仪器公司）中揭示的那样构成。

DRAM的外围电路的设计中已采用了互补金属氧化物半导体（CMOS）技术。例如，授予波梯特并转让给德克萨斯仪器公司的美国专利第4，555，777号中揭示了带有CMOS读出放大器的DRAM。除了其它优点之外，CMOS技术还有助于降低DRAM器件所消耗的功率。

在存储系统的总体设计中地要考虑的很重要的一点是DRAM在备用状态时的维持电流，因为，在很大程度上这个参数决定了存储系统所消耗的功率。DRAM所吸取的维持电流中很大部分来自DRAM连到行地址选通（RAS）输入的第一个倒相器。该倒相器要求在所有时候都是活动的（即，加上电的），以便在系统需要刷新动态地储存着的数据时响应起始一个周期的RAS信号。但是，在通常为5V的电源电压和晶体管-晶体管逻辑（TTL）输入信号电平（其中，“低电平”信号一般为0.8V，“高电平”信号一般为2.4V）下，因为TTL高电平输入不足以将第一个CMOS倒相器的顶端（top）p沟道晶体管完全关断，所以CMOS输入缓冲器在维持状态下要消耗电流。这使得DRAM在维持状态下通过输入缓冲器的CMOS倒相器的p沟道和n沟道晶体管的源极/漏极路径中存在的直流电流路径而消耗电能。

存储器系统设计中另外要考虑到的一个重要问题是在确保有稳定的输入电压电平之前的最初的加电过程中DRAM所消耗的电流。当RAS输入处于一个介于指定的逻辑“低电平”和逻辑“高电平”之间的电平时，就会产生这个问题。由于RAS输入在输入缓冲器的第一个倒相器的转折（换）点的上下波动，输入缓冲器可能会在这些电平之间振荡。倒相器的转折（换）点处在介于特定的逻辑“低电平”和逻辑“高电平”之间的一个电平上，在这一点（电平）上，倒相器的p沟道晶体管和n沟道晶体管进行开关（转换）。因为RAS在这一电平的上下变动，因此，当倒相器的晶体管反复导通和截止时倒相器随之而变。这会使DRAM进入振荡，从而从外部的电源吸取一个大的电流（漏电流）。当该漏电流因一个存储系统中通常很大的存储器芯片数而倍增的话，振荡会给系统的电源增加负担，阻止它按时升高到所需要的电压。

本发明的一个目的在于提供一种会减小DRAM的维持电流的输入缓冲器。

本发明的另一目的是提供一种能减少DRAM振荡的输入缓冲器。

本技术领域中的普通技术人员根据下文中的说明，将很容易地看到本发明的其它目的和优点。

本说明书揭示一种电路，它用作带有延滞的TTL电平CMOS输入缓冲器。第一导电类型的第一晶体管的源极连到一第一参考电压。相反导电类型的第二和第三晶体管的源极/漏极路径串联在第一晶体管的漏极和一公共电位之间。第一、第二和第三晶体管的栅极连至一个输入信号。倒相器的输入连至第一晶体管的漏极，倒相器还有一个输出。第一导电类型的第四晶体管的栅极连至该输出，其漏极连至第二和第三晶体管之间的串接线上，其源极连至一第二参考电压。通过适当地选择晶体管的大小，可以调节电路的低电平转折（换）点和高电平转折（换）点。该电路在维持（备用）过程中只吸收少量的功率。逻辑门也可以设计成包括该电路。

在权利要求书中描述了代表本发明的新颖特征的特性。但是参照后文中的详细说明将能最好地理解本发明本身及其特征和优点，附图中：

图1是基于本发明的CMOS输入电路的电路示意图;

图2示出了基于本发明的CMOS输入电路的低电平转折（换）点和高电平转折（换）点处的延滞;

图3是图1电路的时间图，示出Vdd为4.0V时作为时间函数的各节点处的信号电压;

图4是图1电路的时间图，示出Vdd为6.0V时随时间变化的功率消耗;

图5是图1电路的时间图，示出温度为100℃时缓斜坡输入信号的瞬态分析;

图6是图1电路的时间图，示出温度为0℃时缓斜坡输入信号的瞬态分析;

图7是本发明的另一个实施例的电路示意图，示出偏置节点10的单个电源;

图8是本发明另一个实施例的电路示意图，示出了给图7的实施例增加的一个上拉晶体管8;

图9是本发明另一个实施例的电路示意图，示出了偏置节点20和倒相器7的p沟道晶体管的一个附加的参考电压;

图10是本发明另一个实施例的电路示意图，示出了该电路与一双输入时钟控制NOR（或非）逻辑门的结合;

图11是本发明另一个实施例的电路示意图，示出了该电路与一双输入时钟控制NOR逻辑门的结合;

图12是本发明另一个实施例的电路示意图，示出了该电路与一双输入时钟控制NAND（与非）逻辑门的结合;

图13是本发明另一个实施例的电路示意图，示出了该电路与一双输入时钟控制NAND逻辑门的结合;

除非另有说明，凡是各图中相同的编号均指相同的部分。

参见图1，它示出了一个基于本发明的、有延滞的低功率TTL电平CMOS输入缓冲器，缓冲器接收一个输入信号Vin，并响应它而产生一个输出信号Vout。

图1中，CMOS倒相器6由一个p沟道晶体管2和一n沟道晶体管3组成，它们的栅极一起连至节点50，其漏极一起连至节点20。n沟道上拉晶体管1将其漏极连至一电压电源Vdd，其栅极连至-电压电源Vref，其源极在节点10处与p沟道晶体管2的源极相连。p沟道晶体管2的衬底也连至节点10。电源Vdd通常为正电压，例如是由一外部电源供给的+5V。但是，后文将加以解释，Vdd是可能变化的。电压电源Vref是一很稳定的电压源。它可以用任何能产生稳定电压的方式发生。例如，产生Vref的一个方法是利用设在DRAM芯片中的带隙基准发生器。对这里所描述的图1的电路，Vref有一正3.3V的值，但是，有利的是，图1的电路允许Vref有其它值，这在后文将加以说明。

在图1的电路中，连至节点50的还有一输入信号Vin及n沟道下拉晶体管4的栅极。输入信号Vin作为图1所示电路的输入信号，例如，它可以是行地址选通（RAS）信号。n沟道下拉晶体管4的源极接地，其漏极在节点30处连到CMOS倒相器6的n沟道晶体管3的源极。

图1中，其输入连至节点20的倒相器7在节点40处产生输出信号Vout。连到节点40的是p沟道晶体管5的栅极。p沟道晶体管5的源极和衬底都连至节点10，该晶体管从节点40提供反馈到其漏极所连接的节点30上。

确保图1电路在备用时正常地作为一低功率输入缓冲器在TTL电平内（其中，通常0.8V为逻辑“低”电平，而2.4V为逻辑“高”电平）工作所要求的Vref的范围由下列关系式得出：

（1）Vref-Vtn（1）＞倒相器7的开关（转换）点

（2）Vref-Vtn（1）-Vinh＞Vtp（2）

其中，Vtn（1）代表n沟道上拉晶体管1的阈值电压，Vtp（2）代表CMOS倒相器6的p沟道晶体管2阈值电压的绝对值，Vinh代表Vin的最小“高”电平。在近代的CMOS集成电路中，例如在高密度DRAM中，典型的Vtn（1）值约为1.0V，典型的Vtp（2）值约为0.8-1.2V。Vref可以在3.0V和3.8V之间变动，同时满足在Vinh低至2.0V时上面（1）和（2）两式的制约。

由外部电源提供的Vdd常常有某种程度的变动。例如，现代DRAM的技术数据允许Vdd有正或负10%的上下。另外，DRAM的工作也给Vdd带来噪声。有利的是，当Vdd在大约4.0V至6.0V之间变动时，图1的电路产生位于TTL范围内的输出信号。当Vdd变动时，连接成源极跟随器的n沟道上拉晶体管1使节点10上的电压基本上保持为恒定值Vref-Vtn（1）。相对于Vdd的较宽变化的输入转换电平的稳定性有利地发生自p沟道晶体管2和5的源极和衬底与保持稳定电平的节点10的连接。

通过增加n沟道下拉晶体管4和p沟道晶体管5，在图1中利用延滞的引入而有利地控制了振荡。延滞的引入使得图1的输入电路对扩展的TTL输入信号变化范围能起反应，输出一个与TTL电平相容的输出信号。

图2是说明在图1的输入中引入了延滞以后的输入信号Vin和输出信号Vout的关系曲线图。实线a是一个通常的具有单个转折（转换）点Vtrip的CMOS倒相器。Vtrip是一个通常的CMOS倒相器在Vin从高变到低或从低变到高电平时进行开关（转换）的开关（转换）点。因为Vin在Vdd波动时通常是不稳定的，所以，在通常的CMOS倒相器中会产生振荡。当Vin略微变动到Vtrip之上和之下时，通常的CMOS倒相器对此作出响应，不断地开关（转换），从而导致振荡。在虚线b的情况下，图1的输入由高电平至低电平的开关（转换）点移到了Vtrip的左边。现在，在Vin由高至低的变化过程中，该电路在Vhltrip处开关（转换），而不是在Vtrip处开关（转换）。在虚线c的情况下，图1的输入由低电平至高电平的开关（转换）点移至Vtrip的右侧。现在，在Vin由低至高的转换过程中，该电路在Vlhtrip处开关（转换），而不是在Vtrip处开关（转换）。通过把Vhltrip和Vlhtrip分开而产生延滞。图1的电路有两个开关（转换）点，即，一个低电平开关（转换）点和一个高电平开关（转换）点。延滞的引入将低电平开关（转换）点移至更靠近0.8V的TTL“低电平”处，将高电平开关（转换）点移至更靠近2.4V的TTL“高”电平处。因为Vin的变动已得到处理，要引起开关（转换）动作，Vin要有较大的变动，所以振荡减少了。

图1倒相器6的低电平转折（转换）点和高电平转折（换）点由晶体管2、3、4、5的宽度和长度的相对大小所决定。通过恰当地确定其宽度和长度，这些晶体管被有利地设置成在不同电平下导通和截止。倒相器6的低电平转折（换）点由p沟道晶体管2与n沟道晶体管3和4的相对大小所控制。倒相器6的高电平转折（换）点由n沟道下拉晶体管4和p沟道晶体管5的相对大小所控制。倒相器6的p沟道晶体管2和n沟道晶体管3的相对大小也对高电平转折（转）点的控制起作用，只是作用程度较小。

对图1所示输入电路的工作情况已作了模拟，现在作详细的说明。参见图3，它示出了图1电路的时间图，其中，温度为100℃，Vdd等于4.0V，Vref是3.3V，输入信号Vin在1.2V至2.1V之间变动，图1的电路元件具有下列数值：

n沟道上拉晶体管1 宽度＝30微米

长度＝0.8微米

p沟道晶体管2 宽度＝5微米

长度＝0.8微米

n沟道晶体管3 宽度＝5微米

长度＝1.2微米

n沟道下拉晶体管4 宽度＝5微米

长度＝1.2微米

p沟道晶体管5 宽度＝12微米

长度＝1.2微米

倒相器7（p沟道晶体管）宽度＝10微米

长度＝0.8微米

（n沟道晶体管）宽度＝30微米

长度＝0.8微米

从上面的宽度对长度的比值可以看出，n沟道晶体管3和4小于p沟道晶体管2和5。倒相器6的低电平转折（换）点约为1.2V，高电平转折（转）点约为2.0V。图3中示出了输入信号Vin和输出信号vout及Vn20（节点20处的电压）。在时间t0之前，输入信号Vin为“高”电平，等于2.1V。p沟道晶体管2截止，而n沟道晶体管3导通。n沟道下拉晶体管4也导通。Vn20由于n沟道下拉晶体管3和n沟道下拉晶体管4的源/漏路径而被拉至“低电平”。Vn20被倒相器7求补，在节点40处输出一个4.0V的“高”电平输出信号Vout。n沟道上拉晶体管1始终保持导通，将节点10处的电压提高至等于Vref-Vth（1）的电平。p沟道晶体管5在其栅极上加有“高”电平的输出信号Vout，因而截止。

在图3中，于时间t0发生从“高”至“低”的转换。输入信号Vin降到1.2V的低电平。n沟道晶体管4的阻抗升高，让p沟道晶体管2控制节点20。倒相器6的p沟道晶体管2导通，现在，其栅极上的电压电平的绝对值大于p沟道晶体管2的阈值电压。节点20上的电压迅速朝节点10的电压升高。在节点20的电压升高时，倒相器7对其求补，因而，输出信号Vout降“低”。p沟道晶体管5从节点40向节点30提供反馈。当输出信号Vout降至“低”电平时，p沟道晶体管5的栅极对源极的电压一旦超出其阈值电压，P沟道晶体管5就导通，使节点30的电压朝节点10的电压升高。当节点30的电压升高时，因为输入信号Vin降低至Vn20之下，晶体管3将截止。（n沟道晶体管3要导通，其栅极电压必须比其源极电压高一个阈值电压。）

图3中，在时间t1发生“低”至“高”的转换。输入信号Vin升“高”至2.1V的电平。p沟道晶体管2截止，n沟道下拉晶体管4导通，将节点30的电压拉低。一旦节点30处的电压变成比输入信号Vin低一个阈值电压，n沟道晶体管3就开始把节点20处的电压拉低。节点20处的电压由倒相器7求补。当输出信号Vout升高时，晶体管5截止，n沟道下拉晶体管4更能够将节点30和20处的电压拉低。

图4是图1输入电路的时间图，示出了电路只消耗很低的功率。在这一模拟情况下，Vdd现在增为6.0V。所有其它参数与前面说明的图3例子中具有同样的数值。实纵轴线表示电压。分段的纵轴线表示电流强度。将图4与图3比较，如前所述，Vn20升高至与图3中相同的电平，虽然Vdd是显著增大了的。现在，Vout升高至6.0V的“高”电平。当Vout为“高”电平时，Idd基本上等于0mA。当Vout为“低”电平时，Idd约为-0.6mA。电路在备用时吸取的功率是非常低的

图5是图1输入电路的时间图，示出扫描范围输入信号瞬态分析。在这一模拟方式下，输入信号Vin缓慢地从t0时的0V斜线上升至t2时的4V。在t1处，Vin值约为2.1V，电路将输入信号Vin作为“高”电平。达到倒相器6的“高”电平转折（换）点，n沟道晶体管3和4导通，Vn20降至0V，Vdd为4.0V时，输出信号Vout升至4.0V，或者当Vdd为6.0V时，Vout升至6.0V。在t2处，输入信号Vin开始下降。输出信号Vout保持为“高”电平，直到输入信号Vin降到倒相器6约为1.2V的“低”电平转折（换）点。p沟道晶体管6导通，n沟道晶体管3和4截止，Vn20上升。输出信号Vout降低到0V。

图6是图1输入电路的时间图，示出温度为0℃时扫描范围输入信号的瞬态分析。比较图6和图5可以看出，当电路在较低温度下工作时，这种模拟中的延滞增大了。倒相器6的“高”电平转折（换）点约为1.8V，而不是2.0V。

图7的电路图示出了本发明的另一个实施例，其中，对图1电路作了修改，Vdd替代Vref来为n沟道上拉晶体管1的栅极供电。该实施例利于在没有稳定的参考电压的情况下使用。除了在节点10的电压不太稳定，并且将随着Vdd波动而变化之外，该电路的工作和上面所说的相同。

图8的电路图示出了本发明的又一个实施例。它对图7作了修改，增加了一个p沟道上拉晶体管8。p沟道上拉晶体管8的栅极连至节点40，其源/漏路径连在节点20和Vdd之间。在该实施例中，p沟道上拉晶体管8是一种窄宽度/长沟道（小）晶体管，因而，在它导通时，其阻抗是大的。（当输出信号Vout相应于降为“低”电平的输入信号Vin而降为“低”电平时，p沟道上拉晶体管8导通）。p沟道上拉晶体管8从节点40提供至节点20的反馈，这一反馈通过把节点20处的电压拉至Vdd，帮助使倒相器7未画出的p沟道晶体管截止。这有助于当输入信号Vin为“低”电平时使图4的Idd在t0与t1之间更接近零。

图9的电路图示出了本发明的又一个实施例，其中，对图1电路作了修改，增加了一个p沟道上拉晶体管8和一个第二参考电压Vref2。在该实施例中，p沟道晶体管5的源极和衬底，以及p沟道晶体管2的衬底未连到节点10，而连至Vref2。Vref2是一稳定的参考电压源。例如，它可以由设置在DRAM芯片中的一个带隙发生器电路产生。在这个例子中，Vref2的值为4.0V。Vref1象前面说明的一样，为3.3V。p沟道上拉晶体管8的栅极连至节点40，其源/漏路径连在Vref2和节点20之间。p沟道晶体管8的衬底也连至Vref2。该实施例在Vref2小于Vref1时也可以工作。

图9中示出的实施例在有稳定的参考电压源可用的情况下是有利的。如图4所示，在时间t0和t1之间，当输入信号Vin为低电平时，图1的电路吸取很小的Idd电流。这是因为节点20处的电压没有大得能完全关断倒相器7未画出的p沟道晶体管。在输入信号Vin为低电平时，Vref2提供足够的电压，将倒相器7未画出的p沟道晶体管关断。这使得Idd较接近零，并进一步减少电路所吸取的功率。

本发明可用于逻辑门的设计。图10是一双输入时钟控制NOR（或非）门的电路图。其中，对图1中揭示的实施例作了如下的修改：p沟道晶体管5的源极与节点10断开，而连到Vdd。增加一个p沟道上拉晶体管8，其栅极连至节点40，其源/漏路径连在Vdd和节点20之间。增加了串联的p沟道晶体管9a和9c，其源/漏路径连在Vdd和n沟道晶体管1的漏极之间。在节点20和地之间并联了n沟道晶体管9b和9d。给p沟道晶体管9c和n沟道晶体管9d的栅极连上了输入信号CMOS1。将输入信号CMOS2连到p沟道晶体管9a和n沟道晶体管9b的栅极。该电路作为一个由输入信号Vin作时钟脉冲的NOR逻辑门工作。当输入信号号CMOS1和CMOS2都为低电平时，输出信号Vout响应输入信号Vin。

图11也是一种双输入时钟控制的NOR门的电路图。其中，对图10的电路作了如下的修改;n沟道上拉晶体管1的漏极连至Vdd，串联的p沟道晶体管9a和9c的源/漏路径连在n沟道上拉晶体管1的源极与p沟道晶体管2和n沟道晶体管3的串联源/漏路径之间。该电路也作为NOR逻辑门工作，由输入信号Vin作时钟脉冲。

图12是一种双输入时钟控制NAND（与非）门的电路图。其中，对图1中揭示的实施例作了如下的修改;p沟道晶体管5的源极与节点10断开，连到Vdd。增加一个p沟道上拉晶体管8，其栅极连到节点40，其源/漏路径连在Vdd和节点20之间。p沟道晶体管9a在其栅极接收输入信号CMOS1。p沟道晶体管9a和9c并联在Vdd和节点20之间。n沟道晶体管9d在其栅极接收输入信号CMOS1。n沟道晶体管9b在其栅极接收输入信号CMOS2。n沟道晶体管9d和9b串联在n沟道晶体管4的源极和地之间。电路起到NAND门的作用。当输入信号CMOS1和CMOS2都为高电平时，输出信号Vout响应输入信号Vin。

图13也是一种双输入时钟控制NAND门的电路图。其中，对图1中揭示的实施例作了如下的修改;p沟道晶体管5的源极从节点10处断开，连到Vdd。增加一个p沟道上拉晶体管8，其栅极连到节点40，其源/漏路径连在Vdd和节点20之间。p沟道晶体管9a在其栅极接收输入信号CMOS2。p沟道晶体管9c在其栅极接收输入信号CMOS1。p沟道晶体管9a和9c并联在Vdd和节点20之间。n沟道晶体管9d在其栅极接收输入信号CMOS1。n沟道晶体管9b在其栅极接收输入信号CMOS2。n沟道晶体管9b和9d串联在p沟道晶体管2和n沟道晶体管3之间。电路起到NAND门的作用。当输入信号CMOS1和CMOS2都为高电平时，输出信号Vout响应输入信号Vin。

以上参照说明性的实施例对本发明作了说明，但本发明并不限于这些实施例。本技术领域的熟练技术人员在参阅本说明之后，完全有可能提出对本发明的其它种种实施例。因而期望所附的权利要求将把落入本发明的实际范围之内的这种种变化或实施例包括在保护范围之内。

Claims

1、一种输入电路，包括：第1、第2和第3晶体管，它们都具有源/漏路径和栅极，三个晶体管的源/漏路径串联在第1参考电压和一个公共电位之间，第1、第2和第3晶体管的栅极连到一个输入信号；一个倒相器，具有一个输入和一个输出，该输入连到第1和第2晶体管的串联点；一个第4晶体管，其栅极连至所述输出，其漏极连至第2和第3晶体管的串联点，

其特征在于，第1和第4晶体管属于一种导电类型，而第2和第3晶体管属于与上述导电类型相反的导电类型，第4晶体管的源极连到一个第2参考电压。

2、如权利要求1所述的电路，其特征在于，第一参考电压和第二参考电压是相等的。

3、如权利要求1所述的电路，其特征在于，第二参考电压大于第一参考电压。

4、如权利要求1所述的电路，其特征在于，第二参考电压低于第一参考电压。

5、如权利要求1所述的电路，其特征在于，它还包括一个有相反的导电类型的第一上拉晶体管，其漏极连至一电压电源，其栅极连到一个电压基准发生器电路，其源极连至第一晶体管的源极。

6、如权利要求5所述的电路，其特征在于，它还包括一个第一导电类型的第二上拉晶体管，其源极连到所述电压电源，其漏极连到所述倒相器的输入，其栅极连至所述输出。

7、如权利要求6所述的电路，其特征在于，它还包括逻辑电路，该逻辑电路有一个逻辑输入，并以这样一种方式耦接到所述倒相器的输入，即，该倒相器也响应于该逻辑电路的逻辑输入的状态。

8、如权利要求7所述的电路，其特征在于，所述逻辑电路包括：

一个第一导电类型的第一逻辑晶体管，其栅极连至所述逻辑输入，其源/漏路径串联在所述电压电源和倒相器的输入之间;和

一个第二导电类型的第二逻辑晶体管，其栅极连到所述逻辑输入，其源/漏路径串联在所述第一晶体管的漏极和公共电位之间。

9、如权利要求7所述的电路，其特征在于，所述逻辑电路包括：

一个第一导电类型的第一逻辑晶体管，其栅极连到所述逻辑输入，其源/漏路径串联在所述电压电源和第一上拉晶体管的漏极之间;和

一个第二导电类型的第二逻辑晶体管，其栅极连到所述逻辑输入，其源/漏路径串联在倒相器的输入与公共电位之间。

10、如权利要求7所述的电路，其特征在于，所述逻辑电路包括：

一个第一导电类型的第一逻辑晶体管，其栅极连到所述逻辑输入，其源/漏路径串联在第一上拉晶体管的源极和第一晶体管的源极之间;和

一个第二导电类型的第二逻辑晶体管，其栅极连到所述逻辑输入，其源/漏路径串联在倒相器的输入和公共电位之间。

11、一种输入电路，它包括：

一个上拉晶体管，其源/漏路径串联在第一参考电压和一中间输出节点之间，其栅极连到一个输入信号，

第一和第二下拉晶体管，它们的源/漏路径串联在所述中间输出节点和一公共电位之间，它们的栅极连接所述输入信号，

一个倒相器，其输入连到所述中间输出节点，以产生一个输出信号;和

一个反馈晶体管，其栅极连到所述输出信号，

其特征在于，所述上拉晶体管的源/漏路径响应处于第一逻辑状态的输入信号而导电，所述第一和第二下拉晶体管的源/漏路径响应处于第二逻辑状态的输入信号而导电，所述反馈晶体管的源/漏路径串联在一个第二参考电压和第一及第二下拉晶体管的串接点之间，其源/漏路径响应所述输出信号的逻辑状态而导电。

12、如权利要求11所述的电路，其特征在于，第一参考电压和第二参考电压是相等的。

13、如权利要求11所述的电路，其特征在于，第二参考电压大于第一参考电压。

14、如权利要求11所述的电路，其特征在于，第二参考电压小于第一参考电压。

15、如权利要求11所述的电路，其特征在于，所述上拉晶体管与第一及第二下拉晶体管的相对大小使得输出信号当输入信号在从第二逻辑状态变化到第一逻辑状态的过程中越过一个第一电压时响应该输入信号，开始从第二逻辑状态改变到第一逻辑状态。

16、如权利要求11所述的电路，其特征在于，第二下拉晶体管与反馈晶体管的相对大小使得输出信号当输入信号在从第一逻辑状态转变到第二逻辑状态的过程中越过一第二电压时响应该输入信号而开始从第一逻辑状态改变为第二逻辑状态。

17、如权利要求11所述的电路，其特征在于，第二下拉晶体管和反馈晶体管的相对大小使得输出信号当输入信号在从第一逻辑状态转变到第二逻辑状态的过程中越过一第二电压时响应该输入信号而开始从第一逻辑状态转变到第二逻辑状态。

18、如权利要求11所述，其特征在于，它还包括一个第二上拉晶体管，其源/漏路径串联在一电压电源和所述上拉晶体管的源/漏路径之间，其栅极连到一个电压基准发生器电路，其源/漏路径始终导通。

19、如权利要求18所述，其特征在于，它还包括一个第三上拉晶体管，其源/漏路径连在电压电源和倒相器的输入之间，其栅极连到所述输出。

20、一种CMOS输入缓冲器，它包括：

一个CMOS倒相器，其p沟道晶体管及n沟道晶体管的源/漏路径串联在第一参考电压与一个节点之间，其p沟道晶体管及n沟道晶体管的栅极连至所述输入信号;

一个下拉晶体管，其源/漏路径串联在一公共电位和所述节点之间;

一个倒相器，其输入连到CMOS倒相器的源/漏路径，并有一个输出;

一个反馈晶体管，其栅极连至所述输出，

其特征在于，还包括一个上拉晶体管，其源/漏路径串联在一个电压电源和一个第一参考电压之间，所述上拉晶体管的栅极连至一个参考电压发生器电路，所述反馈晶体管的源/漏路径串联在一第二参考电压和所述节点之间。

21、如权利要求20所述的电路，其特征在于，第一参考电压和第二参考电压是相等的。

22、如权利要求20所述的电路，其特征在于，第二参考电压大于第一参考电压。

23、如权利要求20所述的电路，其特征在于，第二参考电压小于第一参考电压。

24、如权利要求20所述的电路，其特征在于，它还包括一个第二上拉晶体管，其源/漏路径串联在所述电压电源与倒相器的输入之间，其栅极连到所述输出。