TWI727450B - 電源供應電路以及運作方法 - Google Patents

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TWI727450B
TWI727450B TW108136114A TW108136114A TWI727450B TW I727450 B TWI727450 B TW I727450B TW 108136114 A TW108136114 A TW 108136114A TW 108136114 A TW108136114 A TW 108136114A TW I727450 B TWI727450 B TW I727450B
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駱椿昱
陳世杰
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瑞昱半導體股份有限公司
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Abstract

一種電源供應電路用以提供一電力訊號予一音訊設備的一解編碼器。電源供應電路包含一亂數序列產生電路、一控制電路以及一電源電路。亂數序列產生電路用以產生一亂數序列。控制電路用以依據亂數序列、一第一參考訊號以及電力訊號輸出一第一控制訊號。電源電路用以依據第一控制訊號產生電力訊號，使得電力訊號響應於亂數序列而被展頻。

Description

電源供應電路以及運作方法
本案中所述實施例內容是有關於一種電路技術，特別關於一種電源供應電路以及運作方法。
當音訊設備操作於省電模式時，音訊設備的電源供應系統通常採用電壓脈波頻率(PFM)的方式來降低整體耗電。然而，音訊設備的功率也是變化的，因此，電源供應系統的雜訊突波(noise spur)會隨著電壓脈波頻率的操作頻率進入音訊設備中，進而造成人耳的不適感。
本案之一些實施方式是關於一種電源供應電路。電源供應電路用以提供一電力訊號予一音訊設備的一解編碼器。電源供應電路包含一亂數序列產生電路、一控制電路以及一電源電路。亂數序列產生電路用以產生一亂數序列。控制電路用以依據亂數序列、一第一參考訊號以及電力訊號輸出一第一控制訊號。電源電路用以依據第一控制訊號產生電力訊號，使得電力訊號響應於亂數序列而被展頻。
本案之一些實施方式是關於一種電源供應電路的運作方法。電源供應電路用以提供一電力訊號予一音訊設備的一解編碼器。運作方法包含：藉由一亂數序列產生電路產生一亂數序列；藉由一控制電路依據亂數序列、一第一參考訊號以及電力訊號輸出一第一控制訊號；以及藉由一電源電路依據第一控制訊號產生電力訊號，使得電力訊號響應於亂數序列而被展頻。
綜上所述，藉由本案的電源供應電路以及運作方法，可降低音訊設備的電力訊號所造成的人耳不適感。
100:電源供應電路
120、120A、120B、120C、120D:亂數序列產生電路
121:偽亂數二進位序列產生器
122:處理器
123:記憶體
124:除頻器
125:三角波產生器
126:序列轉平行電路
127:多工器
128:濾波器
140、140A:控制電路
141:開關電容電路
142、144:比較器
143、146:反相器
145:正反器
160:電源電路
500:運作方法
RA[3：0]:再分配訊號
RS[3：0]:亂數序列
RS[0]-RS[3]:位元
VREF1、VREF2:參考訊號
OUT:電力訊號
CS1、CS2、CS3、CS4:控制訊號
DR1、DR2:驅動器
VCC:電源電壓
VSS:地電壓
VC:充電訊號
PG、NG:驅動訊號
M1-M3:電晶體
L01:電感
C01:電容
LX:節點
CLK1、CLK2:時脈訊號
LUT:查找表
SC1、SC2:速度控制器
C0-C3:電容
S0-S4:開關
IS:電流源
EN:致能訊號
T1-T4:時間區間
D1、D2:責任周期
S502、S504、S506:操作
為讓本案之上述和其他目的、特徵、優點與實施例能夠更明顯易懂，所附圖式之說明如下：第1圖是依照本案一些實施例所繪示之一電源供應電路的示意圖；第2A圖是依照本案一些實施例所繪示之一亂數序列產生電路的示意圖；第2B圖是依照本案一些實施例所繪示之一亂數序列產生電路的示意圖；第2C圖是依照本案一些實施例所繪示之一亂數序列產生電路的示意圖；第2D圖是依照本案一些實施例所繪示之一亂數序列產生電路的示意圖； 第3圖是依照本案一些實施例所繪示之一控制電路的電路圖；第4圖是依照本案一些實施例所繪示之第3圖的控制電路中多個訊號的波形圖；以及第5圖是依照本案一些實施例所繪示之一電源供應電路的運作方法的流程圖。
在本文中所使用的用詞『耦接』亦可指『電性耦接』，且用詞『連接』亦可指『電性連接』。『耦接』及『連接』亦可指二個或多個元件相互配合或相互互動。
參考第1圖。第1圖是依照本案一些實施例所繪示之電源供應電路100的示意圖。在一些實施例中，電源供應電路100被應用至音訊設備。舉例而言，音訊設備包含電源供應電路100、解編碼器以及其他電路。電源供應電路100、解編碼器以及其他電路協同運作以產生音訊訊號。電源供應電路100用以提供電力訊號OUT給解編碼器。
以第1圖示例而言，電源供應電路100包含亂數序列產生電路120、控制電路140以及電源電路160。控制電路140耦接亂數序列產生電路120。電源電路160耦接控制電路140。
亂數序列產生電路120用以產生亂數序列RS[3：0]。在此例中，亂數序列RS[3：0]的位元數量僅為示例，各種適用的數量皆在本案的範圍內。控制電路140用以 接收亂數序列RS[3：0]、參考訊號VREF1以及回授的電力訊號OUT，以依據亂數序列RS[3：0]、參考訊號VREF1以及電力訊號OUT產生控制訊號CS1。據此，控制訊號CS1的責任周期(duty cycle)將會響應於亂數序列RS[3：0]。電源電路160用以接收控制訊號CS1，以依據控制訊號CS1產生電力訊號OUT。
以第1圖示例而言，電源電路160包含驅動器DR1、驅動器DR2、電晶體M1、電晶體M2、電感L01以及電容C01。電晶體M1用以接收電源電壓VDD。電晶體M1與電晶體M2串聯耦接。在此例中，電晶體M1是以P型電晶體實現而電晶體M2是以N型電晶體實現。
當控制訊號CS1具有低電壓位準(例如：邏輯值0)時，驅動器DR1依據控制訊號CS1輸出具有低電壓位準的驅動訊號PG至電晶體M1的控制端。驅動器DR2依據控制訊號CS1輸出具有低電壓位準的驅動訊號NG至電晶體M2的控制端。在這個情況下，電晶體M1導通而電晶體M2截止。位於節點LX的電壓位準基於電源電壓VDD而被拉升。據此，位於節點LX的電壓訊號經由電感L01以及電容C01所形成的濾波電路輸出，使得電力訊號OUT響應於位於節點LX的電壓訊號而被拉升。
當控制訊號CS1具有高電壓位準(例如：邏輯值1)時，驅動器DR1依據控制訊號CS1輸出具有高電壓位準的驅動訊號PG至電晶體M1的控制端。驅動器DR2依據控制訊號CS1輸出具有高電壓位準的驅動訊號NG至電晶體M2的 控制端。在這個情況下，電晶體M1截止而電晶體M2導通。位於節點LX的電壓位準基於地電壓VSS而被拉低。據此，位於節點LX的電壓訊號經由電感L01以及電容C01所形成的濾波電路輸出，使得電力訊號OUT響應於位於節點LX的電壓訊號而被拉低。
如前所述，控制訊號CS1的責任周期響應於亂數序列RS[3：0]。據此，依據控制訊號CS1所產生的電力訊號OUT的責任周期亦會響應於亂數序列RS[3：0]。等效而言，電力訊號OUT可視為被展頻。
藉由電源供應電路100的配置，供應給音訊設備之編碼器的電力訊號OUT被展頻。據此，電力訊號OUT的能量可被分散至較大的頻率範圍，使得對應於各頻率的能量皆降低。如此，可降低音訊設備的電力訊號所造成的人耳不適感。
參考第2A圖。第2A圖是依照本案一些實施例所繪示之亂數序列產生電路120A的示意圖。在一些實施例中，亂數序列產生電路120A應用於第1圖的亂數序列產生電路120，但本案不以此為限。以第2A圖示例而言，亂數序列產生電路120A是偽亂數二進位序列(Pseudo Randomness Binary Sequence，PRBS)產生器。亂數序列產生電路120A會依據時脈訊號CLK1產生偽亂數二進位序列，以作為亂數序列RS[3：0]。
參考第2B圖。第2B圖是依照本案一些實施例所繪示之亂數序列產生電路120B的示意圖。在一些實施例 中，亂數序列產生電路120B應用於第1圖的亂數序列產生電路120，但本案不以此為限。以第2B圖示例而言，亂數序列產生電路120B包含偽亂數二進位序列產生器121、處理器122、記憶體123、除頻器124、三角波產生器125、序列轉平行(series-to-parallel)電路126、多工器127、濾波器128以及速度控制器SC1-SC2。記憶體123中儲存有查找表LUT。查找表LUT包含轉換資訊。
除頻器124用以依據時脈訊號CLK2產生時脈訊號CLK1，以控制偽亂數二進位序列產生器121產生偽亂數二進位序列的速度。序列轉平行電路126用以依據時脈訊號CLK1將偽亂數二進位序列由序列形式轉為平行形式。三角波產生器125用以產生三角波訊號。速度控制器SC1用以依據時脈訊號CLK1控制三角波產生器125產生三角波訊號的速度。多工器127依據選擇訊號(圖未示)輸出來自三角波產生器125的三角波訊號或來自序列轉平行電路126的平行形式之偽亂數二進位序列。接著，處理器122利用記憶體123中的查找表LUT將來自多工器127的三角波訊號或平行形式之偽亂數二進位序列轉換為再分配訊號RA[3：0]。
在一些實施例中，三角波訊號與平行形式之偽亂數二進位序列具有相同的位元長度(bit length)。
關於處理器122如何利用查找表LUT產生再分配訊號RA[3：0]，舉例而言，查找表LUT記載「000000」對應於「0001」、「000001」對應於「0101」、「000010」對應於「0010」......等。在這個情況下，當來自多工器127 的三角波訊號或來自序列轉平行電路126的平行形式之偽亂數二進位序列具有六個位元且對應於000000時，RA[3：0]對應於「0001」。當來自多工器127的三角波訊號或來自序列轉平行電路126的平行形式之偽亂數二進位序列對應於000001時，RA[3：0]對應於「0101」。當來自多工器127的三角波訊號或來自序列轉平行電路126的平行形式之偽亂數二進位序列對應於000010時，RA[3：0]對應於「0010」。
速度控制器SC2用以依據時脈訊號CLK1控制處理器122的處理速度。而濾波器128會依據時脈訊號CLK1對再分配訊號RA[3：0]進行濾波程序後產生亂數序列RS[3：0]。在一些實施例中，濾波器128可採用低通濾波器(Low-Pass Filter，LPF)實現。
參考第2C圖。第2C圖是依照本案一些實施例所繪示之亂數序列產生電路120C的示意圖。在一些實施例中，亂數序列產生電路120C應用於第1圖的亂數序列產生電路120，但本案不以此為限。以第2C圖示例而言，亂數序列產生電路120C僅包含除頻器124、速度控制器SC1-SC2、三角波產生器125、處理器122、記憶體123以及濾波器128。在這些實施例中，處理器122基於查找表LUT中的轉換資訊將來自三角波產生器125的三角波訊號轉換為再分配訊號RA[3：0]。其餘運作相似於第2B圖，故於此不再贅述。
參考第2D圖。第2D圖是依照本案一些實施例 所繪示之亂數序列產生電路120D的示意圖。在一些實施例中，亂數序列產生電路120D應用於第1圖的亂數序列產生電路120，但本案不以此為限。以第2D圖示例而言，亂數序列產生電路120D僅包含除頻器124、偽亂數二進位序列產生器121、序列轉平行電路126、處理器122、記憶體123、濾波器128以及速度控制器SC2。在這些實施例中，處理器122基於查找表LUT中的轉換資訊將來自序列轉平行電路126的平行形式之偽亂數二進位序列轉換為再分配訊號RA[3：0]。其餘運作相似於第2B圖，故於此不再贅述。
在第2B圖至第2D圖中，包含轉換資訊的查找表LUT可使得亂數序列RS[3：0]的亂度可更加提升。
參考第3圖。第3圖是依照本案一些實施例所繪示之控制電路140A的電路圖。在一些實施例中，控制電路140A應用於第1圖的控制電路140，但本案不以此為限。在一些實施例中，控制電路140A依據第2A圖、第2B圖、第2C圖或第2D圖的亂數序列RS[3：0]運作。
以第3圖示例而言，控制電路140A包含電晶體M3、開關電容電路141、開關S4、比較器142、反相器143、比較器144、正反器145以及反相器146。在此例中，電晶體M3以及開關S4可以用N型電晶體實現。
開關電容電路141用以依據第2A圖、第2B圖、第2C圖或第2D圖的亂數序列RS[3：0]產生充電訊號VC。具體而言，開關電容電路141包含電容C0-C3以及開關S0-S3。開關S0-S3分別串聯耦接電容C0-C3。開關S0-S3 分別受亂數序列RS[3：0]的複數位元RS[0]-RS[3]控制導通或截止。開關電容電路141耦接電晶體M3。電晶體M3耦接地電壓VSS且受驅動訊號PG控制導通或截止。開關電容電路141透過開關S4接收電流源IS所提供的電流。開關S4受致能訊號EN控制導通或截止。開關電容電路141協同開關S4以及電晶體M3產生充電訊號VC。在一些實施例中，電容C0-C3的電容值彼此不相同。舉例而言，電容C3為一倍的單位電容值，電容C2為兩倍的單位電容值，電容C1為四倍的單位電容值，且電容C0為八倍的單位電容值。據此，由於開關S0-S3分別受亂數序列RS[3：0]的複數位元控制導通或截止且電容C0-C3的電容值彼此不相同，因此充電訊號VC(如第4圖所示的充電訊號VC)的充電速度(斜率)是多變的。
比較器142用以比較充電訊號VC以及參考訊號VREF2以產生控制訊號CS2。反相器143用以產生控制訊號CS2的反相訊號(控制訊號CS3)。比較器144用以比較參考訊號VREF1以及電力訊號OUT以產生控制訊號CS4。正反器145用以依據控制訊號CS4以及控制訊號CS3產生致能訊號EN。反相器146用以產生致能訊號EN的反相訊號(控制訊號CS1)。
參考第4圖。第4圖是依照本案一些實施例所繪示之第3圖的控制電路140A中的多個訊號的波形圖。為易於理解，第4圖將搭配第1圖以及第3圖進行討論。
在時間區間T1，電力訊號OUT逐漸下降，但仍 大於參考訊號VREF1。在這個情況下，由比較器144輸出的控制訊號CS4具有低電壓位準。
在時間區間T2，當電力訊號OUT小於參考訊號VREF1時，由比較器144輸出的控制訊號CS4轉為高電壓位準。由於控制訊號CS4由低電壓位準轉為高電壓位準且控制訊號CS3具有低電壓位準，因此由正反器145輸出的致能訊號EN具有高電壓位準。據此，第3圖的開關S4會導通且由反相器146輸出的控制訊號CS1具有低電壓位準。在這個情況下，驅動訊號PG以及驅動訊號NG亦具有低電壓位準。據此，第1圖的電晶體M1會導通而第1圖的電晶體M2以及第3圖的電晶體M3會截止。在這個情況下，第1圖的電源電壓VCC會經由電晶體M1對節點LX充電，使得電力訊號OUT的電壓位準被拉升。同時，第3圖的電流源IS會透過開關S4對開關電容電路141充電且電流不會經由電晶體M3流至地，以提高充電訊號VC的電壓位準。
在時間區間T3，當電力訊號OUT大於參考訊號VREF1時，由比較器144輸出的控制訊號CS4轉為低電壓位準。由於控制訊號CS4由高電壓位準轉為低電壓位準且控制訊號CS3具有低電壓位準，因此由正反器145輸出的致能訊號EN仍具有高電壓位準。據此，第3圖的開關S4會導通且由反相器146輸出的控制訊號CS1具有低電壓位準。在這個情況下，驅動訊號PG以及驅動訊號NG亦具有低電壓位準。據此，第1圖的電晶體M1會導通而第1圖的電晶體M2以及第3圖的電晶體M3會截止。在這個情況下，第1圖的電源電 壓VCC會經由電晶體M1對節點LX充電，使得電力訊號OUT的電壓位準被拉升。同時，第3圖的電流源IS會透過開關S4對開關電容電路141充電且電流不會經由電晶體M3流至地，以提高充電訊號VC的電壓位準。
在時間區間T4，當充電訊號VC大於參考訊號VREF2時，由比較器142輸出的控制訊號CS2具有低電壓位準。據此，由反相器143輸出的控制訊號CS3轉為高電壓位準。由於控制訊號CS4具有低電壓位準且控制訊號CS3由低電壓位準轉為高電壓位準，因此由正反器145輸出的致能訊號EN具有低電壓位準。據此，第3圖的開關S4會截止且由反相器146輸出的控制訊號CS1具有高電壓位準。在這個情況下，驅動訊號PG以及驅動訊號NG亦具有高電壓位準。據此，第1圖的電晶體M1會截止而第1圖的電晶體M2以及第3圖的電晶體M3會導通。在這個情況下，第1圖的節點LX的電壓位準會經由電晶體M2被地電壓VSS拉低，使得電力訊號OUT的電壓位準被拉低。同時，第3圖的充電訊號VC的電壓位準會經由電晶體M3被地電壓VSS拉低。
另外，一併參考第1圖以及第4圖。由於電力訊號OUT是經由電感L01以及電晶體M2被拉低，且電容C01的電容值較大(例如：4.7uF)，因此電力訊號OUT緩慢下降。而充電訊號VC僅經由電晶體M3被拉低，且電容C0-C3的電容值較小(例如：小於100pF)，因此充電訊號VC快速下降。
如前所述，基於亂數序列RS[3：0]所產生的充 電訊號VC的充電速度是多變的。據此，基於充電訊號VC所產生的控制訊號CS1的責任周期為非固定。以第4圖示例而言，控制訊號CS1的責任周期D1較長，而控制訊號CS1的責任周期D2較短。如此，將使得電源電路160所輸出的電力訊號OUT被展頻。
參考第5圖。第5圖是依照本案一些實施例所繪示之一電源供應電路的運作方法500的流程圖。運作方法500包含操作S502、S504以及S506。在一些實施例中，運作方法500被應用於第1圖的電源供應電路100中，但本案不以此為限。為易於理解，運作方法500將搭配第1圖進行討論。
在操作S502中，藉由亂數序列產生電路120產生亂數序列RS[3：0]。亂數序列RS[3：0]的位元數量僅為示例，各種適用的數量皆在本案的範圍內。
在操作S504中，藉由控制電路140依據亂數序列RS[3：0]、參考訊號VREF1以及電力訊號OUT輸出控制訊號CS1。據此，控制訊號CS1的責任周期響應於亂數序列RS[3：0]。
在操作S506中，藉由電源電路160依據控制訊號CS1產生電力訊號OUT。如前所述，控制訊號CS1的責任周期響應於亂數序列RS[3：0]。據此，依據控制訊號CS1所產生的電力訊號OUT的責任周期亦會響應於亂數序列RS[3：0]。在這個情況下，電力訊號OUT的責任周期並非為固定，使得電力訊號OUT被展頻。
綜上所述，藉由本案的電源供應電路以及運作方法，可降低音訊設備的電力訊號所造成的人耳不適感。
各種功能性元件和方塊已於此公開。對於本技術領域具通常知識者而言，功能方塊可由電路(不論是專用電路，或是於一或多個處理器及編碼指令控制下操作的通用電路)實現，其一般而言包含用以相應於此處描述的功能及操作對電氣迴路的操作進行控制之電晶體或其他電路元件。如將進一步理解地，一般而言電路元件的具體結構與互連，可由編譯器(compiler)，例如暫存器傳遞語言(Register Transfer Language，RTL)編譯器決定。暫存器傳遞語言編譯器對與組合語言代碼(assembly language code)相當相似的指令碼(script)進行操作，將指令碼編譯為用於佈局或製作最終電路的形式。確實地，暫存器傳遞語言以其促進電子和數位系統設計過程中的所扮演的角色和用途而聞名。
雖然本案已以實施方式揭露如上，然其並非用以限定本案，任何本領域具通常知識者，在不脫離本案之精神和範圍內，當可作各種之更動與潤飾，因此本案之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧電源供應電路
120‧‧‧亂數序列產生電路
140‧‧‧控制電路
160‧‧‧電源電路
RS[3：0]‧‧‧亂數序列
VREF1‧‧‧參考訊號
OUT‧‧‧電力訊號
CS1‧‧‧控制訊號
DR1、DR2‧‧‧驅動器
VCC‧‧‧電源電壓
VSS‧‧‧地電壓
PG、NG‧‧‧驅動訊號
M1、M2‧‧‧電晶體
L01‧‧‧電感
C01‧‧‧電容
LX‧‧‧節點

Claims (10)

  1. 一種電源供應電路，用以提供一電力訊號予一音訊設備的一解編碼器，該電源供應電路包含：一亂數序列產生電路，用以產生一亂數序列，其中該亂數序列產生電路包含：一偽亂數二進位序列產生器，用以依據一第一時脈訊號產生一偽亂數二進位序列；以及一處理器，用以基於一查找表依據該第一時脈訊號以及該偽亂數二進位序列產生一再分配訊號，以產生該亂數序列；一控制電路，用以依據該亂數序列、一第一參考訊號以及該電力訊號輸出一第一控制訊號；以及一電源電路，用以依據該第一控制訊號產生該電力訊號，使得該電力訊號響應於該亂數序列而被展頻。
  2. 如請求項1所述的電源供應電路，其中該第一控制訊號的一第一責任周期與該第一控制訊號的一第二責任周期不相同。
  3. 如請求項1所述的電源供應電路，更包含：一序列轉平行電路，用以依據該第一時脈訊號將偽亂數二進位序列由序列形式轉為平行形式。
  4. 如請求項1所述的電源供應電路，更包含：一速度控制器，用以依據該第一時脈訊號控制該處理 器的處理速度。
  5. 如請求項1所述的電源供應電路，其中該亂數序列產生電路更包含：一除頻器，用以對一第二時脈訊號進行除頻，以產生該第一時脈訊號。
  6. 如請求項1所述的電源供應電路，其中該亂數序列產生電路更包含：一濾波器，用以依據該第一時脈訊號對該再分配訊號進行一濾波程序，以產生該亂數序列。
  7. 一種電源供應電路，用以提供一電力訊號予一音訊設備的一解編碼器，該電源供應電路包含：一亂數序列產生電路，用以產生一亂數序列，其中該亂數序列產生電路包含：一三角波產生器，用以依據一時脈訊號產生一三角波訊號；以及一處理器，用以基於一查找表依據該時脈訊號以及該三角波訊號產生該亂數序列；一控制電路，用以依據該亂數序列、一參考訊號以及該電力訊號輸出一控制訊號；以及一電源電路，用以依據該控制訊號產生該電力訊號，使得該電力訊號響應於該亂數序列而被展頻。
  8. 一種電源供應電路，用以提供一電力訊號予一音訊設備的一解編碼器，該電源供應電路包含：一亂數序列產生電路，用以產生一亂數序列；一控制電路，用以依據該亂數序列、一第一參考訊號以及該電力訊號輸出一第一控制訊號，其中該控制電路包含：一開關電容電路，用以依據該亂數序列產生一充電訊號；一第一比較器，用以比較該充電訊號以及一第二參考訊號，以產生一第二控制訊號；一第一反相器，用以依據該第二控制訊號產生一第三控制訊號；一第二比較器，用以比較該第一參考訊號以及該電力訊號以產生一第四控制訊號；一正反器，用以依據該第四控制訊號以及該第三控制訊號產生一致能訊號；以及一第二反相器，用以依據該致能訊號產生該第一控制訊號，其中該第一控制訊號的責任周期響應於該亂數序列；以及一電源電路，用以依據該第一控制訊號產生該電力訊號，使得該電力訊號響應於該亂數序列而被展頻。
  9. 如請求項8所述的電源供應電路，其中該開關電容電路包含：複數電容；以及 複數開關，分別串聯耦接該些電容，該些開關用以分別依據該亂數序列的複數位元導通或截止，以產生該充電訊號。
  10. 一種電源供應電路的運作方法，該電源供應電路用以提供一電力訊號予一音訊設備的一解編碼器，該運作方法包含：藉由一亂數序列產生電路中的一偽亂數二進位序列產生器依據一時脈訊號產生一偽亂數二進位序列；藉由該亂數序列產生電路中的一處理器基於一查找表依據該時脈訊號以及該偽亂數二進位序列產生一再分配訊號，以產生一亂數序列；藉由一控制電路依據該亂數序列、一參考訊號以及該電力訊號輸出一控制訊號；以及藉由一電源電路依據該控制訊號產生該電力訊號，使得該電力訊號響應於該亂數序列而被展頻。
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