WO2019181201A1 - スイッチング制御回路 - Google Patents

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WO2019181201A1
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switching control
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慎吾 橋口
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ローム株式会社
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Definitions

  • the present invention relates to a switching control circuit used in a switching power supply device.
  • a switching power supply that operates in the PWM (pulse width modulation) method in the normal state (non-light load state) and operates in the PFM (pulse frequency modulation) method in the light load state, thereby improving the efficiency in the light load state.
  • An apparatus is conventionally known (see, for example, Patent Document 2).
  • an object of the present invention is to provide a switching control circuit capable of reducing a peak of noise radiated from a switching power supply device in an intermittent operation mode.
  • a switching control circuit disclosed in the present specification is used in a switching power supply device that generates an output voltage from an input voltage, and does not switch an operation period in which the output switching element of the switching power supply device is switched and the output switching element.
  • a switching control circuit having an intermittent operation mode that repeats a pause period, comprising a modulation unit that modulates a pulse frequency of the switching control signal within the operation period, and the output switching element according to the switching control signal during the operation period This is a configuration (first configuration) for controlling the switching.
  • the modulation unit includes a counter and a D / A conversion unit that D / A converts the output of the counter, and according to the output of the D / A conversion unit A configuration for modulating the pulse frequency (second configuration) may be used.
  • the counter may be an up / down counter (third configuration).
  • the clock signal may not be supplied to the counter during the idle period (fourth configuration).
  • the output of the D / A converter may be set to the ground potential (fifth configuration) during the idle period.
  • the switching control circuit having any one of the first to fifth configurations may have a configuration (sixth configuration) in which the number of pulses of the switching control signal in the operation period is a fixed value of 2 or more.
  • the switching control circuit having any one of the first to fifth configurations may have a configuration (seventh configuration) in which the number of pulses of the switching control signal within the operation period is variable based on the output voltage. .
  • the switching control circuit having any one of the first to seventh configurations, wherein the switching control circuit has a non-intermittent operation mode in which the output switching element is continuously switched, and the output is performed by the switching control signal in the non-intermittent operation mode.
  • the structure (8th structure) which controls the switching frequency of a switching element to 1.8 MHz or more and 2.1 MHz or less may be sufficient.
  • a switching power supply device disclosed in the present specification includes an output switching element and a switching control circuit having any one of the first to eighth configurations that controls switching of the output switching element (the ninth). Configuration).
  • the vehicle disclosed in this specification has a configuration (tenth configuration) including the switching power supply device having the ninth configuration and a battery for supplying power to the switching power supply device.
  • the peak of noise radiated from the switching power supply device in the intermittent operation mode can be reduced.
  • the figure which shows the example of whole structure of a switching power supply device The figure which shows one structural example of a switching control circuit Waveform diagram of constant voltage, second ramp voltage, and clock signal The figure which shows the example of 1 structure of a 2nd ramp circuit and an oscillator.
  • Pulse frequency and output voltage waveform diagram Waveform diagram of output signal of D / A converter
  • Other waveform diagrams of output signal of D / A converter External view of the vehicle Diagram showing noise frequency characteristics in intermittent operation mode
  • FIG. 1 is a diagram illustrating an example of the overall configuration of a switching power supply apparatus.
  • the switching power supply device shown in FIG. 1 is a step-down switching regulator, which includes a switching control circuit 1, MOS transistors Q1 and Q2 that are output switching elements, an inductor L1, an output capacitor C1, and voltage dividing resistors R1 and R2. And comprising.
  • the MOS transistor Q1 is an N-channel MOS transistor, and is an example of a switch that electrically connects / disconnects the input terminal to which the input voltage Vin is applied and one end of the inductor L1.
  • the drain of the MOS transistor Q1 is connected to the input terminal to which the input voltage Vin is applied.
  • the source of the MOS transistor Q1 is connected to one end of the inductor L1 and the drain of the MOS transistor Q2.
  • the MOS transistor Q2 is an N-channel MOS transistor, and is an example of a switch that electrically connects / disconnects the ground potential and one end of the inductor L1. As described above, the drain of the MOS transistor Q2 is connected to one end of the inductor L1 and the source of the MOS transistor Q1. The source of the MOS transistor Q2 is connected to the ground potential. A diode may be used in place of the MOS transistor Q2.
  • the other end of the inductor L1 is connected to one end of the output capacitor C1, one end of the voltage dividing resistor R1, and an output terminal that outputs the output voltage Vout.
  • the other end of the output capacitor C1 is connected to the ground potential.
  • the other end of the voltage dividing resistor R1 is connected to one end of the voltage dividing resistor R2, and the other end of the voltage dividing resistor R2 is connected to the ground potential.
  • the output capacitor C1 is a smoothing capacitor for reducing the ripple of the output voltage Vout.
  • the voltage dividing resistors R1 and R2 divide the output voltage Vout to generate a feedback voltage Vfb, and supply the feedback voltage Vfb to the switching control circuit 1.
  • the switching control circuit 1 generates a gate signal G1 of the MOS transistor Q1 and a gate signal G2 of the MOS transistor Q2 for turning on and off the MOS transistors Q1 and Q2 in a complementary manner according to the feedback voltage Vfb.
  • G2 is supplied to the gates of the MOS transistors Q1 and Q2. It is preferable to provide a dead time during which both the MOS transistor Q1 and the MOS transistor Q2 are turned off when the MOS transistor Q1 and the MOS transistor Q2 are switched on / off.
  • FIG. 2 is a diagram illustrating a configuration example of the switching control circuit 1.
  • the switching control circuit 1 includes an error amplifier 11, a reference voltage source 12, a resistor R3, a capacitor C2, a first ramp circuit 13, a comparator 14, a second ramp circuit 15, and an oscillator. 16 and a timing control circuit 17.
  • the error amplifier 11 generates an error signal Vc corresponding to the difference between the feedback voltage Vfb and the reference voltage Vref output from the reference voltage source 12.
  • the error signal Vc is phase compensated by a phase compensation circuit composed of a resistor R3 and a capacitor C2.
  • the first ramp circuit 13 generates and outputs a first ramp voltage Vr1 having a slope corresponding to the input voltage Vin.
  • the first ramp voltage Vr1 is reset by a reset signal RST output from the comparator 14, for example.
  • the comparator 14 compares the phase-compensated error signal Vc with the first ramp voltage Vr1, and generates a reset signal RST that is a comparison signal.
  • the comparator 14 receives information on the current flowing through the inductor L1 from a current detector (not shown in FIG. 1) provided in the switching power supply device shown in FIG. 1, and receives the first ramp voltage Vr1 and the phase-compensated error signal Vc. In this configuration, an offset corresponding to the current flowing through the inductor L1 is applied to any one of the above. With this configuration, the switching power supply device shown in FIG. 1 becomes a current mode control type switching regulator.
  • the comparator 14 may be configured such that the comparator 14 does not receive information on the current flowing through the inductor L1.
  • the switching power supply device shown in FIG. 1 is a voltage mode control type switching regulator.
  • the second ramp circuit 15 generates and outputs a second ramp voltage Vr2 having a slope corresponding to the internal power supply voltage VDD.
  • the internal power supply voltage VDD is a constant voltage generated using the input voltage Vin inside the switching control circuit 1.
  • the second ramp circuit 15 modulates the offset of the second ramp voltage Vr2.
  • the second ramp circuit 15 resets the second ramp voltage Vr2 based on the output signal (clock signal CLK) of the oscillator 16. Specifically, the second ramp circuit 15 resets the second ramp voltage Vr2 at the timing when the clock signal CLK switches from the high level to the low level.
  • the oscillator 16 compares the constant voltage Vcmax with the second ramp voltage Vr2, generates a clock signal CLK that is a comparison signal, and outputs the generated clock signal CLK to the timing control circuit 17. Specifically, the oscillator 16 sets the level of the clock signal to a low level when the second ramp voltage Vr2 is lower than the constant voltage Vcmax, and increases the level of the clock signal when the second ramp voltage Vr2 is higher than the constant voltage Vcmax. To level.
  • the frequency of the clock signal CLK is modulated according to the offset modulation of the second ramp voltage Vr2. As shown in FIGS. 3A to 3C, when the offset OF of the second ramp voltage Vr2 increases, the frequency of the clock signal CLK increases. In FIG. 3A, the offset OF of the second ramp voltage Vr2 is zero.
  • the timing control circuit 17 switches the gate signal G1 from low level to high level when the set signal (clock signal CLK output from the oscillator 16) switches from high level to low level, and reset signal RST from low level to high level.
  • the gate signal G1 is switched from high level to low level.
  • Timing control circuit 17 has an intermittent operation mode and a non-intermittent operation mode (normal mode).
  • the intermittent operation mode is a mode in which an operation period in which the MOS transistors Q1 and Q2 are switched and a pause period in which the MOS transistors Q1 and Q2 are not switched are repeated.
  • the non-intermittent operation mode the MOS transistors Q1 and Q2 are continuously switched.
  • the timing control circuit 17 monitors the feedback voltage Vfb, selects the intermittent operation mode if the feedback voltage Vfb is greater than the first threshold value, and selects the non-intermittent operation mode if the feedback voltage Vfb is less than or equal to the first threshold value. select. Thereby, the switching power supply device shown in FIG. 1 enters the intermittent operation mode when in the light load state, and enters the non-intermittent operation mode when in the non-light load state.
  • the timing control circuit 17 switches from the pause period to the operation period when the feedback voltage Vfb becomes equal to or lower than the second threshold value in the intermittent operation mode. Note that the second threshold value is larger than the first threshold value.
  • the timing control circuit 17 When the number of pulses in the operation period of the gate signal G1 becomes a fixed value of 2 or more, the timing control circuit 17 performs control for switching from the operation period to the pause period (first control) or the feedback voltage Vfb is a third threshold value. If it becomes larger, one of the control (second control) for switching from the operation period to the suspension period is performed. Note that the third threshold value is larger than the second threshold value.
  • the timing control circuit 17 performs the second control, the number of pulses in the operation period of the gate signal G1 varies based on the feedback voltage Vfb and, in turn, the output voltage Vout of the switching power supply device shown in FIG.
  • FIG. 4 is a diagram illustrating a configuration example of the second ramp circuit 15 and the oscillator 16.
  • the second ramp circuit 15 includes an up / down counter CNT1, buffers B1 to B8, a D / A converter CNV1, capacitors C3 and C4, a resistor R4, a MOS transistor Q3, and a delay circuit.
  • the oscillator 16 includes a voltage dividing circuit that divides the internal power supply voltage VDD to generate a constant voltage Vcmax, and a comparator that compares the constant voltage Vcmax and the second ramp voltage Vr2 to generate a clock signal CLK that is a comparison signal. Composed.
  • the up / down counter CNT1 repeats a count-up operation from the first predetermined value to the second predetermined value and a count-down operation from the second predetermined value to the first predetermined value in synchronization with the clock signal CLK. .
  • the up / down counter CNT1 may perform a count operation in each cycle of the clock signal CLK, or may perform a count operation every predetermined multiple cycles of the clock signal CLK.
  • the up / down counter CNT1 is an 8-bit counter.
  • the timing control circuit 17 controls the supply of the clock signal CLK from the oscillator 16 to the up / down counter CNT1. Specifically, the clock signal CLK is not supplied to the up / down counter CNT1 during the idle period of the intermittent operation mode, and the clock signal CLK is supplied to the up / down counter CNT1 at other times.
  • the enable signal EN supplied to the up / down counter CNT1 When the enable signal EN supplied to the up / down counter CNT1 is at the HIGH level, the up / down counter CNT1 is enabled, and the spread spectrum of the switching frequency is executed in the switching power supply shown in FIG. On the other hand, when the enable signal EN supplied to the up / down counter CNT1 is at the LOW level, the up / down counter CNT1 is disabled, and the spectrum of the switching frequency is not executed in the switching power supply shown in FIG.
  • the output (count value) of the up / down counter CNT1 is supplied to the D / A converter CNV1 via the buffers B1 to B8.
  • the D / A converter CNV1 converts the output (count value) of the up / down counter CNT1 into an analog voltage.
  • a resistor R4 is connected in series to the capacitor C3, and a MOS transistor Q3 is connected in parallel.
  • MOS transistor Q3 is an N-channel MOS transistor.
  • MOS transistor Q3 When MOS transistor Q3 is off, capacitor C3 is charged by the current flowing through resistor R4. The charging current of the capacitor C3 is proportional to the internal power supply voltage VDD. Therefore, the slope of the second ramp voltage Vr2, which is the connection voltage between the resistor R4 and the capacitor C3, is proportional to the internal power supply voltage VDD.
  • MOS transistor Q3 When MOS transistor Q3 is on, capacitor C3 is discharged.
  • the output end of the D / A converter CNV1 is connected to a connection point between the resistor R4 and the capacitor C3 via the capacitor C4. For this reason, an offset is applied to the second ramp voltage Vr2, which is a connection voltage between the resistor R4 and the capacitor C3, by the analog voltage output from the D / A converter CNV1.
  • the MOS transistor Q3, which is a discharge switch, is controlled by a lamp reset signal RampRst. Specifically, when a predetermined time (delay time of the delay circuit DL1) elapses from the timing when the clock signal CLK switches from the high level to the low level, the output signal of the NAND gate N1 becomes the low level and the NAND gate N2 Since the output signal (ramp reset signal RampRst) becomes high level, the MOS transistor Q3 is turned on and the capacitor C3 is discharged. Even when the sleep signal SLP is at a low level, the output signal (ramp reset signal RampRst) of the NAND gate N2 is at a high level, so that the MOS transistor Q3 is turned on and the capacitor C3 is discharged.
  • the sleep signal SLP is supplied from the timing control circuit 17.
  • the timing control circuit 17 sets the sleep signal SLP to the low level during the suspension period of the intermittent operation mode, and sets the sleep signal SLP to the high level otherwise.
  • the second ramp circuit 15 shown in FIG. 4 modulates the offset of the second ramp voltage Vr2 according to the output (count value) of the up / down counter CNT1 in the operation period of the intermittent operation mode and the non-intermittent operation mode.
  • the pulse frequencies fp of the gate signals G1 and G2 are modulated in the operation period of the intermittent operation mode and the non-intermittent operation mode. That is, the switching power supply device shown in FIG. 1 can spread the switching frequency not only in the non-intermittent operation mode but also in the intermittent operation mode. Therefore, the peak of noise radiated from the switching power supply device shown in FIG. 1 is reduced not only in the non-intermittent operation mode but also in the intermittent operation mode.
  • the up / down counter CNT1 can be configured to hold the output (count value) when the intermittent operation mode is switched from the operation period to the idle period.
  • the analog voltage output from the D / A converter CNV1 changes as shown in FIG. Since the analog voltage output from the D / A converter CNV1 is not 0 [V] in the idle period, the D / A converter CNV1 consumes power in the idle period.
  • the up / down counter CNT1 sets each bit of the output (count value) to the ground potential when switching from the operation period of the intermittent operation mode to the pause period, and outputs when switching from the pause period of the intermittent operation mode to the operation period (
  • the count value) can be restored to the output (count value) in the previous operation period, or can be set to a value that is counted up or down with respect to the output (count value) in the previous operation period.
  • the analog voltage output from the D / A converter CNV1 changes as shown in FIG. Since the analog voltage output from the D / A converter CNV1 is 0 [V] in the idle period, the D / A converter CNV1 does not consume power in the idle period. Therefore, the efficiency in the intermittent operation mode can be further improved.
  • FIG. 8 is an external view showing a configuration example of a vehicle equipped with an in-vehicle device.
  • the vehicle X of this configuration example includes a battery (not shown in FIG. 8), a switching power supply device (not shown in FIG. 8) shown in FIG. 1, and in-vehicle devices X11 to X17.
  • the switching control circuit 1 controls the switching frequency of the MOS transistors Q1 and Q2 in the non-intermittent operation mode to 1.8 MHz to 2.1 MHz. This is because when the switching frequency is less than 1.8 MHz, radiation noise in the AM band increases, and when the switching frequency is greater than 2.1 MHz, the switching loss exceeds the allowable range.
  • the switching control circuit 1 sets the switching frequency of the MOS transistors Q1 and Q2 in the non-intermittent operation mode to 1.8 MHz. It can be controlled to 2.1 MHz or less.
  • the noise frequency characteristic in the intermittent operation mode is as shown in FIG. That is, when the load of the switching power supply device shown in FIG. 1 is increased in the intermittent operation mode, the frequency of the radiation noise from the switching power supply device shown in FIG. 1 increases from a low frequency to 70 kHz and then decreases. That is, no AM band radiation noise is generated.
  • the switching power supply device shown in FIG. 1 receives a DC voltage from a battery, generates an output voltage, and supplies the output voltage to at least one of the in-vehicle devices X11 to X17.
  • the in-vehicle device X11 is an engine control unit that performs control related to the engine (injection control, electronic throttle control, idling control, oxygen sensor heater control, auto cruise control, etc.).
  • the in-vehicle device X12 is a lamp control unit that performs lighting control such as HID [high intensity discharged lamp] and DRL [daytime running lamp].
  • the in-vehicle device X13 is a transmission control unit that performs control related to the transmission.
  • the in-vehicle device X14 is a body control unit that performs control related to the motion of the vehicle X (ABS [anti-lock brake system] control, EPS [electric power steering] control, electronic suspension control, etc.).
  • ABS anti-lock brake system
  • EPS electric power steering
  • electronic suspension control etc.
  • the in-vehicle device X15 is a security control unit that performs drive control such as door locks and security alarms.
  • the in-vehicle device X16 is an electronic device incorporated in the vehicle X at the factory shipment stage as a standard equipment item or a manufacturer option product such as a wiper, an electric door mirror, a power window, an electric sunroof, an electric seat, and an air conditioner.
  • the in-vehicle device X17 is an electronic device that is arbitrarily mounted on the vehicle X by the user, such as an in-vehicle A / V [audio / visual] device, a car navigation system, and an ETC [Electronic Toll Collection System].
  • the switching control circuit is used in the step-down switching regulator, but may be used in a switching power supply device other than the step-down switching regulator.
  • the second ramp circuit 15 includes the up / down counter CNT1, but an up counter or a down counter may be used instead of the up / down counter CNT1.
  • the up counter when the count value reaches the maximum value, the count value is returned to the minimum value, and the count value changes greatly. When the count value reaches the minimum value, the count value is returned to the maximum value. The count value changes greatly.
  • the up / down counter is preferable to the up / down counter because it can avoid a large change in the count value.

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Abstract

スイッチング制御回路は、入力電圧から出力電圧を生成するスイッチング電源装置に用いられる。前記スイッチング制御回路は、前記スイッチング電源装置の出力スイッチング素子をスイッチングする動作期間と前記出力スイッチング素子をスイッチングしない休止期間とを繰り返す間欠動作モードを有する。前記スイッチング制御回路は、スイッチング制御信号の前記動作期間内でのパルス周波数を変調する変調部を備え、前記動作期間において前記スイッチング制御信号によって前記出力スイッチング素子のスイッチングを制御する。

Description

スイッチング制御回路
　本発明は、スイッチング電源装置に用いられるスイッチング制御回路に関する。
　スイッチング電源装置のスイッチング周波数をスペクトラム拡散することで、スイッチング電源装置から輻射されるノイズのピークを低減する技術が、従来より知られている（例えば特許文献１参照）。
　また、通常状態（非軽負荷状態）においてＰＷＭ（pulse　width　modulation）方式で動作し、軽負荷状態においてＰＦＭ（pulse　frequency　modulation）方式で動作することで、軽負荷状態での効率を向上させるスイッチング電源装置が、従来より知られている（例えば特許文献２参照）。
特開２０１２－１００３６６号公報 特開２００３－２１９６３７号公報
　特許文献２で開示されているスイッチング電源装置では、ＰＦＭ方式のスイッチング制御信号において、ＰＦＭ基準クロックで定まる一定周期毎に単一のパルスがスキップされるか否かがスイッチング電源装置の出力電圧に応じて決まる。つまり、ＰＦＭ方式のスイッチング制御信号のパルス周波数は負荷状態に応じて決まる。このため、特許文献２で開示されているスイッチング電源装置では、軽負荷状態においてスペクトラム拡散技術を用いてノイズのピークを低減することができない。
　本発明は、上記の状況に鑑み、間欠動作モードにおいてスイッチング電源装置から輻射されるノイズのピークを低減することができるスイッチング制御回路を提供することを目的とする。
　本明細書中に開示されているスイッチング制御回路は、入力電圧から出力電圧を生成するスイッチング電源装置に用いられ、前記スイッチング電源装置の出力スイッチング素子をスイッチングする動作期間と前記出力スイッチング素子をスイッチングしない休止期間とを繰り返す間欠動作モードを有するスイッチング制御回路であって、スイッチング制御信号の前記動作期間内でのパルス周波数を変調する変調部を備え、前記動作期間において前記スイッチング制御信号によって前記出力スイッチング素子のスイッチングを制御する構成（第１の構成）である。
　上記第１の構成のスイッチング制御回路において、前記変調部は、カウンタと、前記カウンタの出力をＤ／Ａ変換するＤ／Ａ変換部と、を備え、前記Ｄ／Ａ変換部の出力に応じて前記パルス周波数を変調する構成（第２の構成）であってもよい。
　上記第２の構成のスイッチング制御回路において、前記カウンタはアップダウンカウンタである構成（第３の構成）であってもよい。
　上記第２又は第３の構成のスイッチング制御回路において、前記休止期間において、前記カウンタにクロック信号を供給しない構成（第４の構成）であってもよい。
　上記第４の構成のスイッチング制御回路において、前記休止期間において、前記Ｄ／Ａ変換部の出力をグランド電位にする構成（第５の構成）であってもよい。
　上記第１～第５いずれかの構成のスイッチング制御回路において、前記スイッチング制御信号の前記動作期間内でのパルス数が２以上の固定値である構成（第６の構成）であってもよい。
　上記第１～第５いずれかの構成のスイッチング制御回路において、前記スイッチング制御信号の前記動作期間内でのパルス数が前記出力電圧に基づいて可変する構成（第７の構成）であってもよい。
　上記第１～第７いずれかの構成のスイッチング制御回路において、前記出力スイッチング素子をスイッチングし続ける非間欠動作モードを有するスイッチング制御回路であって、前記非間欠動作モードにおいて前記スイッチング制御信号によって前記出力スイッチング素子のスイッチング周波数を１．８ＭＨｚ以上２．１ＭＨｚ以下に制御する構成（第８の構成）であってもよい。
　本明細書中に開示されているスイッチング電源装置は、出力スイッチング素子と、前記出力スイッチング素子のスイッチングを制御する上記第１～第８いずれかの構成のスイッチング制御回路と、を備える構成（第９の構成）である。
　本明細書中に開示されている車両は、上記第９の構成のスイッチング電源装置と、前記スイッチング電源装置に電力を供給するバッテリと、を備える構成（第１０の構成）である。
　本明細書中に開示されているスイッチング制御回路によれば、間欠動作モードにおいてスイッチング電源装置から輻射されるノイズのピークを低減することができる。
スイッチング電源装置の全体構成例を示す図 スイッチング制御回路の一構成例を示す図 定電圧、第２ランプ電圧、及びクロック信号の波形図 第２ランプ回路及び発振器の一構成例を示す図 パルス周波数及び出力電圧の波形図 Ｄ／Ａ変換器の出力信号の波形図 Ｄ／Ａ変換器の出力信号の他の波形図 車両の外観図 間欠動作モードでのノイズ周波数特性を示す図
＜１．スイッチング電源装置の全体構成例＞
　図１は、スイッチング電源装置の全体構成例を示す図である。図１に示すスイッチング電源装置は、降圧型スイッチングレギュレータであって、スイッチング制御回路１と、出力スイッチング素子であるＭＯＳトランジスタＱ１及びＱ２と、インダクタＬ１と、出力コンデンサＣ１と、分圧抵抗Ｒ１及びＲ２と、を備える。
　ＭＯＳトランジスタＱ１は、Ｎチャネル型ＭＯＳトランジスタであって、入力電圧Ｖｉｎが印加されている入力端子とインダクタＬ１の一端とを電気的に導通／遮断するスイッチの一例である。ＭＯＳトランジスタＱ１のドレインは、入力電圧Ｖｉｎが印加されている入力端子に接続される。ＭＯＳトランジスタＱ１のソースは、インダクタＬ１の一端及びＭＯＳトランジスタＱ２のドレインに接続されている。
　ＭＯＳトランジスタＱ２は、Ｎチャネル型ＭＯＳトランジスタであって、グランド電位とインダクタＬ１の一端とを電気的に導通／遮断するスイッチの一例である。ＭＯＳトランジスタＱ２のドレインは、上述の通りインダクタＬ１の一端及びＭＯＳトランジスタＱ１のソースに接続されている。ＭＯＳトランジスタＱ２のソースは、グランド電位に接続されている。なお、ＭＯＳトランジスタＱ２の代わりにダイオードを用いることもできる。
　インダクタＬ１の他端は、出力コンデンサＣ１の一端、分圧抵抗Ｒ１の一端、及び出力電圧Ｖｏｕｔを出力する出力端子に接続されている。出力コンデンサＣ１の他端はグランド電位に接続されている。分圧抵抗Ｒ１の他端は分圧抵抗Ｒ２の一端に接続され、分圧抵抗Ｒ２の他端はグランド電位に接続されている。
　出力コンデンサＣ１は出力電圧Ｖｏｕｔのリップルを低減するための平滑コンデンサである。また、分圧抵抗Ｒ１及びＲ２は、出力電圧Ｖｏｕｔを分圧して帰還電圧Ｖｆｂを生成し、帰還電圧Ｖｆｂをスイッチング制御回路１に供給する。
　スイッチング制御回路１は、帰還電圧Ｖｆｂに応じてＭＯＳトランジスタＱ１及びＱ２を相補的にオン／オフさせるためのＭＯＳトランジスタＱ１のゲート信号Ｇ１及びＭＯＳトランジスタＱ２のゲート信号Ｇ２を生成し、ゲート信号Ｇ１及びＧ２をＭＯＳトランジスタＱ１及びＱ２の各ゲートに供給する。なお、ＭＯＳトランジスタＱ１とＭＯＳトランジスタＱ２のオン／オフ切り替わり時には、ＭＯＳトランジスタＱ１とＭＯＳトランジスタＱ２の双方がオフになるデッドタイムを設けることが好ましい。
＜２．スイッチング制御回路の構成例＞
　図２は、スイッチング制御回路１の一構成例を示す図である。図２に示す例においてスイッチング制御回路１は、エラーアンプ１１と、基準電圧源１２と、抵抗Ｒ３と、コンデンサＣ２と、第１ランプ回路１３と、コンパレータ１４と、第２ランプ回路１５と、発振器１６と、タイミング制御回路１７と、を備えている。
　エラーアンプ１１は、帰還電圧Ｖｆｂと、基準電圧源１２から出力される基準電圧Ｖｒｅｆとの差分に応じた誤差信号Ｖｃを生成する。誤差信号Ｖｃは、抵抗Ｒ３とコンデンサＣ２によって構成される位相補償回路によって位相補償される。
　第１ランプ回路１３は、入力電圧Ｖｉｎに応じた傾きの第１ランプ電圧Ｖｒ１を生成して出力する。第１ランプ電圧Ｖｒ１は、例えばコンパレータ１４から出力されるリセット信号ＲＳＴによってリセットされる。
　コンパレータ１４は、位相補償された誤差信号Ｖｃと第１ランプ電圧Ｖｒ１とを比較して比較信号であるリセット信号ＲＳＴを生成する。
　また、コンパレータ１４は、図１に示すスイッチング電源装置に設けられる電流検出部（図１において不図示）からインダクタＬ１を流れる電流の情報を受け取り、第１ランプ電圧Ｖｒ１及び位相補償された誤差信号Ｖｃのいずれか一方にインダクタＬ１を流れる電流に応じたオフセットをかける構成である。この構成により、図１に示すスイッチング電源装置は電流モード制御型スイッチングレギュレータとなる。なお、コンパレータ１４は、インダクタＬ１を流れる電流の情報をコンパレータ１４が受け取らない構成であってもよい。この場合、図１に示すスイッチング電源装置は電圧モード制御型スイッチングレギュレータとなる。
　第２ランプ回路１５は、内部電源電圧ＶＤＤに応じた傾きの第２ランプ電圧Ｖｒ２を生成して出力する。内部電源電圧ＶＤＤは、スイッチング制御回路１の内部において入力電圧Ｖｉｎを用いて生成される定電圧である。また、第２ランプ回路１５は、第２ランプ電圧Ｖｒ２のオフセットを変調する。さらに、第２ランプ回路１５は、発振器１６の出力信号（クロック信号ＣＬＫ）に基づいて第２ランプ電圧Ｖｒ２をリセットする。具体的には、第２ランプ回路１５は、クロック信号ＣＬＫがハイレベルからローレベルに切りかわるタイミングで、第２ランプ電圧Ｖｒ２をリセットする。
　発振器１６は、定電圧Ｖｃｍａｘと第２ランプ電圧Ｖｒ２とを比較して比較信号であるクロック信号ＣＬＫを生成し、その生成したクロック信号ＣＬＫをタイミング制御回路１７に出力する。具体的には、発振器１６は、第２ランプ電圧Ｖｒ２が定電圧Ｖｃｍａｘより小さい期間はクロック信号のレベルをローレベルにし、第２ランプ電圧Ｖｒ２が定電圧Ｖｃｍａｘより大きい期間はクロック信号のレベルをハイレベルにする。クロック信号ＣＬＫの周波数は、第２ランプ電圧Ｖｒ２のオフセット変調に応じて変調する。図３（ａ）～（ｃ）に示すように第２ランプ電圧Ｖｒ２のオフセットＯＦが大きくなると、クロック信号ＣＬＫの周波数が高くなる。なお、図３（ａ）では、第２ランプ電圧Ｖｒ２のオフセットＯＦが零である。
　タイミング制御回路１７は、セット信号（発振器１６から出力されるクロック信号ＣＬＫ）のハイレベルからローレベルへの切り替わり時にゲート信号Ｇ１をローレベルからハイレベルに切り替え、リセット信号ＲＳＴのローレベルからハイレベルへの切り替わり時にゲート信号Ｇ１をハイレベルからローレベルに切り替える。
　タイミング制御回路１７は、間欠動作モード及び非間欠動作モード（通常モード）を有する。間欠動作モードは、ＭＯＳトランジスタＱ１及びＱ２をスイッチングする動作期間とＭＯＳトランジスタＱ１及びＱ２をスイッチングしない休止期間とを繰り返すモードである。非間欠動作モードは、ＭＯＳトランジスタＱ１及びＱ２をスイッチングし続ける。
　タイミング制御回路１７は、帰還電圧Ｖｆｂを監視しており、帰還電圧Ｖｆｂが第１の閾値より大きければ間欠動作モードを選択し、帰還電圧Ｖｆｂが第１の閾値以下であれば非間欠動作モードを選択する。これにより、図１に示すスイッチング電源装置は、軽負荷状態であるときに間欠動作モードになり、非軽負荷状態であるときに非間欠動作モードになる。
　タイミング制御回路１７は、間欠動作モードにおいて、帰還電圧Ｖｆｂが第２の閾値以下になると、休止期間から動作期間に切り替える。なお、第２の閾値は第１の閾値より大きい値である。
　タイミング制御回路１７は、ゲート信号Ｇ１の動作期間内のパルス数が２以上の固定値になると、動作期間から休止期間に切り替える制御（第１の制御）、又は、帰還電圧Ｖｆｂが第３の閾値より大きくなれば、動作期間から休止期間に切り替える制御（第２の制御）のいずれかを行う。なお、第３の閾値は第２の閾値より大きい値である。タイミング制御回路１７が第２の制御を行った場合、ゲート信号Ｇ１の動作期間内のパルス数が帰還電圧Ｖｆｂひいては図１に示すスイッチング電源装置の出力電圧Ｖｏｕｔに基づいて可変する。
＜３．第２ランプ回路の構成例＞
　図４は、第２ランプ回路１５及び発振器１６の一構成例を示す図である。図４に示す例において第２ランプ回路１５は、アップダウンカウンタＣＮＴ１と、バッファＢ１～Ｂ８と、Ｄ／Ａ変換器ＣＮＶ１と、コンデンサＣ３及びＣ４と、抵抗Ｒ４と、ＭＯＳトランジスタＱ３と、遅延回路ＤＬ１と、ＮＡＮＤゲートＮ１及びＮ２と、を備える。発振器１６は、内部電源電圧ＶＤＤを分圧して定電圧Ｖｃｍａｘを生成する分圧回路と、定電圧Ｖｃｍａｘと第２ランプ電圧Ｖｒ２とを比較して比較信号であるクロック信号ＣＬＫを生成するコンパレータとによって構成される。
　アップダウンカウンタＣＮＴ１は、クロック信号ＣＬＫに同期して、第１の所定値から第２の所定値までのカウントアップ動作と、第２の所定値から第１の所定値までのカウントダウン動作とを繰り返す。アップダウンカウンタＣＮＴ１は、クロック信号ＣＬＫの各周期でカウント動作を行ってもよく、クロック信号ＣＬＫの所定の複数周期おきにカウント動作を行ってもよい。本実施形態では、アップダウンカウンタＣＮＴ１は８ビットのカウンタである。なお、タイミング制御回路１７は、発振器１６からアップダウンカウンタＣＮＴ１へのクロック信号ＣＬＫの供給を制御する。具体的は、間欠動作モードの休止期間では、アップダウンカウンタＣＮＴ１にクロック信号ＣＬＫが供給されないようにし、それ以外のときにはアップダウンカウンタＣＮＴ１にクロック信号ＣＬＫが供給されるようにする。
　アップダウンカウンタＣＮＴ１に供給されるイネーブル信号ＥＮがＨＩＧＨレベルである場合、アップダウンカウンタＣＮＴ１がイネーブル状態となり図１に示すスイッチング電源装置においてスイッチング周波数のスペクトラム拡散が実行される。一方、アップダウンカウンタＣＮＴ１に供給されるイネーブル信号ＥＮがＬＯＷレベルである場合、アップダウンカウンタＣＮＴ１がディセーブル状態となり図１に示すスイッチング電源装置においてスイッチング周波数のスペクトラム拡散が実行されない。
　アップダウンカウンタＣＮＴ１の出力（カウント値）はバッファＢ１～Ｂ８を介してＤ／Ａ変換器ＣＮＶ１に供給される。Ｄ／Ａ変換器ＣＮＶ１はアップダウンカウンタＣＮＴ１の出力（カウント値）をアナログ電圧に変換する。
　コンデンサＣ３に対して抵抗Ｒ４が直列接続され、ＭＯＳトランジスタＱ３が並列接続される。ＭＯＳトランジスタＱ３は、Ｎチャネル型ＭＯＳトランジスタである。ＭＯＳトランジスタＱ３がオフ状態であるとき、抵抗Ｒ４を流れる電流によってコンデンサＣ３が充電される。コンデンサＣ３の充電電流は内部電源電圧ＶＤＤに比例する。したがって、抵抗Ｒ４とコンデンサＣ３との接続点電圧である第２ランプ電圧Ｖｒ２の傾きは内部電源電圧ＶＤＤに比例する。ＭＯＳトランジスタＱ３がオン状態であるとき、コンデンサＣ３は放電される。
　また、Ｄ／Ａ変換器ＣＮＶ１の出力端がコンデンサＣ４を介して抵抗Ｒ４とコンデンサＣ３との接続点に接続されている。このため、抵抗Ｒ４とコンデンサＣ３との接続点電圧である第２ランプ電圧Ｖｒ２に、Ｄ／Ａ変換器ＣＮＶ１から出力されるアナログ電圧によってオフセットがかかる。
　放電用スイッチであるＭＯＳトランジスタＱ３は、ランプリセット信号ＲａｍｐＲｓｔによって制御される。具体的には、クロック信号ＣＬＫがハイレベルからローレベルに切り替わったタイミングから所定時間（遅延回路ＤＬ１の遅延時間）が経過したときに、ＮＡＮＤゲートＮ１の出力信号がローレベルになってＮＡＮＤゲートＮ２の出力信号（ランプリセット信号ＲａｍｐＲｓｔ）がハイレベルになるので、ＭＯＳトランジスタＱ３がオン状態になりコンデンサＣ３が放電される。また、スリープ信号ＳＬＰがローレベルであるときもＮＡＮＤゲートＮ２の出力信号（ランプリセット信号ＲａｍｐＲｓｔ）がハイレベルになるので、ＭＯＳトランジスタＱ３がオン状態になりコンデンサＣ３が放電される。スリープ信号ＳＬＰはタイミング制御回路１７から供給される。タイミング制御回路１７は、間欠動作モードの休止期間にスリープ信号ＳＬＰをローレベルにし、それ以外のときにはスリープ信号ＳＬＰをハイレベルにする。
　以上説明した通り図４に示す第２ランプ回路１５は、間欠動作モードの動作期間及び非間欠動作モードにおいて、アップダウンカウンタＣＮＴ１の出力（カウント値）に応じて第２ランプ電圧Ｖｒ２のオフセットを変調する。したがって、図５に示すように、間欠動作モードの動作期間及び非間欠動作モードにおいて、ゲート信号Ｇ１及びＧ２のパルス周波数ｆｐが変調される。つまり、図１に示すスイッチング電源装置は、非間欠動作モードのみならず間欠動作モードにおいてもスイッチング周波数をスペクトラム拡散することができる。したがって、非間欠動作モードのみならず間欠動作モードにおいても、図１に示すスイッチング電源装置から輻射されるノイズのピークが低減される。
　例えば、アップダウンカウンタＣＮＴ１は、間欠動作モードの動作期間から休止期間に切り替わる際にアップダウンカウンタＣＮＴ１が出力（カウント値）を保持する構成にすることができる。この場合、Ｄ／Ａ変換器ＣＮＶ１から出力されるアナログ電圧は図６に示すように推移する。Ｄ／Ａ変換器ＣＮＶ１から出力されるアナログ電圧が休止期間において０［Ｖ］ではないため、Ｄ／Ａ変換器ＣＮＶ１は休止期間において電力を消費する。
　また例えば、アップダウンカウンタＣＮＴ１は、間欠動作モードの動作期間から休止期間に切り替わる際に出力（カウント値）の各ビットをグランド電位にし、間欠動作モードの休止期間から動作期間に切り替わる際に出力（カウント値）を前回の動作期間での出力（カウント値）に復帰させる又は前回の動作期間での出力（カウント値）に対してカウントアップ若しくはカウントダウンした値にする構成にすることができる。この場合、Ｄ／Ａ変換器ＣＮＶ１から出力されるアナログ電圧は図７に示すように推移する。Ｄ／Ａ変換器ＣＮＶ１から出力されるアナログ電圧が休止期間において０［Ｖ］であるため、Ｄ／Ａ変換器ＣＮＶ１は休止期間において電力を消費しない。したがって、間欠動作モードにおける効率をより一層向上させることができる。
＜用途＞
　次に、図１に示すスイッチング電源装置の用途例について説明する。図８は、車載機器を搭載した車両の一構成例を示す外観図である。本構成例の車両Ｘは、バッテリ（図８において不図示）と、図１に示すスイッチング電源装置（図８において不図示）と、車載機器Ｘ１１～Ｘ１７と、を搭載している。
　図１に示すスイッチング電源装置が車両Ｘに搭載される場合、ＡＭラジオ放送の受信に悪影響が出ないようにＡＭ帯域の輻射ノイズを抑えることが求められる。したがって、スイッチング制御回路１が、非間欠動作モードにおけるＭＯＳトランジスタＱ１及びＱ２のスイッチング周波数を１．８ＭＨｚ以上２．１ＭＨｚ以下に制御することが望ましい。スイッチング周波数が１．８ＭＨｚ未満になると、ＡＭ帯域の輻射ノイズが増加し、スイッチング周波数が２．１ＭＨｚより大きくなると、スイッチング損失が許容範囲を超えるからである。
　例えば発振器１６から出力されるクロック信号ＣＬＫの周波数を１．８ＭＨｚ以上２．１ＭＨｚ以下に設定することで、スイッチング制御回路１が、非間欠動作モードにおけるＭＯＳトランジスタＱ１及びＱ２のスイッチング周波数を１．８ＭＨｚ以上２．１ＭＨｚ以下に制御することができる。
　また、上述したタイミング制御回路１７が第２の制御を行った場合、間欠動作モードでのノイズ周波数特性は図９に示すようになる。つまり、間欠動作モードにおいて図１に示すスイッチング電源装置の負荷を大きくしていくと、図１に示すスイッチング電源装置からの輻射ノイズの周波数は低域から７０ｋＨｚまで増加しその後減少する。すなわち、ＡＭ帯域の輻射ノイズは発生しない。
　図１に示すスイッチング電源装置は、バッテリから直流電圧を入力して出力電圧を生成し、当該出力電圧を車載機器Ｘ１１～Ｘ１７の少なくとも一つに供給する。
　車載機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。
　車載機器Ｘ１２は、ＨＩＤ［high　intensity　discharged　lamp］やＤＲＬ［daytime　running　lamp］などの点消灯制御を行うランプコントロールユニットである。
　車載機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。
　車載機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock　brake　system］制御、ＥＰＳ［electric　power　Steering］制御、電子サスペンション制御など）を行うボディコントロールユニットである。
　車載機器Ｘ１５は、ドアロックや防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。
　車載機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、電動サンルーフ、電動シート、及び、エアコンなど、標準装備品やメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。
　車載機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［Electronic　Toll　Collection　System］など、ユーザの任意で車両Ｘに装着される電子機器である。
＜留意点＞
　なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
　例えば上述した実施形態では、スイッチング制御回路を降圧型スイッチングレギュレータに用いているが、降圧型スイッチングレギュレータ以外のスイッチング電源装置に用いてもよい。
　また例えば上述した実施形態では、第２ランプ回路１５がアップダウンカウンタＣＮＴ１を備える構成であったが、アップダウンカウンタＣＮＴ１の代わりにアップカウンタ又はダウンカウンタを用いてもよい。しかしながら、アップカウンタではカウント値が最大値に達するとカウント値を最小値に戻すことになりカウント値が大きく変化し、アップカウンタではカウント値が最小値に達するとカウント値を最大値に戻すことになりカウント値が大きく変化する。一方、アップダウンカウンタはカウント値の大きな変化を回避できるので、アップカウンタ及びダウンカウンタよりも好ましい。
　　　１　スイッチング制御回路
　　　１１　エラーアンプ
　　　１２　基準電圧源
　　　１３　第１ランプ回路
　　　１４　コンパレータ
　　　１５　第２ランプ回路
　　　１６　発振器
　　　１７　タイミング制御回路
　　　Ｂ１～Ｂ８　バッファ
　　　Ｃ１　出力コンデンサ
　　　Ｃ２～Ｃ４　コンデンサ
　　　ＣＮＴ１　アップダウンカウンタ
　　　ＣＮＶ１　Ｄ／Ａコンバータ
　　　ＤＬ１　遅延回路
　　　Ｌ１　インダクタ
　　　Ｎ１、Ｎ２　ＮＡＮＤゲート
　　　Ｑ１～Ｑ３　ＭＯＳトランジスタ
　　　Ｒ１、Ｒ２　分圧抵抗
　　　Ｒ３、Ｒ４　抵抗
　　　Ｘ　車両
　　　Ｘ１１～Ｘ１７　車載機器

Claims (10)

  1. 　入力電圧から出力電圧を生成するスイッチング電源装置に用いられ、前記スイッチング電源装置の出力スイッチング素子をスイッチングする動作期間と前記出力スイッチング素子をスイッチングしない休止期間とを繰り返す間欠動作モードを有するスイッチング制御回路であって、
    　スイッチング制御信号の前記動作期間内でのパルス周波数を変調する変調部を備え、
    　前記動作期間において前記スイッチング制御信号によって前記出力スイッチング素子のスイッチングを制御する、スイッチング制御回路。
  2. 　前記変調部は、
    　カウンタと、
    　前記カウンタの出力をＤ／Ａ変換するＤ／Ａ変換部と、を備え、
    　前記Ｄ／Ａ変換部の出力に応じて前記パルス周波数を変調する、請求項１に記載のスイッチング制御回路。
  3. 　前記カウンタはアップダウンカウンタである、請求項２に記載のスイッチング制御回路。
  4. 　前記休止期間において、前記カウンタにクロック信号を供給しない、請求項２又は請求項３に記載のスイッチング制御回路。
  5. 　前記休止期間において、前記Ｄ／Ａ変換部の出力をグランド電位にする、請求項４に記載のスイッチング制御回路。
  6. 　前記スイッチング制御信号の前記動作期間内でのパルス数が２以上の固定値である、請求項１～５のいずれか一項に記載のスイッチング制御回路。
  7. 　前記スイッチング制御信号の前記動作期間内でのパルス数が前記出力電圧に基づいて可変する、請求項１～５のいずれか一項に記載のスイッチング制御回路。
  8. 　前記出力スイッチング素子をスイッチングし続ける非間欠動作モードを有するスイッチング制御回路であって、
    　前記非間欠動作モードにおいて前記スイッチング制御信号によって前記出力スイッチング素子のスイッチング周波数を１．８ＭＨｚ以上２．１ＭＨｚ以下に制御する、請求項１～７のいずれか一項に記載のスイッチング制御回路。
  9. 　出力スイッチング素子と、
    　前記出力スイッチング素子のスイッチングを制御する請求項１～８のいずれか一項に記載のスイッチング制御回路と、
    　を備える、スイッチング電源装置。
  10. 　請求項９に記載のスイッチング電源装置と、
    　前記スイッチング電源装置に電力を供給するバッテリと、
    　を備える、車両。
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