CN1154112C - 具有可自动切断的预先充电路径的高速感应放大器 - Google Patents

Abstract

一种感应放大器，它能反转来自传输晶体管的输出信号以控制一预先充电晶体管。反相器结合预先充电晶体管将输出信号预先充电至一预先充电电压，此电压略低于数据门闩电路的反转电压。若被读取的数据胞为一低临界电压数据胞，即可导通或数字信号“1”，此时输出信号电压不明显改变，而数据可被快速锁住并读取。若被读取的数据胞为一高临界电压数据胞，即不可导通或数字信号“0”，此时传输晶体管关闭且输出信号电压会经一负载路径升高超过数据门闩电路的反转电压。预先充电电压系接近反转电压，故输出信号电压不需升高太多，因此数字信号“0”的读取也非常快。负载晶体管可为一闸极接地的P通道金属氧化物半导体晶体管或如同一电流反射镜那样运作。

Description

具有可自动切断的预先充电路径的高速感应放大器

技术领域

本发明有关一种集成电路存储阵列(Memory Array)，特别是有关一种在读取存储阵列的存储胞的逻辑电压(Logic Level)时能读取(Sensing)电流的集成电路存储阵列。

背景技术

感应放大器常被用来读取存储阵列的存储胞的数据储存状态，存储阵列包括只读存储(ROM)阵列、可抹除可编程只读存储(PROM)阵列与电气可编程只读存储(EPROM)阵列。存储胞通常储存电荷以区别其逻辑状态。逻辑状态通常为二进位数据”0”或”1”或是多级逻辑状态。一典型只读存储阵列可能包括数以百万计的存储胞，这些存储胞通常成行成列排列。有些存储阵列是以浮置闸极场效应晶体管(Floating Gate Field Effect Transistor)作为存储胞，同一行(Column)的每一存储胞的源极均连接至一源极行线(Source-ColumnLine)，当一存储胞被选取并被感应放大器读取时，此存储胞的源极行线即被施加一参考电压或是一接地电压。

同一行的每一存储胞的漏极则连接至一位线或漏极行线(Drain-ColumnLine)，而当一存储胞被选取并被感应放大器读取时，漏极行线便传输一输入信号至感应放大器。同一列的存储胞的控制闸极则连接至字元线，当一存储胞被选取并被读取时，字元线则被施加一预先决定的选择电压(SelectVoltage)。当一存储胞被读取时，流经此存储胞的电流便与一参考电流比较，以决定此存储胞所储存的数据为”0”或是”1”。

在有些传统的元件中，参考电路是连接至一电流感应放大器的输入端而其输出端是连接至一差动放大器或微分放大器(Differential Amplifier)的一输入端。微分放大器比较电流感应放大器的电压输出与一连接至一被读取的存储胞的另一电流感应放大器的电压输出。参考电流可显示被读取的存储胞的数据储存状态。

尽管如此，存储胞的数据储存状态的读取会发生错误。利用感应放大器所遭遇的一个问题是漏极行线的电容会影响来自感应放大器的原始电流。若无足够时间让漏极行线恢复稳定，电流突增会引起存储胞数据储存状态读取的错误。提供足够时间让漏极行线恢复稳定会拖慢存储阵列运作速度，此是不能被接受的牺牲，尤其是对于必须与高速微处理器一同运作的存储阵列而言。

预先充电漏极行线是一个可避免因突增电流而需回复稳定时间的方法，但预先充电漏极行线也可能有不利的效应产生。当使用预先充电电路可减少读取时间的同时，传统的预先充电电路会耗去大量来自电压供应源的电流。预先充电也会造成读取时间的问题。预先充电必须够久以确保漏极行线被充分充电以避免数据读取错误，但不应太久而拖慢存储阵列运作速度。

通过省略用于两段式感应电路的微分放大器，预先充电电路所使用的部份晶片面积与耗用的电流可部份抵销。在一级感应放大器中，感应放大器的输出被设定在一预设值，例如”0”的数据储存状态。输出仅于当其异于预设输出值时才需被设定，因此读取容忍极限可增加。当预设数据储存状态为”0”，读取速度会被存储胞电流限制。若存储胞电流大，数据储存状态”1”的存取速度快，但若存储胞电流小，数据储存状态”1”的存取速度较慢。当读取时不同的存储胞会造成不同的存储胞电流，因此有必要提供一读取时间能满足最慢的存储胞电流。

预先充电循环的时机可以简单化，当达到预设值时预先充电自动停止。一预先充电电路于正向偏压供应与数据线之间使用一对串联的场效应晶体管，以及连接在读取放大器的输出间的场效应晶体管。场效应晶体管是通过输入值反转以门控(Gated)，换句话说，当输入值低时，闸极电压高，而场效应晶体管开启并自电压供应至输出端供应电流。尽管如此，当一对串联的场效应晶体管开启时，第一(预先充电)晶体管的临限电压值使得其具有一相对于第二(传输)晶体管而言导电性较低的通道。当输入值低时，场效应晶体管开启而输出值降低。当输入值高时，一闸极连接输出端且位于正向电压供应源与感应放大器输出端的耗尽型或缺乏型晶体管(Depletion-Mode Transistor)用于提供来自正向电压供应源至感应放大器输出端的电流并将输出拉高至高输出值。

尽管如此，串接的场效应晶体管会拖慢运作速度。同时耗尽型晶体管会负载感应放大器的输出。于此种电路中，感应放大器输出端电压约高于数据电压200mV。对于下一级而言这并非适当电压值，例如一反相器与一若未适当加偏压截止会引起漏电流的互补式金属氧化物半导体晶体管。

有关使用位于正向电压供应源与感应放大器输出之间的端耗尽型晶体管的问题已被解决，这是借助使用连接至二极管的P通道场效应晶体管，而此P通道场效应晶体管的闸极连接至感应放大器的输出。输出电压变动可减少，但输出电压仍可能不适于下一级，而电流可能流过下一级。因此极有必要发展一种具有预先充电路径的感应放大器，当达到适当电压值时此预先充电路径可自动切断，并产生一适合感应放大器下一级的电压值。同时需要一种具备低功率、小布局面积与高读取速度的感应放大器。

发明内容

本发明的目的是提供一种具有可自动切断预先充电电路的高速感应放大器，它可通过反转输出信号以控制一预先充电路径于读取位值前可自动切断预先充电路径。

为实现上述目的，根据本发明一方面提供一种具有一连接至存储阵列的位线的输入极的感应放大器，其特点是，至少包括：一晶体管，所述晶体管具有一连接至所述输入极的第一导电端与一连接至一输出极的第二导电端；一反相器，所述反相器具有一连接至所述输出极与一反相器输出的反相器输入；及一预先充电晶体管，它包括：一预先充电控制端，所述预先充电控制端连接至所述反相器输出；一第一预先充电导电端，所述第一预先充电导电端连接至一电压供应源，所述电压供应源提供一偏压，及一第二预先充电导电端，所述第二预先充电导电端连接至所述输出极；及一数据闭锁电路，该数据闭锁电路至少包括：一数据闭锁反相器，该数据闭锁反相器具有一互补对晶体管，该互补对晶体管具有一共同闸极，该共同闸极通过一传输闸极连接至一感应反相器；及一二极管，该二极管位于该电压供应源与该互补对晶体管之间。为实现上述目的，根据本发明另一方面提供一种具有一连接至存储阵列的位线的输入极的感应放大器，其特点是，所述感应放大器至少包括：一传输晶体管，所述传输晶体管至少包括：一第一传输导电端，所述第一传输导电端连接至所述输入极；一第二传输导电端，所述第二传输导电端连接至所述输出极；及一传输控制端；一第一反相器，所述第一反相器具有一连接至所述输入极的第一反相器输入与一连接至所述传输控制端的第一反相器输出；一第二反相器，所述第二反相器具有一连接至所述输出极的第二反相器输入，所述第二反相器可提供一预先充电偏压于一第二反相器输出；一预先充电晶体管，所述预先充电晶体管至少包括一控制端，所述控制端连接至所述第二反相器输出；一第一导电端，所述第一导电端连接至一电压供应，所述电压供应提供一偏压，及一第二导电端，所述第二导电端连接至所述输出极；一负载晶体管，所述负载晶体管至少包括：一第一负载导电端，所述第一负载导电端连接至所述电压供应，及一第二负载导电端，所述第二负载导电端连接至所述输出极。

为实现上述目的，根据本发明又一方面提供一种具有一连接至存储阵列的位线的输入极的感应放大器，其特点是，所述感应放大器至少包括：一传输晶体管，所述传输晶体管至少包括一连接至所述输入极的第一传输导电端，与一连接至所述输出极的第二传输导电端；一反相器，所述反相器具有一连接至所述输出极与一反相器输出的反相器输入；一预先充电晶体管，它至少包括：一控制端，所述控制端连接至所述反相器输出，一第一导电端，所述第一导电端连接至一电压供应源，所述电压供应源提供一偏压，及一第二导电端，所述第二导电端连接至所述输出极；一负载晶体管，所述负载晶体管至少包括：一第一负载导电端，所述第一负载导电端连接至所述电压供应，；一第二负载导电端，所述第二负载导电端连接至所述输出极；及一闸极端，所述闸极端连接至一接地电位；及一闭锁电路，所述闭锁电路至少包括：一闭锁反相器，所述闭锁反相器具有一互补对晶体管，所述互补对晶体管具有一共同闸极，所述共同闸极连接至所述反相器输出；及一二极管连接，所述二极管串联所述互补对晶体管并位于所述电压供应与所述接地电位之间。

为实现上述目的，根据本发明再一方面提供一种操作感应放大器的方法，其特点是，该感应放大器至少包括：一晶体管，所述晶体管具有一连接至所述输入极的第一导电端与一连接至一输出极的第二导电端；一反相器，所述反相器具有一连接至所述输出极与一反相器输出的反相器输入；及一预先充电晶体管，它包括：一预先充电控制端，所述预先充电控制端连接至所述反相器输出；一第一预先充电导电端，所述第一预先充电导电端连接至一电压供应源，所述电压供应源提供一偏压；一第二预先充电导电端，所述第二预先充电导电端连接至所述输出极；及一数据闭锁电路，该数据闭锁电路至少包括：一数据闭锁反相器，该数据闭锁反相器具有一互补对晶体管，该互补对晶体管具有一共同闸极，该共同闸极通过一传输闸极连接至一感应反相器；及一二极管，该二极管位于该电压供应源与该互补对晶体管之间；所述方法至少包括：反转所述感应放大器的一输出极的一第一输出电压以产生一反转输出；耦合所述反转输出至一预先充电晶体管的一控制端；预先充电所述输出极至一低于一数据闭锁级的一临限电压的第二输出电压，所述数据闭锁级具有一连接至所述输出极的闭锁输入；关闭一晶体管，所述晶体管具有一连接至所述输出极的第一导电端与一连接至一数据线的第二导电端；及负载所述输出极至一高于所述数据闭锁级的所述临限电压的第三输出电压。

为实现上述目的，根据本发明另一方面提供一种感应放大器，其特点是，所述感应放大器至少包括：一传输晶体管，所述传输晶体管至少包括：一第一传输导电端，所述第一传输导电端连接至一位线，一第二传输导电端，所述第二传输导电端连接至一数据输出线，及一传输控制端，所述传输控制端连接至一转移偏压网状系统；一预先充电电路，该预先充电电路至少包括一预先充电晶体管，该预先充电晶体管至少包括：一控制端，该控制端连接至一反相器输出；一第一导电端，该第一导电端连接至一电压供应源输入，该电压供应源输入提供一偏压；及一第二导电端，该第二导电端连接至该数据输出线，以建立一预先充电电压于该数据输出线；一负载晶体管，所述负载晶体管至少包括：一第一负载导电端，所述第一负载导电端连接至所述电压供应输入；一第二负载导电端，所述第二负载导电端连接至所述数据输出线；及一负载控制闸极端，所述闸极端连接至一接地电极；及一数据闭锁电路，该数据闭锁电路至少包括：一数据闭锁反相器，该数据闭锁反相器具有一互补对晶体管，该互补对晶体管具有一共同闸极，该共同闸极通过一传输闸极连接至一供应反相器；及一二极管，该二极管位于该电压供应源与该互补对晶体管之间。

由于预设值状态为一低临限电压状态，因此当读取一低临限电压胞时，在电压降低前，避免将位线预先充电至高电压。于一实施例中，一闸极接地的P通道金属氧化物半导体场效应晶体管提供一负载路径以避免经互补式金属氧化物半导体晶体管于待命模式下的直流漏电。闸极接地也提供一稳定的电压V_GS，而不像连接二极管负载晶体管(Diode-Connected Pull-Up Transistor)那样。感应放大器具有一输出极(Input Node)，此输出极可通过一连接于输入极(数据线)与输出极(Output Node)之间的传输晶体管连接至一存储阵列的一位线。反相器反转输出极的信号并提供此反转的信号至预先充电晶体管的闸极。此预先充电动作自供应端V_DD至输出极供应电流。反相器结合预先充电晶体管预先充电输出端至电压值，此电压值恰低于读取反相器的反转电压。若数据胞是处于数据储存状态”1”，传输晶体管开启且输出端维持于预先充电电压。若数据胞是处于数据储存状态”0”，传输晶体管关闭且输出端负载高于读取反相器(Sense Inverter)的反转电压(Flip Level)通过连接至输出极至V_DD的传输晶体管。此传输时间短因为预先充电电压接近下一级的反转电压。

本发明提供了一种具有非时脉计时预先充电(Un-Clocked Pre-Charge)电路读取放大器，此非计时预先充电电路可减少读取动作所需的功率，并简化电路。预先充电电路利用一智慧型的反馈路径，此反馈路径可加偏压读取输出电压并自动切断。预设的数据值为”1”，此数据值提供一宽读取范围并允许因预设的数据值为”0”时的低存储胞电流问题，另外可被偏压至下一级的临限电压值，因此可提升速度。

为更清楚理解本发明的目的、特点和优点，下面将结合附图对本发明的较佳

实施例进行详细说明。

附图说明

图1A为一显示传输晶体管偏压的一部份感应放大器电路的简化电路图；

图1B为通过一开关连接至传输晶体管的一部份存储阵列的简化电路图；

图1C为一显示读取一高临限电压存储胞的一部份感应放大器与存储阵列的简化电路图；

图1D为一显示读取一低临限电压存储胞的一部份感应放大器与存储阵列的简化电路图；

图2A为传统使用计时预先充电(Clocked Pre-charge)技术的感应放大器的简化电路图；

图2B为传统感应放大器的简化概略示意图；

图2C为传统感应放大器的简化概略示意图；

图3A为本发明的感应放大器的简化示意图；

图3B为本发明使用感应反相器以控制预先充电的感应放大器的简化示意图；

图3C为本发明使用转移反相器以控制预先充电的感应放大器的简化示意图；

图4A为本发明感应放大器电路的闭锁部份的简化电路图；

图4B为本发明另一的感应放大器电路的闭锁部份的简化电路图；

图5为作为电流反射镜的预先充电晶体管的简化电路图；

图6为以感应放大器读取数据的简化流程图；及

图7为比较定时预先充电电路的感应放大器的信号电压与本发明的感应放大器于读取高临限电压存储胞与低临限电压存储胞时的信号电压的简化时脉图。

具体实施方式

为了要了解本发明与先前技术的差异，读取放大器与相关的存储胞的部份运作将以简化的电路图说明。接着将描述传统的读取放大器的部份运作。

图1A为一感应放大器12的转移偏压电路(Transfer Bias Circuit)10的简化电路图。图中仅显示部份转移偏压电路与感应放大器。其他转移偏压电路尤其是有其他元件的也可作为转移偏压电路10。一电流供应源14供应电流至数据线DL经传输晶体管16。传输晶体管16是由转移偏压(Transfer BiasVoltage)V_x控制开与关。一P通道金属氧化物半导体场效应晶体管(P-ChannelMOSFET)18与一N通道金属氧化物半导体场效应晶体管20为转移偏压网状系统(Transfer Bias Network)的部份，转移偏压网状系统可产生转移偏压，并且将数据线DL的电压反转，并提供反转信号(Inverted Signal)V_x至传输晶体管16的控制端(闸极)17。因此若数据线DL的电压上升，转移偏压下降，则传输晶体管16关闭。数据线DL自电流供应22至接地24的少量漏电会引起数据线DL电压下降。若数据线DL电压下降，转移偏压V_x上升并开启传输晶体管16。流过传输晶体管16的电流会升高数据线DL电压，因此数据线DL被偏压至一变动幅度小的电压。

图1B为存储阵列28一部份的简化电路图，图中并显示一位线30。位线(BL)30连接至图1A中的数据线DL且接着通过开关32连接至传输晶体管16，开关32是由开关信号Y_s控制。一第一字元线WLO控制连接至此第一字元线的存储胞，例如储存数据为”1”的存储胞34。当此存储胞34被第一字元线WLO启动时，此存储胞34于位线(BL)30与接地间传导电流。此种存储胞称为低临限电压存储胞。

一第二字元线WL1控制另一存储胞36。此存储胞为非导通或高临限电压存储胞且处于数据值为”0”的状态。在此举出”1”与”0”仅为方便讨论，作为电路运作的范例。由字元线启动的数据值为”1”状态的存储胞不会导通位线至接地的电流。其他字元线WLn控制另外的存储胞，而存储胞38连接于位线BL接地24之间。

许多存储胞均连接至位线BL，存储胞负载位线且其初始电压低，但不必然为接地电压。当一存储胞被选择读取，此存储胞会预先充电位线至一电压以产生一存储胞电流。举例来说，若一低临限电压存储胞被选取，且位线是位于一低电压状态(未被预先充电)，因为位线与接地之间小电压差使得极小量的存储胞电流会流过存储胞至接地。这样的低电流会使得要正确读取存储胞必须较长的时间。将位线预先充电可以改善电路的运作速度。一些传统电路在读取存储胞前利用时脉信号(Clock Signal)来将位线预先充电。这种电路将在以下根据图1C、图1D与图2A中进一步讨论。

图1C显示读取一高临限电压存储胞36(无电流)的一部份感应放大器与存储阵列的简化电路图。位于数据线DL与传输晶体管16的闸极42间的反相器40控制传输晶体管。因此转移偏压V_x为数据线电压的反相(Inverse)。当字元线WL1启动，高临限电压存储胞于位线BL接地24之间是断路(Open Circuit)。数据线预先充电至一电压，既然高临限电压存储胞未自位线导入电流，数据线预先充电至稍高电压，使转移偏压V_x下降，关闭传输晶体管16。因此数据输出V_z是高电压，而数据线DL保持其电压。

图1D为一显示读取一低临限电压存储胞34的一部份感应放大器与存储阵列的简化电路图。数据线DL预先充电至一电压。若存储胞34导通来自位线BL至接地24的电流，数据线DL电压下降(参考图1B，显示连接位线至数据线的开关32)。存储胞可导通约20微安培的电流。当数据线DL电压下降，转移偏压V_x上升，且传输晶体管16开启以供应流过存储胞至接地的电流。数据输出V_z降至一较低电压。将数据输出V_z降至一低于下一级反转电压(FlipPoint)(一未于此图中显示的反相器，参考图3中图号92)的电压可读取存储胞的数据值。

图2A为传统使用计时预先充电(Clocked Pre-charge)技术的感应放大器50的简化电路图。许多存储胞(未图示)连接至数据线DL如同上述图1B至图1D所示。一偏压电路(Bias Network)52包括一P-MOSFET 54与一N-MOSFET 56，类似于图1A中的偏压电路，且另外的由感应放大器控制的FETs58与60产生时脉信号DE2。时脉信号DEA、DE1与DE2显示于图2A的右上角，以使此电路的运作能更容易明了。这些时脉信号在图7中将更详细讨论。

图2A中电路使用预先充电周期时脉信号(Pre-Charge Period ClockSignal)DEA通过连接数据线DL至位线的开关(参考符号Y_s，图1B)以预先充电位线(未图示)。预先充电周期时脉信号DEA施加于预先充电晶体管62的闸极64。类似的情形用来显示数据闭锁信号DE1、反转数据闭锁信号DE1B与感应放大器启动信号DE2。

于预先充电周期中，数据输出V_z设定至一高电压。若被读取的存储胞为一低临限电压存储胞，电流自开关(参考图1B，开关32)至位线至接地，且数据线DL电压下降。当数据线DL电压下降，转移偏压V_x，传输晶体管16开启，使得数据输出电压下降。

若被读取的存储胞为一高临限电压存储胞，存储胞不导通来自数据线DL(经位线)的电流，数据线DL电压稍微高，转移偏压V_x下降，传输晶体管16关闭。因此数据输出电压维持相对较高。

尽管如此，预先充电周期与周期时脉信号DEA的同步(Timing)十分重要。时脉信号DEA控制预先充电晶体管62的闸极64。开启预先充电晶体管62的时间必须够长以预先充电数据线DL自V_DD(一正供应电压)，但不能太长。若预先充电周期太长，电路运作速度会降低。若预先充电周期太短，预先充电可能未完成，而读取错误的数据。然而，制程变动(Process Variation)会使于每一制程角落适当控制预先充电周期变得困难。

在此种电路中，预设数据电压为”0”，也即预先充电晶体管62的闸极64的数据输出V_z高(V_z升高高于下一反相器68的反转点)。在一典型存储阵列中，当储存一数据”1”(低临限电压或导通状态)时，不同的存储胞引入的电流大小均不同。末端位(Tail Bit)或最小存储胞电流会难以读取，这是因为流过存储胞的低电流使数据输出电压维持相对较长时间(相对于高电流或平均电流的储存数据”1”的存储胞)。这意味读取末端位需长时间。此外，以时脉信号DEA开启预先充电晶体管62的闸极64会造成一大预先充电电流并引起位线过冲(Overshoot)。

因为预设数据输出为”0”，设定数据输出V_z至一高电压，且数据输出V_z最初于接地电压，读取一低临限电压存储胞(当时脉信号DEA走低以进行预先充电)引起数据输出V_z先升高然后再由存储胞电流降低。当读取一高临限电压存储胞时，数据输出电压V_z高，且数据输出V_z仅因漏电流稍微下降。因此读取储存数据”1”的存储胞比读取储存数据”0”的存储胞需较长时间，特别是若末端位需相对较长时间来产生数据”1”输出。同样地，若数据线DL被预先充电得太高，转移偏压V_x下降，传输晶体管16关闭。当读取一低临限电压存储胞时，就必须等待小存储胞电流将数据线电压降低以使转移偏压V_x升高，而数据输出V_z下降。因此若数据线DL被预先充电得太高或过冲(Overshoot)，电路的运作速度将降低。

图2B为传统感应放大器40的简化概略示意图，此传统感应放大器40有图2A中的感应放大器具有的一些问题。在此电路中，一耗尽型P-MOS晶体管用来作为一负载晶体管70。此预先充电路径自动切断，因此便不再需要以时脉信号(参考图2A中的DEA)控制预先充电周期。省略以时脉信号控制预先充电周期可省去所用的晶片面积与时脉所需的功率消耗。不过为了要充分预先充电数据输出V_z，传输晶体管76’与预先充电晶体管72相对较大。举例来说，预先充电晶体管72可能具有约0.6微米的闸极长度与约20微米的闸极宽度，传输晶体管76’具有约0.6微米的闸极长度与约6微米的闸极宽度。这些大晶体管负载转移偏压V_x，并拖慢感应放大器的运作速度。

此电路有一预设数据输出”1”，因此避免当读取一低临限电压存储胞时，首先充电然后放电V_z的问题。耗尽型P-MOS负载晶体管70具有连接至数据输出V_z的闸极74。举例来说，当偏压电路提供一高压输出，N型预先充电晶体管76开启(传输晶体管76’也开启)与自偏压源V_DD供应电流至数据输出V_z，压降经P型预先充电晶体管72。当转移偏压V_x低时，N型预先充电晶体管76关闭，阻断自V_DD至V_z的电流。不过预先充电晶体管的临限电压是于转移偏压V_x高时仅能产生低导电性通道(相对于传输晶体管76’)。

不过数据输出电压高于数据线DL电压约200mV，且并非下一级(感应反相器52)的反转电压(Flip Point)。耗尽型负载晶体管70的闸极连接至其源极，且作为一负载晶体管，负载数据输出V_z并拖慢感应动作。感应一高临限电压存储胞(”0”或无电流)时，必须有够大的电流，但此可能造成一位于快时脉角(Fast Clock Corner)的低临限电压存储胞感应失败。感应放大器启动时预先充电开始动作(参考图2A中的DEA)。数据输出V_z为相对低电压。当读取低临限电压存储胞时，存储胞电流使数据线DL维持低电压且数据输出为”1”。当读取高临限电压存储胞时，在预先充电停止动作传输晶体管76’关闭，且数据输出V_z负载晶体管70负载高于下一级反相器68的反转电压(Flip Point)且数据输出为”0”。当数据输出电压升高至需求电压值，预先充电动作自动停止；不过此需求电压不必接近下一级反相器的反转电压(Flip Point)。

图2C为传统感应放大器80的简化概略示意图。负载晶体管82为一增强型P-MOS晶体管，不是耗尽型P-MOS晶体管，如图2B所示，耗尽型负载晶体管70。负载晶体管82也为二极管连接(其源极连接至其闸极)。当感应放大器未启动时，感应放大器即使于待命状态下仍可产生电流于下一级反相器68中的晶体管84与86，此时二极管连接使数据输出V_z约为V_DD-V_TP。这样的电流不利于电池运作的元件。

图3A为本发明的感应放大器90的简化示意图。在此电路中，一位于数据输出V_z与预先充电晶体管96的闸极94间的反相器92设定预先充电电压，此预先充电电压接近反相器的反转点。反相器92反转数据输出V_z至感应放大器输出SA。当转移偏压V_x开启传输晶体管116，一下降的数据输出V_z升高感应放大器输出SA，并开启预先充电晶体管96并造成数据输出电压V_z上升。相反地，若数据输出电压V_z上升，然后SA下降，关闭预先充电晶体管96并使数据输出电压V_z下降。因此数据输出V_z偏压至略低于反相器92的反转点。当读取高临限电压存储胞时，数据线DL电压上升，降低转移偏压V_x并关闭传输晶体管116。负载晶体管98升高数据输出电压V_z，驱使感应放大器输出SA下降。因为预先充电电压接近反相器的反转点，负载晶体管仅需供应小幅电压增加，而此负载晶体管可相对小于预先充电晶体管与传输晶体管。

图3B为本发明使用感应反相器以控制预先充电的感应放大器的简化示意图。参考图3A的反相器92，一互补对晶体管(Complementary pair oftransistors)100与102形成一感应反相器92’，此反相器92’反转数据输出V_z至一感应放大器输出SA并提供反转数据输出电压至预先充电晶体管96。感应放大器仅使用小的布局面积并可以低功率运作。感应放大器不需一预先充电时脉，因此晶片面积与时脉以外的功率消耗可节省。

图3C为本发明使用转移反相器以控制预先充电的感应放大器的简化示意图。此感应放大器也具有一互补对晶体管(Complementary pair oftransistors)100’与102’，此互补对晶体管形成一感应反相器192，此感应反相器192反转数据输出V_z至一感应放大器输出SA，但同时具有转移反相器(Transfer Inverter)104，此转移反相器104根据数据输出电压控制预先充电晶体管106。预先充电电压是取决于转移反相器104与预先充电晶体管106的临限电压。转移反相器104是于转换区(Transition Region)操作，并建立预先充电晶体管106的偏压点(Bias Point)以提供反馈至数据输出V_z。使用独立的转移反相器虽会占用一小部份的晶片面积并耗去一些功率，但可使操作点(Operating Point)的设计独立于感应反相器192。不过于低V_DD电压增加的功率消耗不致于过高。利用CMOS感应反相器来控制预先充电晶体管，如图3B所示，较简单且消耗较少的功率，但速度稍微增加。

感应放大器输出SA是先输出传输闸极(Pass Gate)110然后至闭锁电路(Latching Circuit)112。闭锁电路112包括一反相器114，此反相器114是由时脉信号DE1与DE1B与一于回路或环形结构中的第二反相器116所控制。因此输出118(S_AB)为自存储胞感应与闭锁的数据值(未图示，参考图1B至图1D)。

预先充电级与感应级结合使得当预先充电完成后感应动作开始。换句话说，预先充电晶体管106也作为感应放大器。传输晶体管116’在运作上是与其他电路中的传输晶体管相似，但指定一不同的参考符号，因为此传输晶体管的特性，例如其主动区的长度与宽度可适当调整以符合针对运作条件设计的各种感应放大器的性能要求。

图3B与图3C的电路并不需要一预先充电时脉信号(参考图2A中的DEA)。于数据输出V_z值”1”时预先充电自动切断。当感应放大器开启预先充电即开始。数据输出V_z电压值略低于下一级反相器的反转点(图3B的图号92’图3C的图号192)。于读取一低临限电压存储胞时，电流流过存储胞，传输晶体管116’开启，数据输出V_z电压值为始自预先充电周期的相同电压值。于读取一高临限电压存储胞时，电流不流过存储胞，传输晶体管116’关闭，而数据输出V_z电压值由负载晶体管98’升高高于下一级反相器(感应反相器192)的反转点至数据输出V_z值”0”。因为初始数据输出V_z电压值接近下一级反相器的反转点，升压负载非常快且读取一高临限电压存储胞也非常快速。

预先充电路径为反馈连接，不管是通过感应反相器或是一转移反相器，预先充电逐渐放慢，当预先充电时脉计时可避免过冲(Overshoot)的发生。末端位的读取则较无关紧要，因为预设数据输出值为”1”，且处于低临限电压状态的末端位存储胞仅需小电流流过。

图4A为本发明感应放大器电路的闭锁部份的简化电路图。其中闭锁电路112包括一反相器116，反相器116由PMOS晶体管120与NMOS晶体管122构成。此闭锁电路112可用于图3B与图3C的电路。不过即使当闭锁电路处于非运作状态(未时脉计时或处于待命状态)，也可能有电流流过PMOS晶体管120。于读取一低临限电压存储胞时，数据输出V_z电压值是为相对低电压值，但并非接地电压，感应放大器输出SA是为相对高电压值，但并非V_DD。因此DC电流可能流过NMOS晶体管122与PMOS晶体管120。这样的DC电流对于1.8V或更低电压的电路设计可能可接受，但对于以3V或更高电压运作的电路则不能被接受。

图4B为本发明另一的感应放大器电路的闭锁部份的简化电路图，其中闭锁电路112’避免图4A中的电路的DC电流问题。连接二极管的PMOS晶体管124降低反相器116’的反转点，故仅有很小的电流会流过待命中的反相器。在某些操作情形下，此电路相对于图4A中的电路可节省感应放大器电路25％的DC功率消耗，仅需小幅增加速度。与图4A中的放大器电路相较，感应速度可能增加约2nS。

图5为作为电流反射镜的预先充电晶体管的简化电路图，其中主要是负载部份130。负载晶体管198的闸极132连接至另一PMOS晶体管136的闸极134，而非如同图3B与图3C所示的接地。此第二PMOS晶体管136与一存储胞串联，或一电流源138。PMOS晶体管136是连接至二极管。流过PMOS晶体管136的电流因通过PMOS晶体管的电压降而偏压共同闸极连接(Common GateConnection)。这样可开启负载晶体管198以提供存储胞电流的一部份电流。因此负载晶体管可有效回溯跟踪(Track)存储胞电流并形成一电流反射镜。一迷你阵列可被用来提供参考存储胞。

大体上来说，流过负载晶体管的电流应小于慢角落与快角落(Slow Cornerand Faster Corner)的开关状态以避免闭锁错误数据。因为存储胞电流可能未知，故可推算最坏的情况；不过这并不能最佳化负载路径。流过负载晶体管的电流应为存储胞电流的一部份，例如70％。这可使让存储胞电流回溯跟踪且改善感应空间并为一弱(Weak)负载。

传输晶体管应足够大以维持感应速度，但不可大到使数据输出V_z衰减，因为如此可能会影响感应速度。传输晶体管的大小应适当选择使得于慢角落与快角落的时脉状态均可获可接受的速度。若字元线延迟增加，预先充电/感应晶体管与传输晶体管的尺寸可减小以减少V_z衰减。若字元线延迟减少，预先充电/感应晶体管与传输晶体管的尺寸可放大以改善感应速度。

本发明的感应放大器可实现图2A中的感应放大器所不能实现的速度优点，举例来说，若字元线较早关闭。以图2B中的感应放大器，于低V_DD值时，若当Y_s降低时字元线可以关闭开关速度改进幅度可达40ns。参考图1B，Y_s为一连接DL极与一存储胞的开关的开关信号，开关信号Y_s控制数据线DL是连接至位线或存储胞。

图6为以感应放大器读取数据的简化流程图600。感应放大器启动(步骤602)与数据线(或位线)在读取一存储胞前被预先充电(步骤604)。若存储胞处于一低临限电压状态，数据即被读取(步骤606)。若存储胞处于一高临限电压状态，数据线电压上升(步骤608)，降低转移偏压(步骤610)，此将关闭传输晶体管(步骤612)。当传输晶体管关闭，数据输出电压负载升高(步骤614)高于感应反相器的反转点，在数据被读取(步骤606)前降低感应放大器输出SA(步骤616)。因此对于一高临限电压存储胞数据输出电压较高且数据线较高，而对于一低临限电压存储胞数据输出电压较低且数据线较低。

图7为比较定时预先充电电路的感应放大器的信号电压与本发明的感应放大器于读取高临限电压存储胞与低临限电压存储胞时的信号电压的简化时脉图。简化读取速度图700比较例如图2A所示的时脉计时感应放大器的运作与图3B或图3C所示的感应放大器的读取模拟。时脉信号DEA、DE1与DE2显示于图7上方以供参考。图中显示两时脉周期，第一时脉周期702比较各种读取一低临限电压存储胞时的电压，而第二时脉周期704比较各种读取一高临限电压存储胞时的电压。第一组曲线706表示图2A的时脉计时感应放大器多个电压值。第二组曲线708表示如图3B或图3C所示的本发明具有自动切断预先充电路径的感应放大器的多个电压值。图中显示转移偏压V_x、数据输出V_z、感应放大器输出SA与闭锁数据输出S_AB。为了更简单明了，省略电压的数值，而相对的电压值较明显并易于比较，当一个信号自一状态反转至另一状态。

数据输出V_z的初始电压差是源自于预设数据值(曲线706的”0”与曲线708的”1”)。于曲线706的感应放大器完成其充电周期前，曲线708的感应放大器的数据已被感应(S_AB信号反转)。此模拟结果显示预期中超过40ns的读取速度的增进。

于上述图3B与图3C所示的本发明实施例中，将数据输出预设为”1”相较于将数据输出预设为”0”可节省时间。后者可能需要位线电压先升高再下降，如同图2A所示。将数据输出预设为”1”偏压数据输出V_z至一恰低于下一级的反转电压(Flip Point)，此下一级通常为一CMOS感应反相器，还可改善速度。

通过连接弱负载晶体管的闸极至接地，而非将弱负载晶体管作为一二极管FET，避免了流过数据闭锁级的CMOS反相器的DC漏电流。将弱负载晶体管的闸极接地也可减少数据输出线的负载。一般而言，利用本发明的感应放大器，一128百万位的MROM元件的速度于低V_DD值(如1.8V)时可由200ns提升至100ns，而不需浪费布局空间与不必要的功率消耗。

本发明已根据上述实施例详尽描述。各种未偏离本发明的精神与范围的修正与改变仍应包括在本发明内。举例来说，上述实施例中使用一正偏压V_DD，但负偏压也可使用，只要适当调整晶体管种类即可。同样地，一额外的反相器可加入具有P通道元件的预先充电晶体管的反馈路径。上述实施例中使用的元件多为以硅制作的元件，但以其他不同半导体材料制造的元件也可使用。”MOS”晶体管也可包括使用参杂多晶硅或硅化物而不一定是金属作为导体层的元件。说明书与图示仅为说明用，但不应为限制条件，本发明仅是受限于权利要求书确定的专利申请范围。

Claims (9)

1.一种具有一连接至存储阵列的位线的输入极的感应放大器，其特征在于，至少包括：

一晶体管，所述晶体管具有一连接至所述输入极的第一导电端与一连接至一输出极的第二导电端；

一反相器，所述反相器具有一连接至所述输出极与一反相器输出的反相器输入；及

一预先充电晶体管，它包括：

一预先充电控制端，所述预先充电控制端连接至所述反相器输出；

一第一预先充电导电端，所述第一预先充电导电端连接至一电压供应源，所述电压供应源提供一偏压；

一第二预先充电导电端，所述第二预先充电导电端连接至所述输出极；及

一数据闭锁电路，该数据闭锁电路至少包括：

一数据闭锁反相器，该数据闭锁反相器具有一互补对晶体管，该互补对晶体管具有一共同闸极，该共同闸极通过一传输闸极连接至一感应反相器；及

一二极管，该二极管位于该电压供应源与该互补对晶体管之间。

2.如权利要求1所述的感应放大器，其特征在于，所述反相器为一感应反相器，所述感应反相器是连接并位于所述输出极与一传输闸极之间。

3.权利要求1所述的感应放大器，其特征在于，还包括一感应反相器，所述感应反相器是连接并位于所述输出极与一传输闸极之间。

4.权利要求1所述的感应放大器，其特征在于，还包括一感应反相器，所述感应反相器连接至所述输出极并具有一临限电压，其中，所述预先充电晶体管的所述输出极被设定一低于所述感应反相器的所述临限电压的一预先充电电压。

5.一种具有一连接至存储阵列的位线的输入极的感应放大器，其特征在于，所述感应放大器至少包括：

一传输晶体管，所述传输晶体管至少包括：一第一传输导电端，所述第一传输导电端连接至所述输入极；一第二传输导电端，所述第二传输导电端连接至所述输出极；及一传输控制端；

一第一反相器，所述第一反相器具有一连接至所述输入极的第一反相器输入与一连接至所述传输控制端的第一反相器输出；

一第二反相器，所述第二反相器具有一连接至所述输出极的第二反相器输入，所述第二反相器可提供一预先充电偏压于一第二反相器输出；

一预先充电晶体管，所述预先充电晶体管至少包括一控制端，所述控制端连接至所述第二反相器输出；一第一导电端，所述第一导电端连接至一电压供应源，所述电压供应源提供一偏压，及一第二导电端，所述第二导电端连接至所述输出极；

一负载晶体管，所述负载晶体管至少包括：一第一负载导电端，所述第一负载导电端连接至所述电压供应源，及一第二负载导电端，所述第二负载导电端连接至所述输出极；

一数据闭锁电路，该数据闭锁电路至少包括：

一数据闭锁反相器，该数据闭锁反相器具有一互补对晶体管，该互补对晶体管具有一共同闸极，该共同闸极通过一传输闸极连接至一感应反相器；及

一二极管，该二极管位于该电压供应源与该互补对晶体管之间。

6.一种具有一连接至存储阵列的位线的输入极的感应放大器，其特征在于，所述感应放大器至少包括：

一传输晶体管，所述传输晶体管至少包括一连接至所述输入极的第一传输导电端，与一连接至所述输出极的第二传输导电端；

一反相器，所述反相器具有一连接至所述输出极与一反相器输出的反相器输入；

一预先充电晶体管，它至少包括：一控制端，所述控制端连接至所述反相器输出，一第一导电端，所述第一导电端连接至一电压供应源，所述电压供应源提供一偏压，及一第二导电端，所述第二导电端连接至所述输出极；

一负载晶体管，所述负载晶体管至少包括：一第一负载导电端，所述第一负载导电端连接至所述电压供应源；一第二负载导电端，所述第二负载导电端连接至所述输出极；及一闸极端，所述闸极端连接至一接地电位；及

一闭锁电路，所述闭锁电路至少包括：一闭锁反相器，所述闭锁反相器具有一互补对晶体管，所述互补对晶体管具有一共同闸极，所述共同闸极连接至所述反相器输出；及

一二极管，所述二极管串联所述互补对晶体管并位于所述电压供应与所述接地电位之间。

7.如权利要求7所述的感应放大器，其特征在于，所述感应放大器至少包括一连接并位于输入极与一位于所述传输晶体管的控制端之间的电路，所述电路使所述传输晶体管于一第一输入极电压时的导电性较低，并使所述传输晶体管于一第二输入极电压时的导电性较高，所述第一输入极电压高于所述第二输入极电压。

8.一种操作感应放大器的方法，其特征在于，该感应放大器至少包括：一晶体管，所述晶体管具有一连接至所述输入极的第一导电端与一连接至一输出极的第二导电端；一反相器，所述反相器具有一连接至所述输出极与一反相器输出的反相器输入；及一预先充电晶体管，它包括：一预先充电控制端，所述预先充电控制端连接至所述反相器输出；一第一预先充电导电端，所述第一预先充电导电端连接至一电压供应源，所述电压供应源提供一偏压；一第二预先充电导电端，所述第二预先充电导电端连接至所述输出极；及一数据闭锁电路，该数据闭锁电路至少包括：一数据闭锁反相器，该数据闭锁反相器具有一互补对晶体管，该互补对晶体管具有一共同闸极，该共同闸极通过一传输闸极连接至一感应反相器；及一二极管，该二极管位于该电压供应源与该互补对晶体管之间；所述操作感应放大器的方法至少包括：

反转所述感应放大器的一输出极的一第一输出电压以产生一反转输出；

耦合所述反转输出至一预先充电晶体管的一控制端；

预先充电所述输出极至一低于一数据闭锁级的一临限电压的第二输出电压，所述数据闭锁级具有一连接至所述输出极的闭锁输入；

关闭一晶体管，所述晶体管具有一连接至所述输出极的第一导电端与一连接至一数据线的第二导电端；

及负载所述输出极至一高于所述数据闭锁级的所述临限电压的第三输出电压。

9.一种感应放大器，其特征在于，所述感应放大器至少包括：

一传输晶体管，所述传输晶体管至少包括：一第一传输导电端，所述第一传输导电端连接至一位线，一第二传输导电端，所述第二传输导电端连接至一数据输出线，及一传输控制端，所述传输控制端连接至一转移偏压网状系统；

一预先充电电路，该预先充电电路至少包括一预先充电晶体管，该预先充电晶体管至少包括：一控制端，该控制端连接至一反相器输出；一第一导电端，该第一导电端连接至一电压供应源输入，该电压供应源输入提供一偏压；及一第二导电端，该第二导电端连接至该数据输出线，以建立一预先充电电压于该数据输出线；

一负载晶体管，所述负载晶体管至少包括：一第一负载导电端，所述第一负载导电端连接至所述电压供应源输入；一第二负载导电端，所述第二负载导电端连接至所述数据输出线；及一负载控制闸极端，所述闸极端连接至一接地电极；及

一数据闭锁电路，该数据闭锁电路至少包括：

一数据闭锁反相器，该数据闭锁反相器具有一互补对晶体管，该互补对晶体管具有一共同闸极，该共同闸极通过一传输闸极连接至一供应反相器；及

一二极管，该二极管位于该电压供应源与该互补对晶体管之间。

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