JPH0738343A - 増幅器の保護回路 - Google Patents
増幅器の保護回路Info
- Publication number
- JPH0738343A JPH0738343A JP5200049A JP20004993A JPH0738343A JP H0738343 A JPH0738343 A JP H0738343A JP 5200049 A JP5200049 A JP 5200049A JP 20004993 A JP20004993 A JP 20004993A JP H0738343 A JPH0738343 A JP H0738343A
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- JP
- Japan
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- transistors
- output
- circuit
- current
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Abstract
(57)【要約】
【目的】 増幅器の素子より出力電力を保護抵抗等を介
さず直接負荷に接続し、縦接続した電圧レベルシフト回
路で検出し増幅器を負荷の変動から保護する。 【構成】 増幅器の異極性出力トランジスタの両ソース
から出力を負荷に接続し、ドレイン側に電圧レベルシフ
ト回路を縦接続すると共に縦接続した電圧レベルシフト
回路の検出用抵抗の両端に負荷変動により生ずる電流変
化を検出して制御用のトランジスタを制御する。出力端
と出力トランジスタの両ソースが直接接続されるので余
分な回路素子によるインピーダンス変動等が生じなくな
り歪も少なくする事ができる。
さず直接負荷に接続し、縦接続した電圧レベルシフト回
路で検出し増幅器を負荷の変動から保護する。 【構成】 増幅器の異極性出力トランジスタの両ソース
から出力を負荷に接続し、ドレイン側に電圧レベルシフ
ト回路を縦接続すると共に縦接続した電圧レベルシフト
回路の検出用抵抗の両端に負荷変動により生ずる電流変
化を検出して制御用のトランジスタを制御する。出力端
と出力トランジスタの両ソースが直接接続されるので余
分な回路素子によるインピーダンス変動等が生じなくな
り歪も少なくする事ができる。
Description
【０００１】
【産業上の利用分野】本発明は、増幅器の電流制限回路
に関するものである。
に関するものである。
【０００２】
【従来の技術】従来電力増幅器等に於ける増幅器の終段
素子を保護するために負荷インピーダンスを検出する回
路として図４に示すように通常終段素子のエミッタ抵抗
ＲＳ1,ＲＳ2 の両端電圧を検出し、または終段素子の共
通出力端子と負荷間に抵抗ＲＳ3を挿入し、同抵抗ＲＳ3
の両端電圧をＲＢ1及びＲＢ2を介し検出し、検出用及び
保護用のトランジスタＴＲ5，ＴＲ6をＯＮさせ出力トラ
ンジスタであるＭＯＳＦＥＴのＴＲ1，ＴＲ2のゲートと
出力端をダイオードＤ1，Ｄ2を介しそれぞれ短絡するこ
とにより、終段素子のトランジスタＴＲ1，ＴＲ2の出力
電流を制限するようになされていた。
素子を保護するために負荷インピーダンスを検出する回
路として図４に示すように通常終段素子のエミッタ抵抗
ＲＳ1,ＲＳ2 の両端電圧を検出し、または終段素子の共
通出力端子と負荷間に抵抗ＲＳ3を挿入し、同抵抗ＲＳ3
の両端電圧をＲＢ1及びＲＢ2を介し検出し、検出用及び
保護用のトランジスタＴＲ5，ＴＲ6をＯＮさせ出力トラ
ンジスタであるＭＯＳＦＥＴのＴＲ1，ＴＲ2のゲートと
出力端をダイオードＤ1，Ｄ2を介しそれぞれ短絡するこ
とにより、終段素子のトランジスタＴＲ1，ＴＲ2の出力
電流を制限するようになされていた。
【０００３】
【発明が解決しようとする課題】電力増幅器の終段素子
がＢ級，ＡＢ級増幅動作時等にはソース側に挿入された
抵抗ＲＳ1,ＲＳ2 に流れる電流が出力トランジスタであ
るＭＯＳ ＦＥＴ ＴＲ1，ＴＲ2，がＯＮ−ＯＦＦする
際に大幅に変化するため、抵抗器のインダクタンスとプ
リント基板等のインダクタンス等により逆起電力が発生
し、抵抗Ｒ1，Ｒ2の両端にスパイク状の電圧が発生す
る。このひずみは出力トランジスタＴＲ1，ＴＲ2のスイ
ッチングひずみ及びクロスオーバひずみ等と同様のひず
みであり増幅器のひずみ等劣化の一要因となって隠され
ていた。このひずみは高次の調波成分を有するため負帰
還技術等では十分な抑圧が困難であった。
がＢ級，ＡＢ級増幅動作時等にはソース側に挿入された
抵抗ＲＳ1,ＲＳ2 に流れる電流が出力トランジスタであ
るＭＯＳ ＦＥＴ ＴＲ1，ＴＲ2，がＯＮ−ＯＦＦする
際に大幅に変化するため、抵抗器のインダクタンスとプ
リント基板等のインダクタンス等により逆起電力が発生
し、抵抗Ｒ1，Ｒ2の両端にスパイク状の電圧が発生す
る。このひずみは出力トランジスタＴＲ1，ＴＲ2のスイ
ッチングひずみ及びクロスオーバひずみ等と同様のひず
みであり増幅器のひずみ等劣化の一要因となって隠され
ていた。このひずみは高次の調波成分を有するため負帰
還技術等では十分な抑圧が困難であった。
【０００４】また抵抗ＲＳ1，ＲＳ2の電力損失が大電力
増幅器程大きくなり、無効な電力が無視できなくなる欠
点があった。また回路によっては終段素子の最適バイア
ス電流値が負荷電流により大幅に変動しクロスオーバひ
ずみを生じ、最小バイアス電流の設定が大出力時と小出
力時とで一致しない状態があり、高性能・高品質な増幅
器が得られない欠点があった。
増幅器程大きくなり、無効な電力が無視できなくなる欠
点があった。また回路によっては終段素子の最適バイア
ス電流値が負荷電流により大幅に変動しクロスオーバひ
ずみを生じ、最小バイアス電流の設定が大出力時と小出
力時とで一致しない状態があり、高性能・高品質な増幅
器が得られない欠点があった。
【０００５】
【課題を解決するための手段】本発明は、電力増幅器の
電力増幅素子と縦列接続された電流制限回路を有し、電
流制限回路は電力増幅素子と検出用抵抗を介しカスコー
ド接続され、電圧レベルシフト回路素子に流れる電流を
検出し電流を制限する制限回路により電力増幅素子の保
護をする増幅器の保護回路である。
電力増幅素子と縦列接続された電流制限回路を有し、電
流制限回路は電力増幅素子と検出用抵抗を介しカスコー
ド接続され、電圧レベルシフト回路素子に流れる電流を
検出し電流を制限する制限回路により電力増幅素子の保
護をする増幅器の保護回路である。
【０００６】
【実施例】本発明の一実施例を図面により説明する。図
１は本発明の一実施例を示す図である。電力増幅素子で
あるＭＯＳ ＦＥＴが並列接続された出力トランジスタ
ＴＲ1，ＴＲ2の極性が異なるトランジスタの両ソースに
接続され、これが負荷ＲＬに接続される。
１は本発明の一実施例を示す図である。電力増幅素子で
あるＭＯＳ ＦＥＴが並列接続された出力トランジスタ
ＴＲ1，ＴＲ2の極性が異なるトランジスタの両ソースに
接続され、これが負荷ＲＬに接続される。
【０００７】出力トランジスタＴＲ1，ＴＲ2のそれぞれ
のドレインは電圧レベルシフト回路１ａに接続され電流
検出用の抵抗ＲＳ1，ＲＳ2を介し電流を制限するトラン
ジスタＦＥＴ ＴＲ3及びＴＲ4のソースに縦列接続さ
れ、ドレインは電源＋Ｖcc2，−Ｖcc2に接続される。
のドレインは電圧レベルシフト回路１ａに接続され電流
検出用の抵抗ＲＳ1，ＲＳ2を介し電流を制限するトラン
ジスタＦＥＴ ＴＲ3及びＴＲ4のソースに縦列接続さ
れ、ドレインは電源＋Ｖcc2，−Ｖcc2に接続される。
【０００８】電流検出用の抵抗ＲＳ1，ＲＳ2のそれぞれ
の両端からそれぞれ抵抗ＲＢ1,ＲＢ2 を介し検出増幅用
トランジスタＴＲ5，ＴＲ6のエミッタ及びベースにそれ
ぞれ接続され、ベースはまたダイオードＤ3，Ｄ4及び抵
抗Ｒ1，Ｒ2の直列回路でそれぞれ接地され、このトラン
ジスタＴＲ5，ＴＲ6は電流変化を増幅し、コレクタはそ
れぞれダイオードＤ1，Ｄ2を介して電流制限トランジス
タＴＲ3，ＴＲ4のゲートに接続される。トランジスタＴ
Ｒ3，ＴＲ4のゲートは、抵抗Ｒ3，Ｒ4とまたバイアス用
定電流源Ａ3，Ａ4を介しそれぞれ電源＋Ｖcc3，−Ｖcc3
にそれぞれ接続され、またトランジスタＴＲ3，ＴＲ4の
ゲートは抵抗Ｒ3，Ｒ4とレベルシフト用電源ＢＴ1,ＢＴ
2をそれぞれ介し出力端に接続される。
の両端からそれぞれ抵抗ＲＢ1,ＲＢ2 を介し検出増幅用
トランジスタＴＲ5，ＴＲ6のエミッタ及びベースにそれ
ぞれ接続され、ベースはまたダイオードＤ3，Ｄ4及び抵
抗Ｒ1，Ｒ2の直列回路でそれぞれ接地され、このトラン
ジスタＴＲ5，ＴＲ6は電流変化を増幅し、コレクタはそ
れぞれダイオードＤ1，Ｄ2を介して電流制限トランジス
タＴＲ3，ＴＲ4のゲートに接続される。トランジスタＴ
Ｒ3，ＴＲ4のゲートは、抵抗Ｒ3，Ｒ4とまたバイアス用
定電流源Ａ3，Ａ4を介しそれぞれ電源＋Ｖcc3，−Ｖcc3
にそれぞれ接続され、またトランジスタＴＲ3，ＴＲ4の
ゲートは抵抗Ｒ3，Ｒ4とレベルシフト用電源ＢＴ1,ＢＴ
2をそれぞれ介し出力端に接続される。
【０００９】出力トランジスタＴＲ1，ＴＲ2のゲートは
バイアス電源Ａ1，Ａ2を介してそれぞれ電源＋Ｖcc1，
−Ｖcc1に接続され、入力信号端Ｎより信号がバイアス
用電源ＢＴ3 を介して両出力トランジスタのベースに供
給される。電流制限用のトランジスタＴＲ3，ＴＲ4 に
流れる電流は終段素子である出力トランジスタＴＲ1，
ＴＲ2に流れる電流値と同じである。
バイアス電源Ａ1，Ａ2を介してそれぞれ電源＋Ｖcc1，
−Ｖcc1に接続され、入力信号端Ｎより信号がバイアス
用電源ＢＴ3 を介して両出力トランジスタのベースに供
給される。電流制限用のトランジスタＴＲ3，ＴＲ4 に
流れる電流は終段素子である出力トランジスタＴＲ1，
ＴＲ2に流れる電流値と同じである。
【００１０】負荷ＲＬが短絡等により出力トランジスタ
ＴＲ1，ＴＲ2の電流が増大すると、検出用の抵抗Ｒ1，
Ｒ2の両端電圧も増加する。検出増幅用のトランジスタ
ＴＲ5，ＴＲ6 のＶBEがＯＮする値になった場合トラン
ジスタＴＲ3，ＴＲ4のＶBEはダイオードＤ1，Ｄ2とトラ
ンジスタＴＲ5，ＴＲ6で固定され一定の電流値に制限さ
れる。従ってトランジスタＴＲ1，ＴＲ2 のソース電流
もトランジスタＴＲ3，ＴＲ4 と同様に負荷変動を検出
した結果として電流が制限され出力トランジスタＴＲ
1，ＴＲ2を保護する事ができる。
ＴＲ1，ＴＲ2の電流が増大すると、検出用の抵抗Ｒ1，
Ｒ2の両端電圧も増加する。検出増幅用のトランジスタ
ＴＲ5，ＴＲ6 のＶBEがＯＮする値になった場合トラン
ジスタＴＲ3，ＴＲ4のＶBEはダイオードＤ1，Ｄ2とトラ
ンジスタＴＲ5，ＴＲ6で固定され一定の電流値に制限さ
れる。従ってトランジスタＴＲ1，ＴＲ2 のソース電流
もトランジスタＴＲ3，ＴＲ4 と同様に負荷変動を検出
した結果として電流が制限され出力トランジスタＴＲ
1，ＴＲ2を保護する事ができる。
【００１１】従来出力トランジスタのソース側、低イン
ピーダンス側に検出用抵抗を設けていたが上記実施例で
は出力トランジスタのドレイン側に設けたため例え電流
変動が同じであってもインピーダンスが高いために抵抗
に含まれるインダクタンス成分による電波の放出や、他
の回路への電流変動妨害を弱めることができる。
ピーダンス側に検出用抵抗を設けていたが上記実施例で
は出力トランジスタのドレイン側に設けたため例え電流
変動が同じであってもインピーダンスが高いために抵抗
に含まれるインダクタンス成分による電波の放出や、他
の回路への電流変動妨害を弱めることができる。
【００１２】図２及び図３はそれぞれ本発明の他の一実
施例を示す図である。これらの図は電流制限するレベル
シフト用素子をダーリントン接続、及びインバーテット
ダーリントン接続した場合の実施例である。図１と同様
の働きの素子については図１の番号と合わせた。
施例を示す図である。これらの図は電流制限するレベル
シフト用素子をダーリントン接続、及びインバーテット
ダーリントン接続した場合の実施例である。図１と同様
の働きの素子については図１の番号と合わせた。
【００１３】出力トランジスタＴＲ1，ＴＲ2のソースか
ら直接負荷ＲＬに出力が供給されそれぞれのソースはダ
ーリントン回路の電圧レベルシフト回路１ｂ及びインバ
ーテットダーリントン回路１ｃに縦接続される。回路は
同様の動作なので説明を略す。
ら直接負荷ＲＬに出力が供給されそれぞれのソースはダ
ーリントン回路の電圧レベルシフト回路１ｂ及びインバ
ーテットダーリントン回路１ｃに縦接続される。回路は
同様の動作なので説明を略す。
【００１４】電圧レベルシフト回路側のドレイン側に検
出用抵抗Ｒ1，Ｒ2を設けたので、ソース抵抗で出力トラ
ンジスタＴＲ1，ＴＲ2と同様の動作電流量ではあるが負
荷ＲＬ側から見た場合にトランジスタＴＲ3，ＴＲ4のソ
ース〜ドレイン間のインピーダンスが大であるので負荷
ＲＬに対するひずみ出力は無視できるほど少ない。また
トランジスタＴＲ1，ＴＲ2のソースが直接負荷ＲＬに接
続されるので負荷に対する付加部品による不要なひずみ
を除去する事ができる。
出用抵抗Ｒ1，Ｒ2を設けたので、ソース抵抗で出力トラ
ンジスタＴＲ1，ＴＲ2と同様の動作電流量ではあるが負
荷ＲＬ側から見た場合にトランジスタＴＲ3，ＴＲ4のソ
ース〜ドレイン間のインピーダンスが大であるので負荷
ＲＬに対するひずみ出力は無視できるほど少ない。また
トランジスタＴＲ1，ＴＲ2のソースが直接負荷ＲＬに接
続されるので負荷に対する付加部品による不要なひずみ
を除去する事ができる。
【００１５】
【発明の効果】本発明によると電力増幅素子のソース側
に検出用抵抗を設けたので負荷条件による抵抗や基板の
インダクタンスによる妨害ひずみを弱めることができる
と共に出力トランジスタを負荷の変動による電流増を高
速に制限し出力回路を保護する事ができる。
に検出用抵抗を設けたので負荷条件による抵抗や基板の
インダクタンスによる妨害ひずみを弱めることができる
と共に出力トランジスタを負荷の変動による電流増を高
速に制限し出力回路を保護する事ができる。
【図１】本発明の一実施例を示す図。
【図２】本発明の他の一実施例を示す図。
【図３】本発明の他の一実施例を示す図。
【図４】従来例を示す図。
１ａ，ｂ，ｃ 電圧レベルシフト回路 ＴＲ1〜6 トランジスタ
Claims (1)
- 【請求項１】 電力増幅器の電力増幅素子の電流を制限
する回路に於いて、電力増幅素子と縦列接続された電流
制限回路を有し、上記電流制限回路は上記電力増幅素子
と検出用抵抗を介しカスコード接続され、上記電圧レベ
ルシフト回路素子に流れる電流を検出し電流を制限する
電流制限回路により上記電力増幅素子を保護する事を特
徴とする増幅器の保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5200049A JPH0738343A (ja) | 1993-07-19 | 1993-07-19 | 増幅器の保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5200049A JPH0738343A (ja) | 1993-07-19 | 1993-07-19 | 増幅器の保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0738343A true JPH0738343A (ja) | 1995-02-07 |
Family
ID=16417984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5200049A Withdrawn JPH0738343A (ja) | 1993-07-19 | 1993-07-19 | 増幅器の保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738343A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2005057229A1 (ja) * | 2003-12-09 | 2007-07-05 | 株式会社アドバンテスト | バッファー回路、ドライバ回路、半導体試験装置、及び半導体集積回路 |
| JP2015106790A (ja) * | 2013-11-29 | 2015-06-08 | 株式会社メガチップス | 電力増幅器 |
-
1993
- 1993-07-19 JP JP5200049A patent/JPH0738343A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2005057229A1 (ja) * | 2003-12-09 | 2007-07-05 | 株式会社アドバンテスト | バッファー回路、ドライバ回路、半導体試験装置、及び半導体集積回路 |
| JP4806567B2 (ja) * | 2003-12-09 | 2011-11-02 | 株式会社アドバンテスト | バッファー回路、ドライバ回路、半導体試験装置、及び半導体集積回路 |
| JP2015106790A (ja) * | 2013-11-29 | 2015-06-08 | 株式会社メガチップス | 電力増幅器 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001003 |