WO2007052389A1 - パワーアンプおよびそのアイドリング電流設定回路 - Google Patents

パワーアンプおよびそのアイドリング電流設定回路 Download PDF

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PCT/JP2006/314206
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Kazuhisa Ishiguro
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Niigata Seimitsu Co., Ltd.
Ricoh Co., Ltd.
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Definitions

  • the present invention relates to a power amplifier and its idling current setting circuit, and is particularly suitable for use in a power amplifier in which the output of a pre-driver is taken out by a subsequent driver.
  • Power amplifiers include class A, class A class B, class B, class C and class D amplifiers depending on the operating point.
  • the class B amplifier has zero bias current when there is no signal (when there is no input signal), so the zero cross point of the AC signal that is output when there is a signal (when there is an input signal). And discontinuity, resulting in cross distortion. For this reason, an appropriate bias current is supplied when there is no signal to improve this distortion.
  • the current that flows when there is no signal is the idling current, and this type is the same as the class AB amplifier. Therefore, the operating point of the class AB amplifier is the point where the load line rises slightly.
  • the class AB amplifier operates the upper half '(positive half cycle) and the lower half (negative half cycle) of the AC signal with separate transistors to achieve low current consumption.
  • the “method” is often adopted.
  • the output signal is generated by driving the upper half and the lower half with a differential amplifier circuit at the front stage (output transistor (dry) at the rear stage connected to the puller with a push-pull connection). (For example, see Patent Document 1).
  • Patent Document 1 Japanese Patent Laid-Open No. 1 1-3 0 8 0 5 7 Disclosure of the invention
  • the idling current is constant regardless of the power output level.
  • the idling current is constant in a transmitter system in which multiple power output levels can be selected.
  • the idling current is set when a small power output level is selected. Will become unnecessarily large and useless consumption current will increase.
  • the idling current is reduced to reduce the current consumption, a large power output cannot be obtained.
  • Patent Document 1 an idling current setting circuit is provided, and the idling current can be adjusted.
  • the technique described in Patent Document 1 causes the following problems.
  • Patent Document 1 The first problem is that in Patent Document 1, the idling current and the open gain of the power amplifier cannot be set independently. That is, patent literature
  • the idling current is determined by the current mirror ratio between the transistors 10 03 and 20 3 and the output transistors 10 04 and 20 04 and the values of the resistors R 3 and R 4.
  • the transistors 10 3 and 20 3 and the resistors R 3 and R 4 are involved in the open gain of the power amplifier. Therefore, the idling current can be set arbitrarily regardless of the open gain. Can not. For this reason, it is difficult to optimally design the idling current and open gain according to the power output level.
  • Patent Document 1 The second problem is that in Patent Document 1, it is only possible to adjust the idling current of the driver and not to reduce the current consumption of the pre-driver. It is a problem. In other words, in the technique described in Patent Document 1,
  • the pre-driver By supplying the two signals output from the (differential amplifier circuit 1) separately to the upper and lower drivers (output transistors 10 4, 2 0 4), push-pull to the driver Drive the connected driver.
  • the pre-driver requires two outputs, so two circuits are required for this, and the current consumption of the pre-driver increases accordingly.
  • Patent Document 1 The third problem is that in Patent Document 1, the frequency characteristics in the high-frequency region are degraded. As described above, in Patent Document 1, signals are transmitted to the driver separately from the two outputs of the pre-drino, and the two output signals have a phase of 1 in the low frequency region. 8 0 degrees different. However, the signal path from the pre-drying device that drives the output transistor 10 4 and the pre-drying power that drives the output transistor 2 0 4 are different, and the circuit configuration of these signal paths is different. When the signal frequency increases, the phase relationship between the two signals output from the pre-driver shifts from 1800 degrees, and distortion due to phase shift occurs. Therefore, the amplifier described in Patent Document 1 cannot be used in the high frequency region.
  • the present invention has been made to solve such a problem, and can be used up to a high frequency range, and the idling current and the open gain can be set independently. It is intended to provide a power amplifier that can reduce current consumption in a transmitter system that can select multiple power output levels. .
  • the power amplifier of the present invention is arranged in a power amplifier having a pre-driver, a driver, and a feedback current setting circuit.
  • the driver is configured with a push-pull type output transistor connected from a single output point of the pre-driver.
  • the idling current setting circuit is connected to the output transistor of the driver due to the current mirror relationship, a plurality of current setting resistors, and a plurality of current setting resistors. It consists of a switch for switching to one of the setting resistors and a high-resistance resistance pile connected to the gate of the output transistor.
  • the value of the resistor connected to the gate of the output transistor is very large with respect to the output impedance of the pre-driver. Damping is not a concern. Therefore, the current setting transistor does not contribute to the open gain of the power amplifier.
  • the idling current can be set by the current mirror ratio between the current setting h transistor not related to the open circuit gain and the output transistor of the driver. Therefore, the feedback current can be arbitrarily set independently of the open gain. Therefore, it is possible to realize an optimum design of the filing current and the open gain according to the power output level.
  • a single signal is output from the pre- ⁇ driver, which is supplied to a push-pull type output transistor that constitutes the driver.
  • FIG. 1 is a diagram illustrating a configuration example of the power amplifier according to the first embodiment.
  • FIG. 2 is a diagram illustrating a configuration example of the pre-driver according to the first and second embodiments.
  • FIG. 3 is a diagram illustrating a configuration example of a amplifier according to the second embodiment.
  • FIG. 4 is a diagram illustrating a configuration example of a pre-K driver according to the third embodiment.
  • FIG. 5 is a diagram illustrating a drain current. Is a diagram showing the relationship between the drain-source voltage
  • Figure 6 is a diagram showing the line current of the current setting transistor.
  • Figure 7 shows the K-line current of the current setting transistor.
  • FIG. 8 is a diagram showing the drain current of the transistor when the channel modulation effect is taken into account.
  • FIG. 1 is a diagram illustrating a configuration example of a power amplifier according to the first embodiment.
  • the power amplifier of this embodiment includes a pre-driver 1 that amplifies the voltage of the input signal to a desired level, and a dry amplifier 2 that amplifies the power of the output signal of the pre-driver 1 to a desired level. And an idling current setting circuit 3 for setting the idling current of the dryer 2.
  • FIG. 2 is a diagram illustrating a configuration example of the pre-driver 1.
  • reference numeral 1 1 denotes a differential amplifier circuit.
  • the differential pair consisting of two transistors M 1 and M 2 and the output of the differential amplifier circuit 1 1 are double-ended as a single output. It consists of a current mirror circuit M 3, M 4 for extraction and a constant current circuit I c connected to the differential pair.
  • the pair of transistors M l and M 2 that make up the differential pair has their gates connected to the two input terminals INI and IN 2 and the source of the two transistors M l and M 2 These are commonly connected to each other, and one end of a constant current circuit Ic is connected to these common sources. The other end of the constant current circuit I c is grounded.
  • the drains of these two transistors M 1 and M 2 are connected to the power supply VDD via the transistors M 3 and M 4, respectively.
  • Transistors M3 and M4 are connected by a current mirror.
  • R 1 1 and R 1 2 are bias resistances, and apply a bias voltage V B to the transistors M 1 and M 2.
  • M 5 is a common source transistor in which the output signal of the differential amplifier circuit 11 is supplied to the gate, and functions as a common source amplifier.
  • This source substitution amplifier M 5 has its drain connected to the constant current circuit I o and also connected to the output terminal O U T 1.
  • the source of the common-source amplifier M5 is connected to the power supply V DD.
  • the pre-driver 1 of the present embodiment is configured to take out the output of the differential amplifier circuit 11 as a single output by the common-source amplifier M5.
  • Dora 2 includes push-pull type output transistors Q 1 and Q 2 connected from a single output point OUT 1 of pre-driver 1.
  • the first output transistor Q 1 is connected between the power supply VDD and the output terminal OUT of the ° ⁇ -amp, and between the output terminal OUT and the ground.
  • the second output transistor Q2 is connected.
  • the two output transistors Q l and Q 2 of driver 2 are connected by capacitive coupling of capacitors C 1 and C 2 from a single output point O U T 1 of pre-dryer 1.
  • two capacitors CI and C 2 are connected in parallel to the single output point OUT 1 of the pre-driver 1, and the gates of the output transistors Q l and Q 2 are connected to the capacitors CI and C 2 respectively.
  • the idling current setting circuit 3 is connected to the current setting transistors Q 3 and Q 4 connected to the output transistors Q 1 and Q 2 of the driver 2 in a current mirror relationship.
  • Multiple current setting resistors R1 to R4 Multiple analog switches ASW1 to ASW4 for switching to any of the multiple current setting resistors R1 to R4, and output transistor Q
  • the resistors R bl and R b 2 are connected between the gates of l and Q 2 and the current setting transistors Q 3 and Q 4.
  • the drain and gate of the first current setting transistor Q 3 are connected.
  • the source is connected to the power supply VDD, and the drain is connected to the gate of the first output transistor Q 1 through the first resistor R b 1 '. Yes.
  • the drain and gate of the second current setting transistor Q 4 are connected.
  • the source is connected to the ground, and the drain is connected to the gate of the second output transistor Q 2 via the second resistor R b 2.
  • the gates of the first current setting transistor Q3 and the second current setting transistor Q4 are the first analog switch ASW1, first and second current setting They are connected to each other through a series circuit comprising resistors R 1 and R 2 and a second analog switch ASW 2. Also, the gates of the first current setting transistor Q3 and the second current setting transistor Q4 The gates are connected to each other via a series circuit including a third analog switch ASW 3, third and fourth current setting resistors R 3 and R 4, and a fourth analog switch ASW 4. ing.
  • the first analog switch A is connected between the gate of the first current setting transistor Q 3 and the gate of the second current setting transistor Q 4.
  • ASW 3, third and fourth current setting resistors R 3, R 4, and a second series circuit comprising a fourth analog switch ASW 4 are connected in parallel.
  • the first resistor R b 1 is connected between the gate of transistor Q 1 and the first current setting gate transistor Q 3, and the second output transistor Q 2 gate is connected.
  • a second resistor R b 2 is connected between the first gate and the gate of the second current setting transistor Q 4.
  • the output terminal OUT of the power amplifier is connected between the two output transistors Q l and Q 2, and is connected to the first and second current setting resistors R l and R 2.
  • the power amplifier of this embodiment which is also connected between the third and fourth current setting resistors R 3 and 'R 4, can select a plurality of power output levels. Applies to transmitter systems.
  • the transmitter system is provided with a switch control unit 100, which turns on one of analog switches ASW1 to ASW4 according to the selected power output level.
  • the control signal of whether to do is output.
  • the idling current setting circuit 3 switches the selection state of the analog switches ASW 1 to ASW 4 based on the control signal output from the switch control unit 100. Set the best idling current at the selected power output level Determine.
  • an example is shown in which two power output levels can be selected.
  • the first and second analog switches ASW 1 and ASW 2 are turned on, and the third and fourth analog switches ASW 3 and ASW are turned on. 4 turns off.
  • the idling current of the driver 2 is determined by the current setting transistors Q 3 and Q 4 and the current setting resistors R 1 and R 2.
  • Vgs 3 is the first The voltage between the gate and source of the transistor Q3 for current setting
  • Vgs4 is the voltage between the gate and source of the second current setting transistor ⁇ transistor Q4.
  • the output transistor Q1 and Q2 of driver 2 are supplied with an idling current determined by the aspect ratio of the current setting transistor Q3 and the current setting transistor Q4.
  • Output transistor Q 1 and Q 2 are for current setting.
  • the driver 2 idling current is the gate-source voltage Vgs3, Vgs4 of the current setting transistors Q3, Q4. It depends on the values of the current setting resistors R 3 and R 4.
  • a plurality of current setting transistors Q 3 and Q 4, a plurality of current setting resistors R 1 to R 4, and a selected power output level are set. Since the idling current setting circuit 3 with analog switches ASW 1 to ASW 4 that perform switching operation in response to this is provided, the idling current of the dryer 2 can be varied according to the output level of the power source. can do. That is, when a large power output is selected, the driver 2 idling current is set to a large value accordingly.When a small power output is selected, the driver 2 idling current is reduced. It is possible to reduce unnecessary current consumption by setting to a proper value.
  • the resistance values of the high-resistance resistors R b 1 and R b 2 are very large with respect to the output impedance of the pre-driver 1, the signal from the high-resistance resistors R bl and R b 2 Attenuation need not be taken into account. Therefore, the current setting transistors Q 3 and Q 4 described above are not involved in the open gain of the power amplifier. As a result, according to the present embodiment, the current migrating between the current setting transistors Q 3 and Q 4 and the output transistors Q l and Q 2 of the driver 2 that are not involved in the open gain. Since the idling current can be set by the error ratio, the idling current can be arbitrarily set independently of the open gain of the power amplifier. Therefore, it is possible to realize an optimum design of the idling current and the open gain according to the level of the single output.
  • the pre-driver 1 includes a differential pair composed of two transistors M 1 and M 2, and the pre-driver 1 Since the current mirror circuit M 3, M 4 for taking out the output as a single output by double-end is provided, the pre-driver 1 outputs a single signal, which This is supplied to the push-pull type output transistors Q l and Q 2 that make up the system. This eliminates the need for two signal output circuits in the pre-driver 1, and reduces the driver 2 idling current when the selected power output level is low. Thus, not only can the current consumption be reduced, but also the current consumption of the pre-driver 1 can be reduced. Further, in this embodiment, the capacitive coupling between the pre-driver 1 and the dryer 2 is performed by the capacitors C 1 and C 2.
  • the interface circuit between the driver 1 and the driver 2 can be deleted, and the current consumption in the interface circuit can also be reduced. According to Pre-Driver 1 to Driver 2
  • the phases of the input signals to the push-pull type output h transistors Q 1 and Q 2 are the same. It is possible to avoid the disadvantage that the phase relationship of the output signal is shifted in the high frequency region. As a result, distortion due to phase shift in the high frequency region can be suppressed, and the power amplifier of this embodiment can be used from a low frequency circuit to a high frequency circuit. .
  • the analog switches ASW 1 to ASW 4 for switching the idling current are not arranged on the signal path, so the analog switches ASW 1 to ASW 4 are There is no effect on the frequency characteristics due to the capacity. For this reason, the power amplifier of this embodiment is particularly useful for application to a high-frequency circuit.
  • FIG. 3 is a diagram illustrating a configuration example of a power amplifier according to the second embodiment.
  • the same reference numerals as those shown in FIG. 1 have the same functions, and therefore redundant description is omitted here.
  • the two power output levels that can be selected in the transmitter system are in the relationship of the first power output level>> the second power output level. That is, the first power output level is very high compared to the second power output level.
  • the resistance values of the current setting resistors R 1 and R 2 should be very large.
  • the third and fourth current setting transistors Q 5 and Q 6 are additionally provided, and the third and fourth high setting transistors are provided. It is recommended to further provide resistance resistance R b 3 and R b 4.
  • the drain and the gate are connected.
  • the source is connected to the power supply VDD, and the drain is connected to the gate of the first output transistor Q 1 through the third high-resistance resistor R b 3. Yes.
  • the drain and gate of the fourth current setting transistor Q6 are connected.
  • the source is connected to the ground, and the drain is connected to the gate of the second output transistor Q 2 via the fourth high-resistance resistor R b 4.
  • the gate of the first current setting transistor Q3 and the gate of the second current setting transistor Q4 are the first analog switch ASW1, the first and second currents They are connected to each other via a series circuit composed of setting resistors R l and R 2 and a second analog switch ASW 2.
  • the third current setting transistor Q5 and the fourth current setting transistor Q6 The gates are connected to each other via a series circuit consisting of the third analog switch ASW 3, the third and fourth current setting resistors R 3 and R 4 and the fourth analog switch ASW 4. Has been.
  • FIG. 4 is a diagram showing a configuration example of the pre-drying board 1 according to the third embodiment.
  • constituent elements having the same functions as those shown in FIG. 2 are denoted by the same reference numerals.
  • the differential amplifier of the input stage is configured in a twin differential format. That is, the first differential amplifier circuit 1 1 and the second differential amplifier circuit 1 2 are provided as differential amplifiers in the input stage. These two differential amplifier circuits 1 1 and 1 2 both perform an amplification operation based on signals input from the same input terminals I N 1 and I N 2 and output the amplified signals.
  • the first differential amplifier circuit 1 1 uses a double pair to extract the differential pair consisting of two transistors M l and M 2 and the output of the differential amplifier circuit 1 1.
  • the pair of transistors M l and M 2 constituting the differential pair is connected to the two input terminals 1 N 1 and I N 2.
  • the differential pair of the first differential amplifier circuit 1 1 consists of two transistors M l , M2 sources are connected in common with each other, and one end of a constant current circuit Ic is connected to these common sources. The other end of the constant current circuit Ic is grounded.
  • the drains of these two transistors M l and M 2 are connected to the power supply VDD via transistors M 3 and M 4, respectively.
  • Transistors M 3 and M 4 are connected by a current mirror.
  • the second differential amplifier circuit 12 has a differential pair consisting of two transistors M 6 and M 7, and a current for taking out the output of the differential amplifier circuit 1 1 with a double end. It consists of mirror circuits M 8 and M 9 and a constant current circuit I c connected to the differential pair.
  • the constant current circuit I c is shared by the two differential amplifier circuits 1 1 and 1 2.
  • the gates of the pair of transistors M 6 and M 7 constituting the differential pair of the second differential amplifier circuit 12 are connected to the same two input terminals IN as the first differential amplifier circuit 1 1. 1 and IN 2 are connected.
  • the sources of the two transistors M 6 and M 7 are connected in common to each other, and one end of the constant current circuit I c is connected to these common sources. Has been. The other end of the constant current circuit I c is grounded.
  • the drains of these two transistors M 6 and M 7 are connected to the power supply V′DD via the transistors M 8 and M 9, respectively.
  • Transistors M8 and M9 are connected by a current mirror.
  • the output of the first differential amplifier circuit 1 1 is connected to the gate of the first common-source amplifier M 5.
  • the drain of the first common-source amplifier M 5 is connected to the drain of one of the transistors M i l constituting the current mirror circuit, and is also connected to the output terminal O U T 1.
  • the source of the first source grounding amplifier M5 is connected to the power source V DD.
  • the output of the first differential amplifier circuit 11 is taken out by the first common-source amplifier M 5.
  • the output of the second differential amplifier circuit 1 2 is connected to the second source ground. Connected to the gate of amplifier Ml0. Second source grounded amplifier M l
  • the drain of 0 is connected to the other transistor M l 2 that forms the current circuit.
  • the source of the second source grounded amplifier M10 is connected to the power source V DD.
  • the output of the second differential amplifier circuit 1.2 is taken out by the second source grounded amplifier M10.
  • a transistor M l 1 connected to the first source grounding amplifier M 5,
  • a transistor M l, 2 connected to the source ground amplifier M 1 0 of 2 is connected to a current mirror.
  • Transistor Ml2 is driven by the drain current of the second source grounded amplifier M10.
  • the size of the two transistors M11 and M12 connected to the current mirror are the same, the same drive capacity as transistor M11 or transistor M12 Will have.
  • the polarity and size of the transistors Ml, M2, M6, and M7 are all the same.
  • the polarity and size of transistors M3, M4, M8, and M9 are all the same.
  • the polarity and size of transistors M5 and M10 are the same.
  • the sizes of the transistors M 3 and M 4 and the transistor M 5 do not have to be the same.
  • the transistors M 8 and M 9 and the transistor M 10 are not necessarily the same size.
  • the polarity and size of transistors M i l and M l 2 are the same.
  • the drain current flowing through the second common-source amplifier M l 0 When there is no signal input to the input terminals INI and IN 2, the drain current flowing through the second source grounded amplifier M l 0 (this is called idling current) is as follows: For this reason, I com 4 + ⁇ I. I com is the common current value of constant current circuit I c, and ⁇ I is the channel modulation effect. Current increase.
  • the drain current I d of the transistors M 8 and M 9 when considering the channel modulation effect is 3
  • W is the gate width of transistors M8 and M9
  • L is the gate length of transistors M8 and M9
  • ⁇ Is the carrier mobility
  • C ox is the gate oxide capacity per unit area
  • the parameter represents the relative value of the change in channel length when the drain-source voltage Vds increases. is there.
  • FIG. 5 is a schematic representation of this (Equation 3).
  • the operation point of the transistor M 8 is the point A (the drain current is I d 1, the drain The source-to-source voltage is at V ds 1), and the operating point of transistor M 9 is at point B (drain current is I d 2, drain-to-source voltage is Vds 2).
  • the drain currents of transistors M6 and M7 are the same, the operating point of transistor M9 is B due to the negative feedback operation of transistors M8 and M9. It must change from point to point A. In other words, the stable point of transistor M9 is the point A of the drain-source voltage Vdsl.
  • the drain current I d does not change with respect to the change of the drain-source voltage Vds. Does not exist.
  • the stable point of the transistor M 9 is created by utilizing the channel modulation effect that has an adverse effect on the circuit design.
  • the transistor M8 is a diode that connects the gate and drain, so the gate-source voltage of the transistor M9 is the same as that of the transistor M8. Gate-source voltage equals V gs 1.
  • the drain-to-source voltage of the second source grounded amplifier M l 0 is greater than the drain-to-source voltage V gs l of the transistors M 8 and M 9. ,. Therefore, the idling current of the second source grounded amplifier M l 0 is I com / 4 + ⁇ I to which an increase ⁇ I due to the channel modulation effect is added.
  • the drain current of the second source grounded amplifier M l 0 also increases when the signal is input. can do.
  • the idling current of the first common-source amplifier M 5 is also I comZ 4 + ⁇ ⁇ for the same reason as described above.
  • the load connected to the output terminal OUT 1 is heavy, and the common current value I com of the constant current circuit I c used in the differential amplifier circuits 1 1 and 1 2 is not increased, and the common source voltage is not increased.
  • the common current value I com of the constant current circuit I c used in the differential amplifier circuits 1 1 and 1 2 is not increased, and the common source voltage is not increased.
  • the dynamic range of the upper half (positive half cycle) of the AC signal output from the output terminal OUT 1 is 1 Determined by the drain current supply capability of the common source amplifier M5.
  • the first common-source amplifier M5 can realize a sufficiently large current supply capability with the power supply VDD. Meanwhile, under the AC signal
  • the dynamic range of half (negative half cycle) is determined by the drain current supply capability of the transistor Mil.
  • the transistor M l 2 is connected to the transistor M l 1 and the transistor M l 2 is connected to the drain of the second source grounded amplifier M 10. Driven by the current.
  • the size of the two transistors M l 1 and M l 2 connected to the current mirror is the same, so that the transistor M l 1 is the same as the transistor M l 2.
  • the second source grounded amplifier M l 0 can also realize a sufficiently large current supply capability by the power supply V DD.
  • the second source grounded amplifier M l 0 and the current mirror circuit M l 1 and M l 2 connected to this are used.
  • the present invention is useful for a power amplifier of a type that takes out the output of a pre-driver with a subsequent driver.

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Abstract

　アイドリング電流設定回路３を、ドライバ２の出力トランジスタＱ１，Ｑ２に電流ミラー接続された電流設定用トランジスタＱ３，Ｑ４と、複数の電流設定用抵抗Ｒ１～Ｒ４と、複数の電流設定用抵抗Ｒ１～Ｒ４の何れかに切り替えるための複数のスイッチＡＳＷ１～ＡＳＷ４とを備えて構成することにより、パワーアンプの開放利得に関与しない電流設定用トランジスタＱ３，Ｑ４と出力トランジスタＱ１，Ｑ２との電流ミラー比でアイドリング電流を設定できるようにし、開放利得と独立してアイドリング電流を任意に設定できるようにする。

Description

明 細 書 パワーアンプおよびそのアイ ドリ ング電流設定回路 技 分野
本発明はパワーアンプおよびそのアイ ド リ ング電流設定回路に関 し、 特に、 プリ ドライバの出力を後段の ドライバで取り 出す形式のパワーァ ンプに用いて好適なものである。 背景技術
パワーアンプには、 動作点の違いによ り A級、 A B級、 B級、 C級、 D級な どのアンプがある。 この う ち B級アンプは、 無信号時 （入力信号 がないと き） のバイ アス電流がゼロのため、 有信号時 （入力信号がある と き） に出力される交流信号のゼロ ク ロス点で不連続にな り 、 ク ロスォ 歪みが発生する。 このため、 無信号時に適切なバイ アス電流を流 し、 この歪みを改善する。 この無信号時に流す電流がアイ ドリ ング電流 であ り 、 この形式を A B級アンプと ロ したがって、 A B級アンプの 動作点は、 負荷線が少 し立ち上がつた点になる。
A B級アンプは、 低消費電流を実現するために交流信号の上半分' （正 の半周期） と下半分 （負の半周期） と を別々の ト ラ ンジスタで動作させ る 「 A B級プッシュプル方式」 を採用する場合が多い。 A B級プッ シュ プル方式では 、 前段の差動増幅回路 (プリ ラ にプシシュプル接 続された後段の出力 ト ラ ンジスタ （ ドライ ) で上半分と下半分を駆動 する こ と によ り 出力信号を作っている （例えば、 特許文献 1 参照） 。
特許文献 1 特開平 1 1 — 3 0 8 0 5 7 号公報 発明の開示
この種の従来のパワーアンプでは、 パワー出力の レベルに関係なく ァ イ ドリ ング電流を一定と していた。 しかしながら、 複数のパワー出カ レ ベルを選択でき る ト ラ ンス ミ ッタ システムにおいてアイ ド リ ング電流を 一定とする と 、 次のよ う な問題を生じる。 すなわち、 選択可能な複数の パワー出力 レベルの う ち、 最大のパヮ一出力 レベルに合わせてアイ ドリ ング電流を大きな値に設定する と 、 小さいパワー出力 レベルが選択され たと きにアイ ド リ ング電流が必要以上に大き く なって しまい、 無駄な消 费電流が増大して しま う。 逆に、 低消費電流化のためにアイ ド リ ング電 流を小さ く する と、 大きいパワー出力が得られなく なって しま う。
そのため、 パワー出力 レベルに応じてアイ ド リ ング電流を調整可能と する こ とが望まれる。 なお、 上述の特許文献 1 に記載の発明では、 アイ ドリ ング電流設定回路が備えられ、 アイ ドリ ング電流を調整する こ とが 可能と なっている。 しかしながら、 上記特許文献 1 に記載の技術では、 以下のよ う な問題を生じる。
第 1 の問題は、 特許文献 1 ではアイ ド リ ング電流とパワーアンプの開 放利得と を独立に設定できないと い う 問題'である。 すなわち、 特許文献
1 においてアイ ド リ ング電流は、 ト ラ ンジスタ 1 0 3， 2 0 3 と 出力 ト ラ ンジスタ 1 0 4 , 2 0 4 との電流ミ ラー比および抵抗 R 3 , R 4 の値 で決まる。 こ こで、 ト ラ ンジスタ 1 0 3， 2 0 3 および抵抗 R 3 , R 4 はパワーア ンプの開放利得に関与するため、 開放利得と関係なく アイ ド リ ング電流を任意に設定する こ とができない。 そのため、 パワー出力の レベルに応じたアイ ドリ ング電流および開放利得の最適設計を行う こ と が困難である。
第 2 の問題は、 特許文献 1 では ドライバのアイ ド リ ング電流を調整で き るだけで、 プリ ドライバでの消費電流を低減する こ とができないと い ラ 問題である。 すなわち、 特許文献 1 に記載の技術では、 プリ ドラィノく
(差動増幅回路 1 ) から出力される 2 つの信号を別々 に上段と下段の ラィバ (出力 ト ラ ンジスタ 1 0 4 ， 2 0 4 ) に供給する こ と によ り 、 プ y ドラィバにプッシュプル接続された ドラィバを駆動する よ う になつて レ、る。 この場合、 プリ ドライバには 2つの出力が必要と なるため、 その ための回路も 2つ必要とな り 、 その分プリ ドライバの消費電流が増大し て しま ラ
第 3 の問題は、 特許文献 1 では高周波領域の周波数特性が劣化して し ま う と い う 問題である。 上述のよ う に、 特許文献 1 では 、 プリ ドラィノ の 2つの出力から別々 に ドライバに信号を伝達する よ う になっている そ して 、 当該 2つの出力信号は、 低周波領域では位相が 1 8 0度異なつ てレ、る 。 と こ ろが、 出力 ト ランジスタ 1 0 4 を駆動するプリ ドライノくか らの信号パス と出力 ト ラ ンジスタ 2 0 4 を駆動するプリ ドライノ 力、らの 信号パスの回路構成が異なるため、 増幅する信号の周波数が高く なる と プリ ドライバから出力される 2つの信号の位相関係が 1 8 0度からず れてきて、 位相ずれによる歪みが発生する。 そのため、 特許文献 1 に記 載の増幅器は、 高周波領域では使用する こ'とができない。
本発明は、 このよ う な問題を解決するために成されたものであ り 、 高 周波領域まで使用が可能であ り 、 アイ ド リ ング電流と開放利得と を独立 して設定する こ と が可能で 、 かつ 、 複数のパワー出力 レベルを選択可能 な ト ラ ンス ミ ッタ システムにおレ、て消費電流を低減する こ とが可能なパ ヮ一ァンプを提供する こ と を目的とする。
上記した課題を解決するために 、 本発明のパヮ ―ァンプは、 プリ ドラ ィバと ドライバと ァィ ド リ ング電流設定回路と を備えたパワーアンプに おレヽて 、 プリ ドライバを、 2 つの 卜 ラ ンジスタカ ら欣る差動対と 、 当該 プリ ドライバの出力をダブルェン Kで単一出力 と して取り 出すための電 流ミ ラ一回路と を備えて構成する また、 ドライバを、 プリ ドライバの 単一出力点から接続されたプッシュプル形の出力 ト ラ ンジスタを備えて 構成する 。 また、 アイ ド リ ング電流設定回路を、 ドライバの出カ ト ラ ン ジスタに電流ミ ラーの関係で接 feeされた電流設定用 ト ラ ンジスタ と、 複 数の電流設定用抵抗と 、 複数の 流設定用抵抗の何れかに切り 替えるた めのスィ ツチと、 出力 ト ランジスタのゲ一 卜に接続された高抵抗値の抵 杭と を備えて構成する
上記のよ う に構成した本発明において、 プリ ドライバの出力イ ンピー ダンスに対して、 出力 ト ランジスタのゲー トに接続された抵抗の値が非 常に大さいため、 当該高抵抗値抵抗による信号の減衰は考慮しなく てよ い。 そのため、 電流設定用 ト ランジスタは、 パワーアンプの開放利得に 関与しない。 これによ り 、 本発明によれば、 開放利得に関与しない電流 設定用 h ラ ンジスタ と ド.ラ の出力 ト ラ ンジスタ と の電流ミ ラー比で アイ ド y ング電流を設定する こ とができ るので、 開放利得と独立してァ ィ ド リ ング電流を任意に設定する こ とができ る。 したがって、 パワー出 力の レぺルに応じたァイ ドリ ング電流と 開放利得と の最適設計を実現す る こ とができ る。
また 、 本発明によれば、 プリ κラィバからは単一の信号が出力され、 これが ライバを '構成するプッシュプル形の出力 ト ランジスタに供給さ れる こ と と なるので、 プリ ドラィ に信号出力用の回路を 2つ以上設け る必要がない。 これによ り 、 電流を消費する回路を少なく する こ とがで き、 プリ ドライバの消費電流を低減する こ とができ る。
また、 本発明によれば、 プリ ドライバから ドライバには、 当該プリ ド ライバの単一の出力信号が伝達されるため、 従来のよ う に 2つの出力信 号の位相関係が高周波領域でずれてく る と い う 不都合はなく なる。 これ によ り 、 高周波領域での位相ずれによ る歪みの発生を抑制する こ とがで さる。 図面の簡単な説明
図 1 は、 第 1 の実施形態によるパワーアンプの構成例を示す図である 図 2は、 第 1および第 2 の実施形態によるプリ ドライバの構成例を示 す図である。
図 3は、 第 2 の実施形態によるノ ヮ ア ンプの構成例を示す図である 図 4は、 第 3 の実施形態によるプリ Kライバの構成例を示す図である 図 5は、 ドレイ ン電流と ドレイ ン一ソース間電圧との関係を示す図で め
図 6は、 電流設定用 トランジス タの レイ ン電流を示す図である。 図 7は、 電流設定用 トランジス タ の K レイ ン電流を示す図である。 図 8は、 チヤネル変調効果を考慮した場合における トランジスタの ド レイ ン電流を示す図である 発明を実施するための最良の形態
(第 1 の実施形態 )
以下、 本発明による第 1 の実施形態を図面に基づいて説明する。 図 1 は、 第 1 の実施形態によるパヮ一ア ンプの構成例を示す図である。 図 1 に示すよ うに、 本実施形態のパヮ一ァンプは、 入力信号を所望のレベル まで電圧増幅するプリ ドラィバ 1 と、 プリ ドライバ 1 の出力信号を所望 のレベルまで電力増幅する ドライ ノく 2 と 、 ドライ ノ 2のアイ ドリ ング電 流を設定するアイ ドリ ング電流設定回路 3 とを備えて構成されている。 図 2は、 プリ ドライバ 1 の構成例を示す図である。 図 2において、 1 1 は差動増幅回路であ り 、 2つの ト ラ ンジスタ M l , M 2から成る差動 対と、 差動増幅回路 1 1 の出力をダブルエン ドで単一出力と して取り 出 すための電流ミ ラ一回路 M 3 , M 4 と、 差動対に接続された定電流回路 I c とから構成されている。 差動対を構成する一対の ト ラ ンジスタ M l， M 2は、 そのゲー トが 2つの入力端子 I N I , I N 2に接続されている また、 2つの ト ラ ンジス タ M l , M 2の ソース ど う しが互いに共通に 接続され、 これらの共通ソースに定電流回路 I cの一端が接続されている 。 定電流回路 I cの他端は接地されている。 また、 これら 2つの ト ラ ンジ ス タ M l , M 2の ド レイ ンは、 それぞれ ト ラ ンジス タ M 3 , M 4 を介 し て電源 V D Dに接続されている。 ト ラ ンジス タ M 3 ， M 4 ど う しは電流 ミ ラーにて接続されている。
R 1 1 , R 1 2はバイ アス抵抗であ り 、 ト ラ ンジス タ M l , M 2に対 してバイ アス電圧 V Bを与える。 また、 M 5は差動增幅回路 1 1 の出力 信号がゲー 卜に供給される ソース接地型の ト ラ ンジスタであ り 、 ソース 接地アンプと して機能する。 このソース換地アンプ M 5は、 その ド レイ ンが定電流回路 I oに接続される と と もに、 出力端子 O U T 1 に接続され ている。 また、 ソース接地アンプ M 5のソースは電源 V D Dに接続され ている。 このよ う に、 本実施形態のプリ ドライバ 1 は、 差動増幅回路 1 1 の出力をソース接地アンプ M 5で単一出力 と して取り 出す形式と なつ ている。
ドラ 2は、 プリ ドライバ 1 の単一出力点 O U T 1 から接続された プッシュプル形の出力 ト ラ ンジスタ Q 1 ， Q 2を備えて構成されている 。 こ こで、 電源 V D Dと °ヮーア ンプの出力端子 O U Tとの間に第 1 の 出力 ト ラ ンジス タ Q 1 が接続され、 出力端子 O U Tと グラ ン ドとの間に 第 2 の出力 ト ラ ンジスタ Q 2 が接続されている。
ドライバ 2 の 2 つの出力 ト ラ ンジスタ Q l , Q 2 は、 プリ ドライ ノく 1 の単一出力点 O U T 1 からコ ンデンサ C 1 ， C 2 の容量結合によって接 続されている。 すなわち、 プリ ドライバ 1 の単一出力点 O U T 1 に対し て 2 つのコ ンデンサ C I , C 2 が並列に接続され、 それぞれのコ ンデン サ C I , C 2 に出力 ト ランジスタ Q l , Q 2 のゲー トが接続されている アイ ド リ ング電流設定回路 3 は、 ドライバ 2 の出力 ト ラ ンジスタ Q 1 , Q 2 に電流ミ ラーの関係で接続された電流設定用 ト ラ ンジス タ Q 3 , Q 4 と、 複数の電流設定用抵抗 R 1 〜 R 4 と、 複数の電流設定用抵抗 R 1 〜 R 4 の何れかに切 り 替えるための複数のアナロ グスィ ツチ A S W 1 〜 A S W 4 と 、 出力 ト ランジスタ Q l , Q 2 のゲー ト と電流設定用 ト ラ ンジスタ Q 3 , Q 4 のゲー ト と の間に接続された抵抗値の大きい抵抗 R b l ， R b 2 と を備えて構成されている。
具体的に言 う と、 第 1 の電流設定用 ト ラ ンジス タ Q 3 は、 その ド レイ ンと ゲー ト とが接続されている。 また、 ソースが電源 V D Dに接続され る と と もに、 ド レイ ンが第 1 の抵抗 R b 1 'を介 して第 1 の出カ ト ラ ンジ ス タ Q 1 のゲー トに接続されている。 第 2 の電流設定用 ト ラ ンジス タ Q 4 は、 その ド レイ ン と ゲー ト とが接続されている。 また、 ソースがグラ ン ドに接続される と と もに、 ド レイ ンが第 2 の抵抗 R b 2 を介 して第 2 の出力 ト ラ ンジスタ Q 2 のゲー 卜に接続されている。
第 1 の電流設定用 ト ランジスタ Q 3 のゲー ト と第 2 の電流設定用 ト ラ ンジスタ Q 4 のゲー トは、 第 1 のアナロ グスィ ッチ A S W 1 、 第 1 およ び第 2 の電流設定用抵抗 R l , R 2 、 第 2 のアナロ グスィ ッチ A S W 2 から成る直列回路を介 して互いに接続されている。 また、 第 1 の電流設 定用 ト ラ ンジスタ Q 3 のゲ一 ト と第 2 の電流設定用 ト ランジスタ Q 4 の ゲー トは、 第 3 のアナロ グスィ ツチ A S W 3 、 第 3 および第 4 の電流設 定用抵抗 R 3 ， R 4 、 第 4 のァナロ グスィ ッチ A S W 4 から成る直列回 路を介して互いに接続されている。
つま り 、 第 1 の電流設定用 ラ ンジスタ Q 3 のゲー ト と第 2 の電流設 定用 ト ラ ンジスタ Q 4 のゲ一 卜 と の間には、 第 1 のアナロ グスィ ッチ A
S W 1 、 第 1 および第 2 の電流設定用抵抗 R 1 ， R 2 、 第 2 のアナロ グ スィ ツチ A S W 2 から成る第 1 の直列回路とゝ 第 3 のァナロ グスィ ツチ
A S W 3 、 第 3および第 4 の電流設定用抵抗 R 3 , R 4 、 第 4 のアナ口 グスィ ツチ A S W 4 から成る第 2 の直列回路と が並列に接続されている また、 第 1 の出カ ト ラ ンジスタ Q 1 のゲー 卜 と第 1 の電流設定用 卜 ラ ンジスタ Q 3 のゲー ト と の間に第 1 の抵抗 R b 1 が接続され、 第 2 の出 力 ト ラ ンジスタ Q 2 のゲ一 ト と第 2 の電流設定用 ト ラ ンジスタ Q 4 のゲ ー ト と の間に第 2 の抵抗 R b 2 が接続されている。 パヮーァンプの出力 端子 O U Tは、 上述のよ う に 2つの出力 ト ラ ンジスタ Q l , Q 2 の間に 接続される と と もに、 第 1 および第 2 の電流設定用抵抗 R l ， R 2 の間 、 第 3および第 4 の電流設定用抵抗 R 3 , ' R 4 の間にも接続されている このよ う に構成した本実施形態のパワーアンプは、 複数のパワー出力 レベルを選択可能な ト ラ ンス ミ ッタ システムに適用 される。 この場合に おいて、 ト ラ ンス ミ ッ タ システムは、 スィ ッチ制御部 1 0 0 を備え、 選 択されたパワー出力 レベルに応じて、 アナロ グスィ ツチ A S W 1 〜A S W 4 のどれをオンとするかの制御信号を出力する。 アイ ド リ ング電流設 定回路 3 は、 スィ ッチ制御部 1 0 0から出力される制御信号に基づいて アナロ グスィ ッチ A S W 1 〜A S W 4 の選択状態を切 り 替える こ と によ り 、 選択されたパワー出力 レベルにおいて最良のアイ ド リ ング電流を設 定する。
本実施形態では、 2 つのパワー出力 レベルを選択可能な例を示してい る。 例えば、 第 1 のパワー出力 レベルが選択されたと きは、 第 1 および 第 2 のアナロ グスィ ッチ A S W 1 , A S W 2 がオンと な り 、 第 3および 第 4 のアナロ グスィ ッチ A S W 3 ， A S W 4 がオフ と なる。 このと き、 ドライバ 2 のアイ ド リ ング電流は、 電流設定用 ト ラ ンジスタ Q 3 , Q 4 および電流設定用抵抗 R l ， R 2 によ り 決定される。
つま り 、 電流設定用 ト ラ ンジス タ Q 3 , Q 4 の ド レイ ン電流 I d3 , I d4 は、 図 6 の （式 1 ) によって与えられる。 ただし、 アナロ グスィ ッチ
A S W 1 , A S W 2 , A S W 3 , A S W 4 のォン抵抗は 電流設定用抵 抗 R l , R 2 の抵抗値に比べて充分に小さいものとする この （式 1 ) において、 Vgs 3 は第 1 の電流設定用 ト ラ ンジスタ Q 3 のゲー ト ー ソー ス間電圧、 Vgs4 は第 2 の電流設定用 ■ト ラ ンジスタ Q 4 のゲ一 ト ー ソー ス間電圧である。 ライバ 2 の出力 ト ラ ンジスタ Q 1 ， Q 2 には、 電流 設定用 ト ラ ンジスタ Q 3 と電流設定用 ト ラ ンジスタ Q 4 とのァスぺク ト 比で決まるアイ ド V ング電流が流れる こ と にな れによ り 、 第 1 の パワー出力 レベルが選択されたと きの ドラ'ィバ 2 のァィ Kリ ング電流は
、 電流設定用 ト ラ ンジス タ Q 3 ， Q 4 のゲー ト — ソース間電圧 V gs 3 ,
V gs 4 および電流ョル
定用抵抗 R 1 ， R 2 の値に依存する こ とになる。 一方、 第 2 のパフ一出力 レベルが選択されたと きは 、 第 1 および第 2 のアナロ グスィ ッチ A S W 1 , A S W 2 がオフ と な り ゝ 第 3および第 4 のアナロ グスイ ツチ A S W 3 , A S W 4 がオンと なる このと き、 ドラ ィバ 2 のアイ ドリ ング電流は、 電流設定用 ト ラ ンジスタ Q 3 ， Q 4およ び電流設定用抵抗 R 3 ， R 4 によ り 決定される 。 すなわち 、 電流設定用 ト ラ ンジスタ Q 3 Q 4 の ドレイ ン電流 I d 3 ， I d 4 は 、 図 7 の （式 2
) によって与えられる。 出カ ト ラ ンジスタ Q 1 ， Q 2 には 、 電流設定用 ト ラ ンジスタ Q 3 と電流設定用 ト ラ ンジスタ Q 4 とのァスぺク ト比で決 まるアイ ド リ ング電流が流れる。 これによ り 、 第 2 のパワー出力 レベル が選択された と き の ドライバ 2 のアイ ド リ ング電流は、 電流設定用 ト ラ ンジスタ Q 3 , Q 4 のゲー ト 一 ソース間電圧 Vgs 3， Vgs4および電流 設定用抵抗 R 3 , R 4 の値に依存する こ と になる。
以上詳しく 説明 したよ う に、 第 1 の実施形態では、 複数の電流設定用 ト ラ ンジスタ Q 3 , Q 4 と 、 複数の電流設定用抵抗 R 1〜R 4 と 、 選択 されたパワー出力 レベルに応じてスィ ツチング動作するアナロ グスィ ッ チ A S W 1〜A S W 4 と を有するアイ ド リ ング電流設定回路 3 を設けた ので、 パヮ一出力 レベルに応じて ドライ ノ 2 のアイ ド リ ング電流を可変 とする こ と ができ る。 すなわち、 大きいパワー出力が選択されたと きは それに合わせて ドライバ 2 のアイ ド リ ング電流を大きな値に設定し、 小 さいパワー出力が選択されたと きは ドライバ 2 のアイ ド リ ング電流を小 さな値に設定して無駄な消費電流を削減する こ とができ る。
また、 プリ ドライバ 1 の出力イ ン ピーダンスに対して、 高抵抗値抵抗 R b 1 , R b 2 の抵抗値が非常に大きいため、 当該高抵抗値抵抗 R b l ， R b 2 によ る信号の減衰は考慮しなく でよい。 そのため、 上述の電流 設定用 ト ラ ンジス タ Q 3 , Q 4 は、 パワーア ンプの開放利得に関与しな い。 これによ り 、 本実施形態によれば、 開放利得に関与しない電流設定 用 ト ラ ンジス タ Q 3 , Q 4 と ドラ イ ノく 2 の出力 ト ラ ンジス タ Q l， Q 2 との電流ミ ラー比でアイ ドリ ング電流を設定する こ と ができ るので、 パ ヮーア ンプの開放利得と独立してアイ ド リ ング電流を任意に設定する こ とができ る。 したがって、 ノ ヮ一出力の レベルに応じたアイ ド リ ング電 流と 開放利得と の最適設計を実現する こ とができ る。
また、 第 1 の実施形態では、 プリ ドライバ 1 を、 図 2 に示すよ う に 2 つの ト ラ ンジスタ M l， M 2 から成る差動対と 、 当該プリ ドライバ 1 の 出力をダブルェン ドで単一出力と して取り 出すための電流ミ ラ一回路 M 3 ， M 4 と を備えて構成したので、 プリ ドライバ 1 からは単一の信号が 出力され、 これが ドライバ 2 を構成するプッシュプル形の出力 ト ラ ンジ スタ Q l , Q 2 に供給される こ と と なる。 これによ り 、 プリ ドライバ 1 には信号出力用の回路を 2つ設ける必要がなく な り 、 選択されたパワー 出力 レベルが小さレヽと き に ドライバ 2 のアイ ド リ ング電流を小さ く する こ と によつて消費電流を削減するだけでなく 、 プリ ドライバ 1 の消費電 流も削減する こ とができ る 。 また、 本実施形態では、. プリ ドライバ 1 と ドライ ノく 2 との間をコ ンデンサ C 1 , C 2 によって容量結合する こ と で
、 プリ ドラィノく 1 と ドライバ 2 と の間のイ ンタ フェース回路を削除する こ とができ 、 ィ ンタ フエ一ス回路での消費電流も削減する こ とができ る また、 第 1 の実施形態によれば、 プリ ドライバ 1 から ドライバ 2 には
、 当該プリ ラィバ 1 の単一の出力信号が伝達されるため、 プッ シュプ ル形の出力 h ラ ンジスタ Q 1 ， Q 2への入力信号の位相は同一と な り 、 従来のよ う に 2 つの出力信号の位相関係が高周波領域でずれて く る と い う不都合をな < すこ とができ る。 これによ 'り 、 高周波領域での位相ずれ による歪みの発生を抑制する こ とができ、 低周波回路から高周波回路ま で本実施形態のパワーアンプを使用する こ と ができ る よ う になる。
また、 第 1 の実施形態によれば、 アイ ド リ ング電流を切 り 替えるため のアナロ グスィ ツチ A S W 1 〜 A S W 4 が信号パス上には配置されない ため、 アナ グスィ ッチ A S W 1 〜 A S W 4 が持つ容量分による周波数 特性への影響がない。 このため、 本実施形態のパワーアンプは、 特に高 周波回路への応用に有益である。
(第 2 の実施形態） 次に、 本発明の第 2の実施形態を図面に基づいて説明する。 図 3は、 第 2の実施形態によるパワーアンプの構成例を示す図である。 なお、 こ の図 3において、 図 1 に示した符号と同一の符号を付したものは同一の 機能を有する ものであるので、 こ こでは重複する説明を省略する。
ト ラ ンス ミ ッ タ システムにおいて選択可能な 2つのパワー出力 レベル が、 第 1 のパワー出力 レベル > 〉第 2のパワー出力 レベルの関係にある とする。 すなわち、 第 2のパヮ一出力 レベルに比べて第 1 のパワー出力 レベルが非常に大きいもの とする。 この場合において、 第 2 のパワー出 カ レベルが選択された と きのアイ ド リ ング電流を最適にするためには、 電流設定用抵抗 R 1 , R 2の抵抗値を非常に大き な値にする必要がある このよ う な場合には、 図 3に示すよ う に第 3および第 4の電流設定用 ト ランジスタ Q 5 , Q 6 を更に設ける と と もに、 第 3および第 4の高抵 抗値抵抗 R b 3， R b 4 を更に設ける と 良い。
具体的に言う と 、 第 3の電流設定用 ト ラ ンジスタ Q 5は、 その ド レイ ンと ゲー ト と が接続されている。 また、 ソースが電源 V D Dに接続され る と と もに、 ドレイ ンが第 3の高抵抗値抵'抗 R b 3 を介 して第 1 の出力 ト ランジスタ Q 1 のゲ一 卜に接続されている。 第 4の電流設定用 ト ラ ン ジスタ Q 6は、 その ドレイ ンと ゲー ト と が接続されている。 また、 ソ一 スがグラン ドに接続される と と もに、 ドレイ ンが第 4の高抵抗値抵抗 R b 4を介して第 2の出力 ト ラ ンジスタ Q 2のゲー 卜に接続されている。 第 1 の電流設定用 ト ラ ンジスタ Q 3のゲー 卜 と第 2の電流設定用 ト ラ ンジスタ Q 4のゲー トは、 第 1 のアナロ グスィ ッチ A S W 1 、 第 1およ び第 2の電流設定用抵抗 R l , R 2、 第 2のアナロ グスィ ッチ A S W 2 から成る直列回路を介して互いに接続されている。 また、 第 3の電流設 定用 ト ラ ンジスタ Q 5のゲー ト と第 4の電流設定用 ト ラ ンジスタ Q 6の ゲー トは、 第 3のアナログスィ ッチ A S W 3、 第 3および第 4の電流設 定用抵抗 R 3 , R 4、 第 4 のアナログスィ ッチ A S W 4から成る直列回 路を介して互いに接続されている。
以上のよ うに構成した第 2の実施形態によるパワーアンプにおいて、 電流設定用 トランジスタ Q 5， Q 6 と出力 トランジスタ Q l , Q 2 との アスペク ト比を適当に選ぶことによ り 、 電流設定用抵抗 R l ， R 2の抵 抗値を非常に大きな値とすることなく最適化するこ とができる。
(第 3 の実施形態）
次に、 本発明による第 3の実施形態を図面に基づいて説明する。 図 4 は、 第 3 の実施形態によるプリ ドライ ノく 1 の構成例を示す図である。 な お、 この図 4において、 図 2に示した構成要素と同一の機能を有する構 成要素には同一の符号を付している。
図 4に示すよ うに、 第 3の実施形態では、 入力段の差動アンプをツイ ン差動形式にて構成している。 すなわち、 入力段の差動アンプと して、 第 1 の差動増幅回路 1 1 と第 2の差動増幅回路 1 2 とを備えている。 こ れら 2つの差動増幅回路 1 1 , 1 2は、 共に同じ入力端子 I N 1 ， I N 2から入力される信号をもとに増幅動作を行い、 増幅された信号を出力 する。
第 1 の差動増幅回路 1 1 は、 図 2の回路と同様に、 2つの トランジス タ M l , M 2から成る差動対と、 差動増幅回路 1 1 の出力をダブルェン ドで取り 出すための電流ミ ラ一回路 M 3 , M 4 と、 差動対に接続された 定電流回路 I c とから構成されている。 差動対を構成する一対の トランジ ス タ M l ， M 2は、 そのゲー ト が 2 つの入力端子 1 N 1 , I N 2に接続 されてレ、る。
また、 第 1 の差動増幅回路 1 1 の差動対は、 2 つの ト ラ ンジス タ M l , M 2のソースどう しが互いに共通に接続され、 これらの共通ソースに 定電流回路 I cの一端が接続されている。 定電流回路 I cの他端は接地さ れている。 また、 これら 2つの ト ラ ンジスタ M l , M 2の ド レイ ンは、 それぞれ トランジスタ M 3 , M 4を介して電源 V D Dに接続されている 。 ト ラ ンジスタ M 3 , M 4 どう しは電流ミ ラーにて接続されている。
また、 第 2の差動増幅回路 1 2は、 2つの ト ラ ンジスタ M 6 , M 7力、 ら成る差動対と、 差動増幅回路 1 1 の出力をダブルエン ドで取り 出すた めの電流ミ ラー回路 M 8 , M 9 と、 差動対に接続された定電流回路 I c と から構成されている。 定電流回路 I cは、 2つの差動増幅回路 1 1 , 1 2 で共用されている。 また、 第 2の差動増幅回路 1 2の差動対を構成する 一対の ト ラ ンジスタ M 6 , M 7のゲー トには、 第 1 の差動増幅回路 1 1 と同じ 2つの入力端子 I N 1 ， I N 2が接続されている。
第 2の差動増幅回路 1 2の差動対は、 2つの ト ラ ンジスタ M 6， M 7 のソースどう しが互いに共通に接続され、 これらの共通ソースに定電流 回路 I cの一端が接続されている。 定電流回路 I cの他端は接地されてい る。 また、 これら 2つの ト ラ ンジスタ M 6 , M 7の ドレイ ンは、 それぞ れ トランジスタ M 8， M 9 を介して電源 V'D Dに接続されている。 トラ ンジスタ M 8 , M 9 どう しは電流ミ ラーにて接続されている。
第 1 の差動増幅回路 1 1 の出力は、 第 1 のソース接地アンプ M 5のゲ — トに接続されている。 第 1 のソース接地アンプ M 5の ド レイ ンは、 電 流ミ ラ一回路を構成する一方の トランジスタ M i l の ドレイ ンに接続さ れると と もに、 出力端子 O U T 1 に接続されている。 また、 第 1 の ソ一 ス接地アンプ M 5のソースは電源 V D Dに接続されている。 このよ う に 、 本実施形態では、 第 1 の差動増幅回路 1 1 の出力を第 1 のソース接地 アンプ M 5で取り 出す形式となっている。
これと同様に、 第 2の差動増幅回路 1 2の出力は、 第 2のソース接地 アンプ M l 0のゲー トに接続されている。 第 2のソース接地アンプ M l
0の ド レィ ンは、 電流 ラ一回路を構成する他方の ト ランジスタ M l 2 に接続されている。 また 、 第 2のソース接地アンプ M l 0のソ一スは電 源 V D Dに接続されている。 このよ う に、 本実施形態では、 第 2の差動 増幅回路 1.2の出力を第 2のソ ―ス接地アンプ M l 0で取り 出す形式と なっている
第 1 の ソ一ス接地ァンプ M 5に接続された ト ラ ンジス タ M l 1 と、 第
2のソ一ス接地アンプ M 1 0に接 hiされた ト ラ ンジスタ M l, 2 と は電流 ミ ラ一接続されている。 卜 ラ ンジスタ M l 2は、 第 2のソース接地アン プ M 1 0の ドレイ ン電流によつて駆動される。 こ こで、 電流ミ ラー接続 された 2つの 卜 ラ ンジスタ M 1 1 ， M 1 2のサイ ズが同 じであれば、 ト ラ ンジスタ M 1 1 ち 卜 ラ ンジスタ M 1 2 と 同 じ駆動能力を有する こ と に なる。
以上のよ う な構成において 、 卜 ラ ンジスタ M l , M 2 , M 6 , M 7の 極性、 サイ ズは全て同一とする。 また、 ト ラ ンジス タ M 3， M 4 , M 8 , M 9の極性、 サイ ズは全て同一とする。 また、 ト ラ ンジス タ M 5， M 1 0の極性、 サイ ズは共に同一とする。 こ'こ で、 ト ラ ンジス タ M 3 , M 4 と ト ランジスタ M 5 と のサイ ズが同一である必要はない。 また、 ト ラ ンジスタ M 8 , M 9 と ト ラ ンジスタ M l 0 とのサイ ズが同一である ^要 はない。 また、 ト ラ ンジスタ M i l , M l 2の極性、 サイ ズは共に同一 とする。
次に、 第 2の ソース接地アンプ M l 0 を流れる ド レイ ン電流について 説明する。 入力端子 I N I , I N 2 に対 して信号の入力が無い と き にお ける第 2のソース接地アンプ M l 0 を流れる ド レイ ン電流 （これをアイ ド リ ング電流と言 う ） は、 以下の理由から I com 4 + Δ I と なる。 なお 、 I com は定電流回路 I c のコモン電流値、 Δ I はチャネル変調効果によ る電流増加分である。
ト ラ ンジスタ M 8 , M 9 の動作点は飽和領域にあるため、 チャネル変 調効果を考慮 した場合における ト ラ ンジス タ M 8 , M 9 の ド レイ ン電流 I d は、 図 8 の （式 3 ) で与えられる。 なお、 この （式 3 ) において、 W は ト ラ ンジス タ M 8 , M 9 のゲー ト幅、 Lは ト ラ ンジス タ M 8 , M 9 の ゲー ト長、 μ。はキャ リ アの移動度、 C ox は単位面積当た り のゲー ト酸化 膜容量、 え は ドレイ ン一 ソース間電圧 Vds が増大 した と きのチャネル長 変化の相対値を表すパラメ ータである。
こ の （式 3 ) を図式化 したのが図 5 である。 図 5 において、 初期状態 では ト ラ ンジス タ M 8 , M 9 の動作バラ ンスが崩れてお り 、 ト ラ ンジス タ M 8 の動作点が A点 （ ド レイ ン電流が I d 1 、 ド レイ ン一 ソース間電圧 が V ds 1 ) にあ り 、 ト ラ ンジスタ M 9 の動作点が B点 （ ド レイ ン電流が I d 2 、 ド レイ ン一 ソース間電圧が Vds 2 ) にある と仮定する。 し力 し、 ト ラ ンジスタ M 6 , M 7 の ド レイ ン電流が同一であるため、 ト ラ ンジス タ M 8 , M 9 の負帰還動作によ り ト ラ ンジス タ M 9 の動作点は B点から A点に変化せざる を得ない。 つま り 、 ト ラ ンジス タ M 9 の安定点は、 ド レイ ン一 ソース間電圧が Vds l の A点と なる。
通常、 チャネル変調効果の無い理想 ト ラ ンジス タ の飽和領域では、 ド レイ ン一 ソース間電圧 Vds の変化に対して ド レイ ン電流 I d が変化しな いため、 A点のよ う な安定点は存在 しない。 これに対して本実施形態で は、 本来な ら回路設計において悪影響を及ぼすチャネル変調効果を利用 して、 ト ラ ンジス タ M 9 の安定点を作 り 出 している。 一方、 ト ラ ンジス タ M 8 はゲー ト と ド レイ ンと を接続してある ダイ オー ドのため、 ト ラ ン ジス タ M 9 のゲ一 ト ー ソース間電圧は、 ト ラ ンジスタ M 8 のゲ一 ト ー ソ ース間電圧 V gs 1 に等 しく なる。
こ こで、 ト ラ ンジスタ M 8， M 9 のゲー ト 一 ソース間電圧 Vgs および ド レイ ン電流 I dが等しいこ と から、 ト ラ ンジスタ M 9の ド レイ ン一 ソー ス間電圧は ト ラ ンジスタ M 8のゲー ト ー ソース間電圧 Vgs l と等 し く な る。 その結果、 第 2の ソース接地アンプ M l 0のゲー ト 一 ソース間電圧 も Vgs l と なる。 し力、し、 第 2の ソース接地ア ンプ M l 0の ド レイ ン一 ソース間電圧は、 ト ラ ンジス タ M 8， M 9の ド レイ ン一 ソース間電圧 V gs l よ り も大き レ、。 そ こ で、 第 2の ソース接地ア ンプ M l 0のアイ ド リ ング電流は、 チャネル変調効果によ る増加分 Δ I を付加 した I com/ 4 + 厶 I と なる。
無信号時における第 2のソース接地アンプ M l 0のアイ ド リ ング電流 を大き く する こ と によ り 、 信号入力時における第 2の ソース接地アンプ M l 0の ド レイ ン電流も大き く する こ と ができ る。 これは、 第 1 の ソー ス接地アンプ M 5 も同様である。 第 1 の ソース接地アンプ M 5のアイ ド リ ング電流も、 上述したのと 同様の理由で I comZ 4 + Δ Ι と なる。 こ の アイ ド リ ング電流を大き く する こ と によ り 、 信号入力時における第 1 の ソース接地アンプ M 5の ド レイ ン電流も大き く する こ とができ る。
例えば、 出力端子 O U T 1 に接続されている負荷が重く 、 かつ、 差動 増幅回路 1 1 ， 1 2で使用 している定電流回路 I c のコモン電流値 I com を増加させずに ソース接地ア ンプ M 5， M l 0の ド レイ ン電流を増加さ せたい場合は、 ソース接地アンプ M 5 , M l 0のゲー ト長 Lを小さ く す る力 、 ゲー ト幅 Wを大き く する こ と で実現でき る。 半導体の製造プロセ スを考慮する と、 ゲ一 ト幅 Wを大き く する方が容易である。
上記のよ う に構成した第 3の実施形態によ るプリ ドライバ 1 では、 出 力端子 O U T 1 から出力される交流信号の上半分 （正の半周期） のダイ ナ ミ ック レンジは、 第 1 のソース接地アンプ M 5の ド レイ ン電流供給能 力で決まる。 第 1 のソース接地アンプ M 5は、 電源 V D Dによ り 充分に 大きな電流供給能力を実現する こ とが可能である。 一方、 交流信号の下 半分 （負の半周期） のダイナミ ッ ク レンジは、 ト ラ ンジスタ M i l の ド レイ ン電流供給能力で決まる。
上述したよ う に、 ト ラ ンジスタ M l 1 に対して ト ラ ンジスタ M l 2力 S 電流ミ ラ一接続され、 ト ラ ンジス タ M l 2は第 2の ソース接地アンプ M 1 0の ド レイ ン電流によって駆動される。 こ こで、 電流ミ ラ一接続され た 2つの ト ラ ンジスタ M l 1 , M l 2のサイ ズを同一と しているので、 ト ラ ンジスタ M l 1 は ト ラ ンジスタ M l 2 と 同 じ駆動能力を有する。 し たがって、 交流信号の下半分 Dのダイナ ミ ッ ク レンジは、 第 2のソース 接地アンプ M l 0の ド レイ ン電流供給能力で決まる と言える。 第 2の ソ ース接地アンプ M l 0 も、 電源 V D Dによ り 充分に大きな電流供給能力 を実現する こ とが可能である。
以上のよ う に、 第 3の実施形態によれば、 交流信号の下半分を作るた めに、 図 2のよ う に定電流回路 I oを用いる代わり に、 第 2のソース接地 アンプ M l 0およびこれに接続された電流ミ ラ一回路 M l 1 , M l 2 を 用いている。 これによ り 、 交流信号の下半分に関 しても、 定電流回路の 電流値を増やすこ と なく 充分に大きなダイナ ミ ッ ク レンジを得る こ とが でき る。 '
なお、 上記第 1 〜第 3の実施形態は、 何れも本発明を実施するにあた つての具体化の一例を示したものに過ぎず、 これらによって本発明の技 術的範囲が限定的に解釈されてはならないものである。 すなわち、 本発 明はその精神、 またはその主要な特徴から逸脱する こ と なく 、 様々 な形 で実施する こ とができ る。 産業上の利用可能性
本発明は、 プリ ドライバの出力を後段の ドライバで取 り 出す形式のパ ヮ一アンプに有用である。

Claims

請 求 の 範 囲
1 . 入力信号を所望のレベルまで電圧増幅するプリ ドライバと 、 上記プ リ ドライバの出力信号を所望のレベルまで電力増幅する ドライバと 、 上 記 ドライ バのアイ ド リ ング電流を設定するアイ ド リ ング電流設定回路と を備えたパワーアンプであって、
上記プリ ドライバは、 少なく と も 2つの ト ラ ンジスタから成る差動対 と 、 当該プリ ドライバの出力をダブルエン ドで単一出力と して取り 出す ための電流ミ ラー回路と を備えて構成されてお り 、
上記 ドライバは、 上記プリ ドライバの単一出力点から接 feeされたプッ シュプル形の出力 ト ラ ンジスタを備えて構成されてお り 、
上記アイ ドリ ング電流設定回路は、 上記 ドライ バの出力 卜 ラ ンジスタ に電流 ミ ラーの関係で接続された電流設定用 ト ラ ンジスタ と 、 複数の電 流設定用抵抗と、 上記複数の電流設定用抵抗の何れかに切 り 替えるため のスィ ッチと、 上記出力 ト ラ ンジスタのゲ一卜に接続された高抵抗値の 抵抗と を備えて構成されている こ と を特徴とするパワーァンプ
2 . 上記 ドライバの出力 ト ラ ンジスタは、 '上記プリ ドライノくの単一出力 点から容量結合で接続されている こ と を特徴とする請求の 囲第 1 項に 記載のパワーアンプ。
3 . 入力信号を所望のレベルまで電圧増幅するプリ ドライ と 、 上記プ リ ドライバの出力信号を所望の レベルまで電力増幅する ドラィバと を備 えたパワーアンプに適用されるアイ ド リ ング電流設定回路であつて、 上記 ドライバの出カ ト ラ ンジスタに電流ミ ラーの関係で接 feeされた電 流設定用 ト ラ ンジス タ と 、 複数の電流設定用抵抗と 、 上記複数の電流設 定用抵抗の何れかに切 り 替えるためのスィ ツチと 、 上記出力 ト ラ ンジス タ のゲー トに接続された高抵抗値の抵抗と を備えたこ と を特徴とするァ ィ ド リ ング電流設定回路。
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