JP5931814B2 - 混合アナログおよびデジタル集積回路 - Google Patents

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Description

この発明は一般に回路に関し、特にアナログ回路とデジタル回路を別個のダイ上に組み立て、そのダイを積み重ねて単一のパッケージに集積する技術に関する。
多くのアプリケーションはアナログ信号処理およびデジタル信号処理の両方を必要とする。そのようなアプリケーションの１つは無線通信の領域内にあり、混合されたアナログおよびデジタル信号処理は送信側および受信側の両方に必要である。受信側において、変調されたアナログ信号（典型的には無線周波数）が受信され、調整（例えば増幅され、濾波され）され、ダウンコンバートされ、直交復調され、そしてデジタル化され、サンプルを供給する。次に、送信されたデータを再生するために、サンプルにデジタル信号処理が実行される。そして、送信側において、データは処理され（例えば、符号化され、インターリーブされ、および拡散され）、次に１つ以上のアナログ信号に変換される。アナログ信号は次に調整され、変調されおよびアップコンバートされ、無線リンクを介して送信に適した変調信号を供給する。混合信号回路はまた他の観点の無線通信に使用してもよく、音声／オーディオコーダー／デコーダー、バッテリ電圧および温度のような種々の信号をデジタル化するためのアナログ／デジタルコンバーター（ＡＤＣｓ）、および他の回路を含む。混合信号処理は、またネットワーキング、コンピュータ、およびその他のような多くの他のアプリケーションにとって必要である。
伝統的に、アナログおよびデジタル信号処理は、ＡＤＣｓおよびデジタルーアナログコンバーター（ＤＡＣｓ）を介して得られる２つのＩＣの間にインターフェースを有する別個のアナログおよびデジタル集積回路（ＩＣｓ）を介して得られる。デジタル回路は大量のスイッチングノイズを発生する傾向がある。対照的に、アナログ回路は典型的に静かな環境で動作することを好むあるいは動作する必要がある種々の敏感な回路（例えば発振器、増幅器等）を含む。アナログ回路およびデジタル回路を異なるＩＣ上に実装することは、これらの回路が絶縁され、好ましい環境で動作することを可能にする。さらに、アナログ回路およびデジタル回路のための最適処理技術は典型的に異なる。デジタル回路が標準ＣＭＯＳプロセスを用いてしばしば実装されるのに対しアナログ回路は、標準ＣＭＯＳプロセスに追加される余分な処理ステップを必要とする線形キャパシタおよび抵抗を利用してもよい。
製品のコストと複雑さを低減するために、アナログ回路およびデジタル回路は共に混合信号ＩＣ内の共通基板上に組み立てることができる。混合信号ＩＣは、コストが低減され、部品総数が少なく、必要とするボード面積がより小さく、テストが簡単で、および恐らく他の利点のような多数の利点を供給する。
しかしながら、アナログ回路とデジタル回路を共通基板上に組み立てることは、いくつかの不都合を有する。第１に、デジタル回路により発生される雑音は基板を経由して結合を通してアナログ回路の性能を低下させる。第２にアナログ回路は、線形キャパシタおよび抵抗を必要とするかもしれず、その結果アナログＣＭＯＳのような特定のＩＣプロセスの必要性を指示するかもしれない。従って、アナログ回路は、ダイのほんの一部しか占有しないかもしれないけれども、デジタル回路のコストは、アナログ回路のために選択されたＩＣプロセスの結果として、増大する。第３にデジタル回路は典型的にテクノロジースケーリング(technology scaling)（例えば、トランジスタサイズの縮小、より低い動作電圧）から恩恵を受けるのに対して、アナログ回路は電圧スケーリングの影響を受けるかもしれない。そして、第４にアナログ回路の設計サイクルはデジタル回路の設計サイクルよりも典型的にはるかに長いので、混合信号ＩＣの設計サイクルは引き伸ばされるかもしれない。
以上のように、共通基板上に組み立てられた従来の混合信号ＩＣの不都合を最小にしながら混合信号ＩＣの利益が得られるようにあなろぐ回路とデジタル回路を組み立て集積する技術に対する技術的必要性がある。
この発明の観点は、アナログ回路とデジタル回路を異なるダイ上に組み立て、そのダイを単一のパッケージ内に積み重ねて集積し、多くの上述した利益を提供する混合信号ＩＣを形成するための技術を提供する。一形態において、アナログ回路とデジタル回路は、異なるタイプの回路に適した恐らく異なるＩＣプロセスを用いて２つの別個のダイ上に実装される。アナログダイとデジタルダイはその後単一パッケージ内に集積され（積み重ねられ）、カプセル化される。ボンディングパッドが、２つのダイを相互接続し、ダイを外部ピンに接続するために設けられる。ボンディングパッドは、パッドを実装するために必要なダイ領域の量を最小にしながら、必要な接続性を供給するように設置され配置されることができる。他の形態において、ダイ同士の接続性はシリアルバスインターフェースと共にテストすることができる。さらに他の形態において、アナログダイ内のいくつかまたはすべてに供給される電源（そして恐らくデジタルダイ内のいくつかのまたはすべてのブロックに供給される電源）は、動作を伸ばすためのスタンバイモードの期間、崩壊されるかもしれない（例えばゼロボルトに崩壊するかもしれない）。
この発明はさらに、以下にさらに詳細に記載するように、この発明の種々の観点、実施の形態、および特徴を実施する集積回路、方法およびエレメントを提供する。
図１はこの発明の実施の形態に従う混合信号ＩＣの平面図を示す図である。 図２は特定のＩＣパッケージ内にカプセル化される混合信号ＩＣの側面図を示す図である。 図３Ａは混合信号ＩＣの種々の層間の相互接続の側面図を示す図である。 図３Ｂは混合信号ＩＣの種々の層間の相互接続の側面図を示す図である。 図３Ｃは混合信号ＩＣの種々の層間の相互接続の側面図を示す図である。 図４Ａはアナログダイとデジタルダイとの間の相互接続の平面図を示す図である。 図４Ｂはアナログダイとデジタルダイとの間の相互接続の平面図を示す図である。
この発明の特徴、性質および利点は、同一部に同符号を付した図面とともに以下に述べる詳細な説明からより明白になるであろう。
この発明の観点は、アナログ回路とデジタル回路を異なるダイ上に組み立て、ダイを単一パッケージ内に適合させるための技術を提供する。この発明の混合信号ＩＣは共通基板上に組み立てられた従来の混合信号ＩＣの不利益を最小にしながら多くの混合信号ＩＣの利益を提供する。一形態において、アナログ回路およびデジタル回路はこれらの回路に適したＩＣプロセスを用いて２つの別個のダイ上に実装される。例えば、デジタル回路は、コスト、電力消費、およびシリコン領域を節約するために進歩した低電圧デジタルＣＭＯＳテクノロジーを用いて実装することができる。要求される性能に応じて、アナログ回路は電力消費を節約するために低コストの成長したアナログＣＭＯＳテクノロジーを用いて設計し、実装することができ、あるいは高性能テクノロジーを用いて設計することができる。以下に詳細に記載するように、アナログダイとデジタルダイはその後、集積され（積み重ねられ）単一パッケージ内にカプセル化される。
図１はこの発明の一実施の形態に従って、混合信号ＩＣ１００の平面図を示す図である。混合信号ＩＣ１００はデジタルダイ１２０の上部に積み重ねられたアナログダイ１３０から構成され、デジタルダイ１２０はさらにパッケージ基板１１０の上部に積み重ねられる。多くのアプリケーションの場合、アナログダイはデジタルダイのサイズの一部分（例えば典型的には１／８乃至１／４）に過ぎない。例えば、アナログダイは１．５ｍｍ×２ｍｍの寸法を有することができ、デジタルダイ１２０は６ｍｍ×６ｍｍの寸法を有することができる。従って、より小さなアナログダイはデジタルダイの上部に積み重ねることができ、スペースを節約し、より小さなパッケージの使用を可能にすることができる。
アナログダイおよびデジタルダイはいかなる形状および寸法をも有することができる。いくつかの回路およびＩＣプロセスの場合、ダイのためのあるアスペクト比が好ましい場合がある。例えば、方形のダイは製造が容易およびその他の利点のために望ましいかもしれない。
図１に示すように、多数のボンディングパッド１１２がパッケージ基板の４辺に設けられる。これらのボンディングパッド１１２はアナログダイとデジタルダイのための入出力（Ｉ／Ｏ）を供給するために使用することができる。デジタルダイ１２０はまたパッケージ基板１１０上の対応するボンディングパッドに結合線１２３を介して相互接続可能な多数のボンディングパッド１２２を含む。同様に、アナログダイ１３０はパッケージ基板１１０上の対応するボンディングパッド１１２に結合線を介して相互接続可能な多数のボンディングパッド１３２を含む。アナログダイ１３０は、デジタルダイ１２０上の対応するボンディングパッド１２４に結合線を介して相互接続可能な多数のボンディングパッド１３４をさらに含む。
アナログダイ１３０を載置するデジタルダイ１２０の特定領域を選択する際に、種々の要因を考察することができる。アナログダイ１３０がデジタルダイ１２０のより静かな領域上に載置されるなら、改良された性能を達成することができる。アナログダイ１３０はまたデバッグを必要としそうにないデジタルダイ１２０のセクション上に載置されることが望ましいかもしれない。例えば、デジタルダイ１２０はメモリ回路（例えばＲＡＭおよび／またはＲＯＭ）のセクションを含むことができる。このメモリ回路のためのセクションは、より回路欠陥の傾向があり、回路をデバッグするためにアクセスする必要の可能性が高い。その場合、アナログダイ１３０はアクセスを必要としそうにもないデジタルダイ１２０の他の領域上に載置することができる。アナログダイ１３０はまたデジタルダイ１２０のエッジ付近または隅部に載置してもよい。これは、アナログダイ１３０上のボンディングパッド１３２と、パッケージ基板１１０上の対応するボンディングパッド１１２の間の相互接続（結合線）を短くすることができる。アナログダイ１３０はアナログダイの外にあるピンおよびパッケージ全体に基づいて載置してもよい。種々の他の要因も考察可能であり、この発明の範囲内である。
図２は特定のＩＣパッケージ内にカプセル化された混合信号ＩＣ１００の側面図を示す図である。図２に示すように、ダイアタッチペースト(die-attach paste)１４０はパッケージ基板１１０の上部に覆われており、そして、デジタルダイ１２０がダイアタッチペースト層の上部に載置される。ダイアッタチペースト１４０の第２の層がデジタルダイ１２０の上部に覆われ、そしてアナログダイ１３０は第２のダイアタッチペースト層の上部に載置される。ダイアタッチペースト層はダイとパッケージ基板を一緒にくっ付ける（すなわち接着剤でつける）ために使用される。モールドコンパウンド１５０はアナログダイとデジタルダイにより離された空間を充填するために使用可能である。
混合信号ＩＣ１００は種々のタイプのパッケージを用いて包装することができる。特定のパッケージは、必要なピン数、好適ピンレイアウト、製造可能性等のような種々の要因に基づいて選択することができる。図２に示す例において、混合信号ＩＣ１００は、技術的に知られたサイズと寸法を有した市販の標準のファインボールグリッドアレイ(fine ball grid array)（Ｆ−ＢＧＡ）パッケージに包装される。
一実施の形態において、定義された高さ寸法を有する標準パッケージ内に混合信号ＩＣ１００をカプセル化するために、アナログダイ１３０および／またはデジタルダイ１２０の厚みは特定の制限内にあるように制御することができる。アナログダイとデジタルダイの厚みはダイを加工するために使用されるウエハを「バックグラインド(back grinding)」することにより低減される。一実施の形態において、ウエハは２００μｍにバックグラインドされる。しかしながら、その他の厚み値も使用することができる。アナログダイとデジタルダイの厚みを低減することにより、積み重ねられたダイは、（１）そのパッケージに典型的にカプセル化されたモノリシックダイのプロファイルに類似したプロファイルまたは（２）そのパッケージのための仕様に準拠するプロファイルを持つように作ることができる。
図３Ａ乃至３Ｃは混合信号ＩＣ１００の種々の層間の相互接続の側面図を示す図である。図３Ａはデジタルダイ１２０とパッケージ基板１１０との間の相互接続を示す。この相互接続は、それぞれパッケージ基板およびデジタルダイ上に配置されたボンディングパッド１１２、１２２、および結合線１２３を介して達成される。この相互接続はそのパッケージに対して通常使用される方法で達成することができる。
図３Ｂはアナログダイ１３０とパッケージ基板１１０との間の相互接続を示す。この相互接続はそれぞれパッケージ基板とアナログダイ上に配置されるボンディングパッド１１２および１３２、および結合線１３３を介して達成される。この相互接続はまた、通常の方法で達成することもできる。
図３Ｃはアナログダイ１３０とデジタルダイ１２０との間の相互接続を示す。この相互接続は、それぞれアナログダイとデジタルダイ上に配置されるボンディングパッド１３４および１２４、および結合線１３５を介して達成される。この相互接続もまた通常の方法で達成することができる。
図４Ａおよび４Ｂはアナログダイとデジタルダイとの間の相互接続の平面図を示す図である。図４Ａにおいて、第１のセットのボンディングパッド１３２が、パッケージ基板１１０との相互接続のためにアナログダイ１３０上に設けられ、そして第２のセットのボンディングパッド１３４がデジタルダイ１２０との相互接続のために設けられる。同様に、第１のセットのボンディングパッド１２２がパッケージ基板１１０との相互接続のためにデジタルダイ１２０上に設けられ、第２のセットのボンディングパッド１２４がアナログダイ１３０との相互接続のために設けられる。
一実施の形態において、可能な限り、ボンディングパッド１２２および１２４がデジタル上で（ラインに沿って）交互に配置されるようにボンディングパッド１２２および１２４がデジタルダイ１２０上で「相互デジタル化」される。相互デジタル化ボンディングパッド配列を用いた場合、アナログダイ１３０と相互接続するためにデジタルダイ１２０上にさらなるボンディングパッド１２４を実装するために最小のさらなるダイ領域（もしあれば）が必要である。このように、デジタルダイ１２０の上部にアナログダイ１３０を積み重ねることにより不利益を被ることはない。あるいは、デジタルダイ１２０上のダイとダイへのボンディングパッドのグループは、デジタルダイ上で、外部ピンのグループ間に配置することができる。この構成の場合も不利益は被らない。
一実施の形態において、アナログダイ１３０のためのボンディングパッド１３２および１３４は、アナログダイのエッジ付近に配置され、そしてデジタルダイ１２０のエッジに近く、そして、ボンディングパッドが最終的に接続されるパッケージ基板１１０に近い。このボンディングパッド配置は、（例えば、相互デジタル化接続を実装するために）アナログダイ１３０とデジタルダイ１２０とパッケージ基板１１０との間の相互接続を容易にする。これはまた、アナログダイ１３０からの結合線を短くする結果となり、性能を改良することができる。一実施の形態において、デジタルダイ１２０のためのボンディングパッド１２２および１２４もまたデジタルダイのエッジ付近に配置される。デジタルダイ１２０のためのボンディングパッド配置はデジタル回路領域への侵入を回避する。デジタルダイの中央領域内のボンディングパッドの配置は信号ラインのためのルーティングチャネル(routing channel)とインターフェースする（すなわち阻止する）ことができる。
図４Ｂは、デジタルダイ１２０のエッジから離れて配置されたボンディングパッド１２６を用いたアナログダイとデジタルダイとの間の相互接続を示す。いくつかの特定の設計の場合、デジタルダイのエッジから離れて配置されたデジタル回路を相互接続することは都合がよいかもしれない。これは、例えばアナログ回路とデジタル回路との間の相互接続を短くしたり、あるいはアナログダイ上により多くのＩ／Ｏパッドを供給するために必要かもしれない。この場合、ボンディングパッド１２６は、アナログダイ１３０上の対応するボンディングパッド１３６と相互接続するためにデジタルダイ１２０上に供給することができる。
ここに記載された積み重ねられたアナログダイとデジタルダイは多くの利点を提供する。第１にアナログ回路とデジタル回路を２つのダイに分離することにより、各タイプの回路に対してより多くの最適なプロセステクノロジーを選択することができる。アナログ回路とデジタル回路に対して異なるテクノロジーを選択することができる。第２に、共通のシリコン基板を介して連結する雑音が消去される。第３にアナログ回路とデジタル回路は異なるスケジュールで進化することができるので、一方の回路タイプ（例えばアナログ）が他方の回路タイプの設計を妨げない。さらに、各回路タイプは、他の回路タイプの設計に影響を与えることなく設計し変更することができる。他の利点も、ここに記載した、積み重ねられたアナログダイとデジタルダイ設計を用いて実現することができる。
この発明の他の観点は、積み重ねられたアナログダイとデジタルダイをテストするための技術を提供する。ダイ上に組み立てられた回路の正しい機能性を保証するために（例えばウエハレベルで）ダイの各々を個別にテストすることができる。アナログダイとデジタルダイが積み重ねられ、相互接続され、パッケージ内にカプセル化された後、結合線を介した相互接続が機能的であることを保証するために（すなわち接続性を保証するために）さらなるテストを実行することができる。しかしながら、ダイからダイへの相互接続は外部ピンを介して直接アクセスできないので、これらの相互接続をテストするための技術がここに提供される。
一実施の形態において、ダイからダイへの相互接続テストは、技術的に知られた方法で動作する標準シリアルバスインターフェース（ＳＢＩ）とともに達成される。このインターフェースを実施するために、デジタルダイはテスト機能（例えばパワーダウン、モード選択等）を制御する「マスタ」ドライバとして設計し動作することができ、そして、アナログダイはデジタルダイにより供給される制御を実施する「スレーブ」ドライバとして動作することができる。制御値の系列からなるテストベクトルをデジタルダイからアナログダイに送信してダイからダイへのテストを実行することができる。
テストされる各ダイからダイへの相互接続に対してアナログダイ上にマルチプレクサが設けられる。マルチプレクサは、通常動作のための第１入力、テストのための第２入力、ダイからダイへのパッドを動作可能に連結する出力、および制御入力を有する。アナログダイからの値の読み出しをテストするために、第２入力と制御入力は、それぞれテスト値とアナログダイ上のスレーブドライバからの制御信号を受信する。スレーブドライバはマルチプレクサに対して、特定のテスト値をマルチプレクサを介してダイからダイへのパッドに供給するように指示することができる。デジタルダイ上で、アナログダイからのテスト値は受信され（例えば他のマルチプレクサを介して）外部出力パッドに送ることができる。次にテスト値が検出され、シリアルバスインターフェースを介してスレーブドライバに供給される値に対して比較される。
アナログダイへの値の書き込みをテストするために、テスト値は、外部出力パッドから（例えばマルチプレクサを介して）デジタルダイ上のダイからダイへのパッドに送ることができる。次に、テスト値は、アナログダイ上の他のマルチプレクサにより受信される。アナログダイ上のマルチプレクサはスレーブドライバにより制御され、受信したテスト値をスレーブドライバに送ることができる。次に、スレーブドライバはその値をシリアルバスインターフェースに供給する。デジタルダイを介して供給されたテスト値とシリアルバスインターフェースからの検出値は正しい接続性を保証するために比較することができる。
従って、シリアルバスインターフェースはアナログダイからの読み出しとアナログダイへの書き込みの両方をテストするために使用することができる。シリアルバスインターフェースは、ダイからダイへの相互接続をテストするためにアナログダイ上のマルチプレクサを制御するために使用される。シリアルバスインターフェースはまた、デジタルダイを介してテスト値を（書き込みのために）アナログダイに供給するために使用され、そして（読み出しのために）ダイからダイへの相互接続を介してアナログダイにより受信されたテスト値を検索するために使用される。
この発明の他の観点は、アナログダイそして恐らくはデジタルダイ上の回路および／または電源を制御し、スタンバイモード期間中の電力を逆にする。無線通信システム内の遠隔端末は、ある時間間隔においてアクティブとなり完全な動作状態となることができ、他の時間間隔においてはオフとなるかスタンバイモードとなり、電力を節約し、バッテリ再チャージ間の寿命を伸ばす。スタンバイモードでは、消費電力を低減するためにできるだけ多くの回路がパワーダウンすることが望ましい。しかしながら、回路をパワーダウンしても依然として漏れ電流を生じ、これは遠隔端末の寿命を縮める。この漏れ電流は、これらの回路に供給される電源を「崩壊」（例えばゼロボルトにダウンさせる）することにより消去することができる。
上述した方法で実施される混合信号ＩＣの場合、スタンバイモードの間、アナログダイにおいて出来るだけ多くの回路に対して電源をパワーダウンおよび／または崩壊することが望ましい。アナログダイ上のアナログ回路は、所望の性能を供給するためにアクティブになるとき（相対的に）大量の電流を消費するかもしれない。アナログ回路は、またデジタル回路のために使用される電圧と異なる電圧で動作してもよい。例えば、アナログ回路３．３ボルト電源から動作してもよく、一方デジタル回路は１．８ボルト電源から動作してもよい。アナログダイのための電源は、外部ピンを介して外部ソース（例えば電力管理装置）から供給することができる。
一実施の形態において、シリアルバスインターフェースは、いくつかのまたはすべてのアナログ回路の動作を制御するために、そして、スタンバイモードの期間に電源を崩壊するために使用される。アナログダイ上のスレーブドライバはデジタル電源に基づいて動作するように設計することができ、スタンバイ期間の間中いつでも動かせるように維持される。スレーブドライバからのデジタル制御信号を、アナログダイ上の種々のタイプのアナログ回路（例えば、発振器、位相ロックループ回路、フロントエンド受信器回路等）を制御するために必要とされる要求された信号レベルに変換するために、アナログダイ上にレベルシフト回路が設けられる。スレーブドライバは、アナログダイ上の回路の動作を制御するためにシリアルバスインターフェースを介してデジタルダイからのコマンドを受信する。これに応答して、スレーブドライバはアナログダイ上のアナログ回路が所定の方法で動作するように命令する制御信号を発生する。スレーブドライバは、スタンバイモードにおいても電力が供給されるので、その回路のための設定を維持することができる。
スタンバイモードにおいて、シリアルバスインターフェースは、電力管理装置に、アナログダイ内の選択された回路（すべてのまたはサブセットの回路）の電圧を崩壊するように指示するために使用される。これは漏れ電流を消去し、寿命を伸ばす。スタンバイモードにないとき、シリアルバスインターフェースは、電力管理装置にアナログダイのための電圧を上げるように指示するために使用される。
アナログダイ内のいくつかのまたはすべての回路のための電圧がスタンバイモードで（例えばゼロボルトに）崩壊する、ここに記載された電圧「テレスコープ(telescoping)」技術は、アナログダイとデジタルダイが積み重ねられず、さらに別個のパッケージに包装される他の混合信号設計にも適用可能である。電圧テレスコープ技術はデジタルダイ内の種々の（選択的な）ブロックにも適用可能である。
開示された実施の形態の上述の記載は、当業者がこの発明を製作または使用可能にするために提供される。これらの実施の形態に対する種々の変形例は当業者にとって容易に明白であろう。そして、ここに定義される包括的原理は、この発明の精神または範囲から逸脱することなく他の実施の形態に適用可能である。従って、この発明は、ここに示した実施の形態に限定されることを意図したものではなく、ここに開示した原理および新規な特徴に一致する最も広い範囲が許容されるべきである。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
下記を具備する混合信号集積回路：
複数のボンディングパッドを有するパッケージ基板；
複数のボンディングパッドを有し、前記パッケージ基板の上面に載置された第１のダイ、大部分のデジタル回路は、前記第１のダイ上に組み立てられる；および
複数のボンディングパッドを有し、前記第１のダイの上面に載置される第２のダイ、大部分のアナログ回路は前記第２のダイ上に組み立てられる。
［Ｃ２］
前記第１および第２のダイの各々のための前記複数のボンディングパッドは前記ダイのエッジ付近に位置する、Ｃ１の集積回路。
［Ｃ３］
前記第１のダイは、
前記第２のダイ上の関連するボンディングパッドと相互接続するための第１のセットのボンディングパッド；および
前記パッケージ基板上の関連するボンディングパッドと相互接続するための第２のセットのボンディングパッド；を具備する、Ｃ１の集積回路。
［Ｃ４］
前記第１のセットおよび第２のセット内のボンディングパッドは相互デジタル化されている、Ｃ３の集積回路。
［Ｃ５］
前記第１のセットおよび第２のセット内のボンディングパッドはラインに沿って交互に配置されている、Ｃ３の集積回路。
［Ｃ６］
前記第１のダイは前記第１のダイから離れた場所に位置するボンディングパッドのセットを含む、Ｃ１の集積回路。
［Ｃ７］
前記パッケージ基板および第１および第２のダイは単一パッケージ内にカプセル化されている、Ｃ１の集積回路。
［Ｃ８］
前記パッケージ基板および第１および第２のダイは標準パッケージの仕様に準拠するプロファイルを有する寸法を有する、Ｃ１の集積回路。
［Ｃ９］
前記標準パッケージはボールグリッドアレイである、Ｃ８の集積回路。
［Ｃ１０］
前記第１のダイおよび第２のダイは、特定の厚みを達成するように処理されたウエハから派生される、Ｃ１の集積回路。
［Ｃ１１］
前記特定の厚みは前記ウエハをバックグラインドすることにより得られる、Ｃ１０の集積回路。
［Ｃ１２］
前記第１のダイおよび第２のダイは２つの異なる集積回路プロセステクノロジーを用いて組み立てられる、Ｃ１の集積回路。
［Ｃ１３］
前記第１のダイはＣＭＯＳプロセステクノロジーを用いて組み立てられる、Ｃ１の集積回路。
［Ｃ１４］
下記を具備する、混合信号集積回路：
複数のボンディングパッドを有するパッケージ基板；
複数のボンディングパッドを有し、前記パッケージ基板の上面に載置された第１のダイ、大部分のデジタル回路は前記第１のダイ上に組み立てられる；
複数のボンディングパッドを有し、前記第１のダイの一部の上端に載置された第２のダイ、大部分のアナログ回路は前記第２のダイ上に組み立てられる；および
前記パッケージ基板および前記第１および第２のダイをカプセル化するパッケージ；および
前記第１のダイと第２のダイは２つの異なる集積回路（ＩＣ）プロセステクノロジーを用いて組み立てられる。
［Ｃ１５］
下記を具備する混合信号集積回路：
大部分のデジタル回路が組み立てられた第１のダイ；および
大部分のアナログ回路が組み立てられた第２のダイ、前記第２のダイはさらに、インターフェースに接続された制御装置と、前記アナログ回路のための１つ以上の供給信号を受信するための１つ以上のパッドを含み、前記制御装置は、前記第２のダイ上の前記アナログ回路のうちの選択されたアナログ回路の動作モードを制御するように構成され、および前記供給信号のうちの選択された供給信号の電圧はスタンバイ動作モードの期間低減される。
［Ｃ１６］
前記供給信号のうちの選択された供給信号のための電圧は、前記スタンバイ動作モード期間ゼロに崩壊される、Ｃ１５の集積回路。
［Ｃ１７］
前記制御装置は、スタンバイ動作モードの期間パワーオンの状態が維持される、Ｃ１５の集積回路。
［Ｃ１８］
下記を具備する、単一パッケージ内にカプセル化された第１のダイと第２のダイとの間のインターフェースをテストするための方法：
第１の制御値をシリアルバスインターフェースに供給する、前記第１の制御値は第１のダイから第２のダイへ送信されるべき第１のテスト値を指示する；
前記第１の制御値に応答して相互接続線を介して前記第１のダイから前記第２のダイに前記第１のテスト値を送信する；
前記第２のダイ上の前記第１のテスト値を受信する；および
前記第１の制御値を前記受信した第１のテスト値と比較し、前記相互接続線の接続性を検証する。
［Ｃ１９］
下記をさらに具備する、Ｃ１８の方法：
前記第２のダイから前記相互接続線を介して第２のテスト値を前記第１のダイに送信する；
前記第１のダイ上の前記第２のテスト値を検出する；
前記検出された第２のテスト値を第２の制御値としてシリアルバスインターフェース上に供給する；および
前記第２の制御値を前記第２のテスト値と比較し、相互接続線の接続性を検証する。

Claims (11)

  1. 第２のダイに対するスタック構成での第１のダイを備えた回路であって、前記第２のダイは、デジタル回路を具備し、前記第１のダイはアナログ回路を具備し、
    前記第１のダイと前記第２のダイは、それぞれ、関連するダイからダイへのボンドワイヤーにより前記第１のダイと第２のダイ間に電気的接続を供給するように構成されたボンディングパッドを含み、
    前記関連するダイからダイへのボンドワイヤーの少なくとも１つは、前記第２のダイのデジタル回路から前記第１のダイのデジタル制御回路にコマンドを供給するように構成され、前記デジタル制御回路は、前記コマンドを用いて前記第１のダイの回路のテスト機能を制御するように構成された、回路。
  2. 前記第２のダイが配置されたパッケージ基板をさらに具備し、前記第２のダイは前記第１のダイと前記パッケージ基板間に位置される、請求項１の回路。
  3. 前記第１のダイおよび前記第２のダイの少なくとも１つはさらなるボンディングパッドを含み、関連するさらなるボンドワイヤーは前記パッケージ基板に前記さらなるボンディングパッドを電気的に結合するように構成される、請求項２の回路。
  4. 前記第１のダイ上の前記回路の前記テスト機能を制御するための前記コマンドは、シリアルバスインターフェース（ＳＢＩ）を介して供給される、請求項１の回路。
  5. カプセル化された回路のダイを備えた回路パッケージであって、前記カプセル化された回路のダイは、第２のダイに対するスタック構成での第１のダイを含み、前記第２のダイは、デジタル回路を具備し、前記第１のダイはアナログ回路を具備し、
    前記第１のダイおよび前記第２のダイは、それぞれ、関連するダイからダイへのボンドワイヤーにより前記第１のダイと第２のダイ間に電気的接続を供給するように構成されたボンディングパッドを含み、
    前記関連するダイからダイへのボンドワイヤーの少なくとも１つは、前記第２のダイのデジタル回路から前記第１のダイのデジタル制御回路にコマンドを供給するように構成され、前記デジタル制御回路は前記コマンドを用いて、前記第１のダイの回路のテスト機能を制御するように構成された、回路パッケージ。
  6. 第２のダイに対するスタック構成での第１のダイを備えた回路であって、前記第２のダイはデジタル回路を具備し、前記第１のダイはアナログ回路を具備し、
    前記第１のダイおよび前記第２のダイは、それぞれ、関連するダイからダイへのボンドワイヤーにより前記第１のダイと第２のダイ間に電気的接続を供給するように構成されたボンディングパッドを含み、
    前記関連するダイからダイへのボンドワイヤーの少なくとも１つは、前記第１のダイの他の回路への電力を維持しながら、前記第１のダイの回路を選択するために電力をオフにするための信号を前記第２のダイから供給するように構成された、回路。
  7. 前記第２のダイが配置されるパッケージ基板をさらに含み、前記第２のダイは前記第１のダイと前記パッケージ基板間で位置され、前記第１のダイと前記第２のダイの少なくとも１つはさらなるボンディングパッドを含み、関連するさらなるボンドワイヤーは前記パッケージ基板に前記さらなるボンディングパッドを電気的に結合するように構成される、請求項６の回路。
  8. カプセル化された回路のダイを備えた回路パッケージであって、前記カプセル化された回路のダイは、第２のダイに対してスタック構成で第１のダイを含み、前記第２のダイは、デジタル回路を具備し、前記第１のダイはアナログ回路を具備し、
    前記第１のダイおよび前記第２のダイは、それぞれ、関連するダイからダイへのボンドワイヤーによって前記第１のダイと第２のダイ間に電気的接続を供給するように構成されたボンディングパッドを含み、
    前記関連するダイからダイへのボンドワイヤーの少なくとも１つは、前記第１のダイの他の回路への電力を維持しながら、前記第１のダイの回路を選択するために電力をオフにするための信号を前記第２のダイから供給するように構成された、回路パッケージ。
  9. 前記回路パッケージはボールグリッドアレイ型パッケージである、請求項８の回路パッケージ。
  10. 第１のデジタル回路、および第１のダイ上に配置され、前記第１のダイの前記第１のデジタル回路に電気的に結合された第１のセットのボンディングパッドを含む第１のダイと、
    前記第１のダイ上に配置された第２のダイであって、前記第２のダイは、第２のデジタル回路および前記第２のダイ上に配置され、前記第２のダイの前記第２のデジタル回路に電気的に結合された第２のセットのボンディングパッドを含む第２のダイと、
    前記第１のセットのボンディングパッドの対応する個々のボンディングパッドを前記第２のセットのボンディングパッドの対応する個々のボンディングパッドに電気的に結合するように構成されたボンドワイヤーと、
    を備え、前記第１のデジタル回路は、コマンドを受信することに応答して前記第２のダイ上の他の回路のテスト機能を制御することを前記第２のデジタル回路にさせるように前記ボンドワイヤーの少なくとも１つを介して前記コマンドを前記第２のデジタル回路に供給するように構成された、回路。
  11. 第１のダイ上に配置され、前記第１のダイの第１の回路に電気的に結合される第１のセットのボンディングパッドを含む第１のダイと、
    前記第１のダイ上に配置された第２のダイであって、前記第２のダイは、前記第２のダイ上に配置され、前記第２のダイの第２の回路に電気的に結合された第２のセットのボンディングパッドを含む第２のダイと、
    前記第１のセットのボンディングパッドのそれぞれのボンドパッドを前記第２のセットのボンディングパッドの対応するボンドパッドに電気的に結合するように構成されたボンドワイヤーと、
    を備え、前記第１の回路は、前記第２のダイ上の他の回路への電力を維持しながら前記第２の回路への電力をオフにするために前記ボンドワイヤーの少なくとも１つを介して前記第２の回路に信号を供給するように構成された、回路。
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Families Citing this family (109)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6995808B2 (en) * 2002-01-24 2006-02-07 Sige Semiconductor Inc. Television tuner
US6577018B1 (en) * 2000-08-25 2003-06-10 Micron Technology, Inc. Integrated circuit device having reduced bow and method for making same
US6812726B1 (en) * 2002-11-27 2004-11-02 Inapac Technology, Inc. Entering test mode and accessing of a packaged semiconductor device
US7240254B2 (en) * 2000-09-21 2007-07-03 Inapac Technology, Inc Multiple power levels for a chip within a multi-chip semiconductor package
US7444575B2 (en) * 2000-09-21 2008-10-28 Inapac Technology, Inc. Architecture and method for testing of an integrated circuit device
US8176296B2 (en) 2000-10-26 2012-05-08 Cypress Semiconductor Corporation Programmable microcontroller architecture
US7765095B1 (en) 2000-10-26 2010-07-27 Cypress Semiconductor Corporation Conditional branching in an in-circuit emulation system
US8103496B1 (en) 2000-10-26 2012-01-24 Cypress Semicondutor Corporation Breakpoint control in an in-circuit emulation system
US8160864B1 (en) 2000-10-26 2012-04-17 Cypress Semiconductor Corporation In-circuit emulator and pod synchronized boot
US6892310B1 (en) * 2000-10-26 2005-05-10 Cypress Semiconductor Corporation Method for efficient supply of power to a microcontroller
US8149048B1 (en) 2000-10-26 2012-04-03 Cypress Semiconductor Corporation Apparatus and method for programmable power management in a programmable analog circuit block
US6724220B1 (en) 2000-10-26 2004-04-20 Cyress Semiconductor Corporation Programmable microcontroller architecture (mixed analog/digital)
US6981090B1 (en) * 2000-10-26 2005-12-27 Cypress Semiconductor Corporation Multiple use of microcontroller pad
JP3839267B2 (ja) * 2001-03-08 2006-11-01 株式会社ルネサステクノロジ 半導体装置及びそれを用いた通信端末装置
US6680219B2 (en) * 2001-08-17 2004-01-20 Qualcomm Incorporated Method and apparatus for die stacking
SG102637A1 (en) * 2001-09-10 2004-03-26 Micron Technology Inc Bow control in an electronic package
US20030060185A1 (en) * 2001-09-14 2003-03-27 Fisher Richard J. Wireless control and/or data acquisition system in an integrated circuit package
US7313740B2 (en) * 2002-07-25 2007-12-25 Inapac Technology, Inc. Internally generating patterns for testing in an integrated circuit device
US8166361B2 (en) 2001-09-28 2012-04-24 Rambus Inc. Integrated circuit testing module configured for set-up and hold time testing
US8286046B2 (en) 2001-09-28 2012-10-09 Rambus Inc. Integrated circuit testing module including signal shaping interface
US8001439B2 (en) 2001-09-28 2011-08-16 Rambus Inc. Integrated circuit testing module including signal shaping interface
US7406674B1 (en) 2001-10-24 2008-07-29 Cypress Semiconductor Corporation Method and apparatus for generating microcontroller configuration information
US8078970B1 (en) 2001-11-09 2011-12-13 Cypress Semiconductor Corporation Graphical user interface with user-selectable list-box
US8042093B1 (en) 2001-11-15 2011-10-18 Cypress Semiconductor Corporation System providing automatic source code generation for personalization and parameterization of user modules
US8069405B1 (en) 2001-11-19 2011-11-29 Cypress Semiconductor Corporation User interface for efficiently browsing an electronic document using data-driven tabs
US7770113B1 (en) 2001-11-19 2010-08-03 Cypress Semiconductor Corporation System and method for dynamically generating a configuration datasheet
US7774190B1 (en) 2001-11-19 2010-08-10 Cypress Semiconductor Corporation Sleep and stall in an in-circuit emulation system
US6971004B1 (en) 2001-11-19 2005-11-29 Cypress Semiconductor Corp. System and method of dynamically reconfiguring a programmable integrated circuit
US7844437B1 (en) 2001-11-19 2010-11-30 Cypress Semiconductor Corporation System and method for performing next placements and pruning of disallowed placements for programming an integrated circuit
US8103497B1 (en) 2002-03-28 2012-01-24 Cypress Semiconductor Corporation External interface for event architecture
US7308608B1 (en) 2002-05-01 2007-12-11 Cypress Semiconductor Corporation Reconfigurable testing system and method
US7761845B1 (en) 2002-09-09 2010-07-20 Cypress Semiconductor Corporation Method for parameterizing a user module
JP2004111656A (ja) * 2002-09-18 2004-04-08 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
US8063650B2 (en) 2002-11-27 2011-11-22 Rambus Inc. Testing fuse configurations in semiconductor devices
CN100550365C (zh) * 2003-10-10 2009-10-14 Nxp股份有限公司 电子器件及其承载衬底
CN100340970C (zh) * 2004-02-11 2007-10-03 复旦大学 可编程数模混合器
US7295049B1 (en) 2004-03-25 2007-11-13 Cypress Semiconductor Corporation Method and circuit for rapid alignment of signals
US7342310B2 (en) * 2004-05-07 2008-03-11 Avago Technologies General Ip Pte Ltd Multi-chip package with high-speed serial communications between semiconductor die
US7077218B2 (en) * 2004-05-20 2006-07-18 Black & Decker Inc. Motor housing and assembly process for power tool
US8200879B1 (en) * 2004-06-29 2012-06-12 National Semiconductor Corporation Memory interface including an efficient variable-width bus
US8082531B2 (en) 2004-08-13 2011-12-20 Cypress Semiconductor Corporation Method and an apparatus to design a processing system using a graphical user interface
US8286125B2 (en) 2004-08-13 2012-10-09 Cypress Semiconductor Corporation Model for a hardware device-independent method of defining embedded firmware for programmable systems
US8069436B2 (en) * 2004-08-13 2011-11-29 Cypress Semiconductor Corporation Providing hardware independence to automate code generation of processing device firmware
DE102004049744B4 (de) * 2004-10-13 2009-07-30 Infineon Technologies Ag Schaltungsanordnung
GB2422483B (en) * 2005-01-21 2008-04-16 Artimi Ltd Integrated circuit die connection methods and apparatus
EP1688847B1 (en) * 2005-02-03 2011-05-04 Texas Instruments Incorporated Die-to-die interconnect interface and protocol for stacked semiconductor dies
US7332976B1 (en) 2005-02-04 2008-02-19 Cypress Semiconductor Corporation Poly-phase frequency synthesis oscillator
US8749011B2 (en) * 2005-02-28 2014-06-10 Broadcom Corporation System and method for reducing voltage drops in integrated circuits
JP4748648B2 (ja) * 2005-03-31 2011-08-17 ルネサスエレクトロニクス株式会社 半導体装置
KR101136159B1 (ko) * 2005-04-28 2012-04-17 엘지디스플레이 주식회사 집적회로 및 그를 구비하는 액정표시장치
US7400183B1 (en) 2005-05-05 2008-07-15 Cypress Semiconductor Corporation Voltage controlled oscillator delay cell and method
US8089461B2 (en) 2005-06-23 2012-01-03 Cypress Semiconductor Corporation Touch wake for electronic devices
JP2007036649A (ja) * 2005-07-27 2007-02-08 Orion Denki Kk テレビ放送受信装置
JP4586664B2 (ja) * 2005-07-28 2010-11-24 セイコーエプソン株式会社 半導体装置及び電子機器
US8085067B1 (en) 2005-12-21 2011-12-27 Cypress Semiconductor Corporation Differential-to-single ended signal converter circuit and method
US8710675B2 (en) * 2006-02-21 2014-04-29 Stats Chippac Ltd. Integrated circuit package system with bonding lands
US8067948B2 (en) 2006-03-27 2011-11-29 Cypress Semiconductor Corporation Input/output multiplexer bus
US8089472B2 (en) * 2006-05-26 2012-01-03 Cypress Semiconductor Corporation Bidirectional slider with delete function
US8537121B2 (en) 2006-05-26 2013-09-17 Cypress Semiconductor Corporation Multi-function slider in touchpad
TW200818451A (en) * 2006-06-02 2008-04-16 Renesas Tech Corp Semiconductor device
EP1901085B1 (en) * 2006-09-12 2014-05-28 u-blox AG GNSS Receiver IC package
DE102006044016A1 (de) * 2006-09-15 2008-04-03 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Stapelbare Funktionsschicht für ein modulares mikroelektronisches System
JP2008078367A (ja) * 2006-09-21 2008-04-03 Renesas Technology Corp 半導体装置
WO2008084841A1 (ja) * 2007-01-11 2008-07-17 Nec Corporation 半導体装置
JP4692503B2 (ja) * 2007-03-23 2011-06-01 セイコーエプソン株式会社 半導体装置及び電子機器
US8516025B2 (en) 2007-04-17 2013-08-20 Cypress Semiconductor Corporation Clock driven dynamic datapath chaining
US8026739B2 (en) 2007-04-17 2011-09-27 Cypress Semiconductor Corporation System level interconnect with programmable switching
US8092083B2 (en) 2007-04-17 2012-01-10 Cypress Semiconductor Corporation Temperature sensor with digital bandgap
US8130025B2 (en) 2007-04-17 2012-03-06 Cypress Semiconductor Corporation Numerical band gap
US7737724B2 (en) 2007-04-17 2010-06-15 Cypress Semiconductor Corporation Universal digital block interconnection and channel routing
US9564902B2 (en) * 2007-04-17 2017-02-07 Cypress Semiconductor Corporation Dynamically configurable and re-configurable data path
US8040266B2 (en) 2007-04-17 2011-10-18 Cypress Semiconductor Corporation Programmable sigma-delta analog-to-digital converter
US9720805B1 (en) 2007-04-25 2017-08-01 Cypress Semiconductor Corporation System and method for controlling a target device
US8266575B1 (en) 2007-04-25 2012-09-11 Cypress Semiconductor Corporation Systems and methods for dynamically reconfiguring a programmable system on a chip
US8065653B1 (en) 2007-04-25 2011-11-22 Cypress Semiconductor Corporation Configuration of programmable IC design elements
JP4940064B2 (ja) * 2007-08-28 2012-05-30 ルネサスエレクトロニクス株式会社 半導体装置
US8049569B1 (en) 2007-09-05 2011-11-01 Cypress Semiconductor Corporation Circuit and method for improving the accuracy of a crystal-less oscillator having dual-frequency modes
JP4973443B2 (ja) * 2007-10-22 2012-07-11 株式会社デンソー センサ装置
US8102062B1 (en) * 2007-12-28 2012-01-24 Sandisk Technologies Inc. Optionally bonding either two sides or more sides of integrated circuits
US8049321B2 (en) * 2008-05-30 2011-11-01 Mediatek Inc. Semiconductor device assembly and method thereof
CN101593747B (zh) * 2008-05-30 2011-05-18 联发科技股份有限公司 半导体装置组合及在半导体装置组合中建立电连接的方法
US8471582B2 (en) * 2009-01-27 2013-06-25 Qualcomm Incorporated Circuit for detecting tier-to-tier couplings in stacked integrated circuit devices
JP2010192680A (ja) * 2009-02-18 2010-09-02 Elpida Memory Inc 半導体装置
US7821281B2 (en) * 2009-02-23 2010-10-26 Faraday Technology Corp. Method and apparatus of testing die to die interconnection for system in package
US9448964B2 (en) * 2009-05-04 2016-09-20 Cypress Semiconductor Corporation Autonomous control in a programmable system
CN102208382B (zh) * 2010-03-29 2013-05-22 广达电脑股份有限公司 具有侧边接脚的集成电路封装元件
JP2011243790A (ja) * 2010-05-19 2011-12-01 Panasonic Electric Works Co Ltd 配線方法、並びに、表面に配線が設けられた構造物、半導体装置、配線基板、メモリカード、電気デバイス、モジュール及び多層回路基板
KR20120035297A (ko) * 2010-10-05 2012-04-16 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
US8742597B2 (en) * 2012-06-29 2014-06-03 Intel Corporation Package substrates with multiple dice
JP5959097B2 (ja) * 2012-07-03 2016-08-02 ルネサスエレクトロニクス株式会社 半導体装置
US10461799B2 (en) * 2012-11-08 2019-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated transmitter and receiver front end module, transceiver, and related method
WO2014132835A1 (ja) * 2013-02-26 2014-09-04 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
KR102064870B1 (ko) 2013-08-16 2020-02-11 삼성전자주식회사 반도체 패키지
US9343418B2 (en) * 2013-11-05 2016-05-17 Xilinx, Inc. Solder bump arrangements for large area analog circuitry
US9304163B2 (en) * 2013-11-07 2016-04-05 Qualcomm Incorporated Methodology for testing integrated circuits
IN2013CH05121A (ja) * 2013-11-12 2015-05-29 Sandisk Technologies Inc
US10056352B2 (en) * 2014-07-11 2018-08-21 Intel IP Corporation High density chip-to-chip connection
US9929123B2 (en) 2015-06-08 2018-03-27 Analog Devices, Inc. Resonant circuit including bump pads
US9438241B1 (en) 2015-08-31 2016-09-06 Avago Technologies General Ip (Singapore) Pte. Ltd. Multipurpose pads used as digital serial and analog interface
WO2017038403A1 (ja) * 2015-09-01 2017-03-09 ソニー株式会社 積層体
US9520356B1 (en) 2015-09-09 2016-12-13 Analog Devices, Inc. Circuit with reduced noise and controlled frequency
JP2018092690A (ja) * 2016-11-30 2018-06-14 ルネサスエレクトロニクス株式会社 半導体装置および半導体集積システム
US10497669B2 (en) * 2016-12-21 2019-12-03 Intel Corporation Hybrid die stacking
TWI607223B (zh) * 2017-03-24 2017-12-01 Press-measuring mechanism for stacked package electronic components and test classification equipment for application thereof
US10163763B1 (en) * 2017-06-23 2018-12-25 Infineon Technologies Ag Integrated circuit package with multi-die communication
US20190371681A1 (en) * 2018-06-01 2019-12-05 Synaptics Incorporated Stacked wafer integrated circuit
TWI686924B (zh) * 2018-10-18 2020-03-01 普誠科技股份有限公司 積體電路及其測試方法
CN111294036A (zh) * 2019-07-17 2020-06-16 锐迪科创微电子（北京）有限公司 焊盘复用装置及电子设备
US11211378B2 (en) 2019-07-18 2021-12-28 International Business Machines Corporation Heterogeneous integration structure for artificial intelligence computing

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59143354A (ja) * 1983-02-04 1984-08-16 Mitsubishi Electric Corp 半導体集積回路装置
JPS61287133A (ja) * 1985-06-13 1986-12-17 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US4922492A (en) * 1988-05-13 1990-05-01 National Semiconductor Corp. Architecture and device for testable mixed analog and digital VLSI circuits
JPH0360062A (ja) * 1989-07-27 1991-03-15 Nec Ic Microcomput Syst Ltd 半導体集積回路装置
JP2822624B2 (ja) * 1990-07-03 1998-11-11 三菱電機株式会社 非接触ｉｃカード
JPH0582717A (ja) * 1991-09-24 1993-04-02 Toshiba Corp 半導体集積回路装置
JPH05145021A (ja) * 1991-11-20 1993-06-11 Yamaha Corp 集積回路装置
US5237698A (en) * 1991-12-03 1993-08-17 Rohm Co., Ltd. Microcomputer
JP3180421B2 (ja) 1992-03-30 2001-06-25 日本電気株式会社 テスト回路を内蔵したアナログ・ディジタル混在マスタ
JPH05284024A (ja) * 1992-04-06 1993-10-29 Oki Electric Ind Co Ltd 半導体集積回路
US5422435A (en) * 1992-05-22 1995-06-06 National Semiconductor Corporation Stacked multi-chip modules and method of manufacturing
JPH05343609A (ja) * 1992-06-04 1993-12-24 Nec Corp 半導体集積回路装置
US5581176A (en) * 1993-05-24 1996-12-03 North American Philips Corporation Analog autonomous test bus framework for testing integrated circuits on a printed circuit board
GB2278689B (en) * 1993-06-02 1997-03-19 Ford Motor Co Method and apparatus for testing integrated circuits
JPH07135468A (ja) * 1993-11-10 1995-05-23 Nec Corp Ｄ／ａコンバータ装置
JPH08167703A (ja) * 1994-10-11 1996-06-25 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法、ならびにメモリコアチップ及びメモリ周辺回路チップ
TW280897B (ja) * 1994-10-27 1996-07-11 Ibm
US5861666A (en) * 1995-08-30 1999-01-19 Tessera, Inc. Stacked chip assembly
JP3578366B2 (ja) * 1995-10-17 2004-10-20 株式会社ルネサステクノロジ 混成集積回路装置
US6014586A (en) * 1995-11-20 2000-01-11 Pacesetter, Inc. Vertically integrated semiconductor package for an implantable medical device
JP3492057B2 (ja) * 1995-12-14 2004-02-03 株式会社日立製作所 マルチチップｉｃカード及びそれを用いたｉｃカードシステム
US5723906A (en) * 1996-06-07 1998-03-03 Hewlett-Packard Company High-density wirebond chip interconnect for multi-chip modules
US6057598A (en) * 1997-01-31 2000-05-02 Vlsi Technology, Inc. Face on face flip chip integration
JPH10256473A (ja) * 1997-03-10 1998-09-25 Sanyo Electric Co Ltd 半導体装置
JP3203200B2 (ja) * 1997-03-10 2001-08-27 三洋電機株式会社 半導体装置
JPH10294423A (ja) * 1997-04-17 1998-11-04 Nec Corp 半導体装置
JP3111312B2 (ja) * 1997-10-29 2000-11-20 ローム株式会社 半導体装置
US5969562A (en) 1997-10-30 1999-10-19 Alesis Studio Electronics, Inc. Low noise method for interconnecting analog and digital integrated circuits
JPH11168185A (ja) * 1997-12-03 1999-06-22 Rohm Co Ltd 積層基板体および半導体装置
KR100253397B1 (ko) * 1997-12-30 2000-04-15 김영환 칩단위 패키지 및 그의 제조방법
JP3481444B2 (ja) * 1998-01-14 2003-12-22 シャープ株式会社 半導体装置及びその製造方法
JPH11220091A (ja) * 1998-02-02 1999-08-10 Toshiba Microelectronics Corp 半導体装置
WO1999046685A1 (fr) * 1998-03-12 1999-09-16 Matsushita Electric Industrial Co., Ltd. Selecteur de bus et systeme de circuit integre
JPH11355387A (ja) * 1998-06-09 1999-12-24 Hitachi Ltd 半導体集積回路
JP3179420B2 (ja) * 1998-11-10 2001-06-25 日本電気株式会社 半導体装置
US6229227B1 (en) * 1998-12-28 2001-05-08 Kawasaki Steel Corporation Programmable-value on-chip passive components for integrated circuit (IC) chips, and systems utilizing same
JP2000206208A (ja) * 1999-01-20 2000-07-28 Mitsubishi Electric Corp 半導体集積回路装置およびそのテスト方法
JP3876088B2 (ja) * 1999-01-29 2007-01-31 ローム株式会社 半導体チップおよびマルチチップ型半導体装置
US6078539A (en) * 1999-02-04 2000-06-20 Saifun Semiconductors Ltd. Method and device for initiating a memory array during power up
JP3876095B2 (ja) * 1999-05-19 2007-01-31 ローム株式会社 マルチチップ型半導体装置
US6198166B1 (en) * 1999-07-01 2001-03-06 Intersil Corporation Power semiconductor mounting package containing ball grid array
JP2001035146A (ja) * 1999-07-22 2001-02-09 Hitachi Ltd 半導体記憶装置
JP2001185676A (ja) * 1999-12-24 2001-07-06 Sharp Corp 半導体装置
US6369448B1 (en) * 2000-01-21 2002-04-09 Lsi Logic Corporation Vertically integrated flip chip semiconductor package
JP3737333B2 (ja) * 2000-03-17 2006-01-18 沖電気工業株式会社 半導体装置
JP2002057270A (ja) * 2000-08-08 2002-02-22 Sharp Corp チップ積層型半導体装置
US7061154B2 (en) * 2004-03-24 2006-06-13 Honeywell International, Inc. Lightweight wedge design for high speed generators

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