JP4692503B2 - 半導体装置及び電子機器 - Google Patents

Description

本発明は、半導体装置及び電子機器に関する。

近年、ＥＭＩノイズの低減などを目的としたインターフェースとしてＬＶＤＳ（Low Voltage Differential Signaling）などの高速シリアル転送が脚光を浴びている。この高速シリアル転送では、トランスミッタ回路がシリアル化されたデータを差動信号により送信し、レシーバ回路が差動信号を差動増幅することでデータ転送を実現する。

一般的な携帯電話機は、電話番号入力や文字入力のためのボタンが設けられる第１の機器部分と、ＬＣＤ（Liquid Crystal Display）やカメラデバイスが設けられる第２の機器部分と、第１、第２の機器部分を接続するヒンジなどの接続部分により構成される。従って、第１の機器部分に設けられる第１の回路基板と、第２の機器部分に設けられる第２の回路基板との間のデータ転送を、小振幅の差動信号を用いたシリアル転送により行えば、接続部分を通る配線の本数を減らすことができ、好都合である。

そして携帯電話機等で高速シリアル転送を実現するためには、ＢＢＥ／ＡＰＰ（BaseBand Engine/Application Processor）や画像処理コントローラに高速シリアル転送用のトランスミッタ回路等を設け、表示ドライバに高速シリアル転送用のレシーバ回路等を設ける必要がある。

ところが、高速シリアル転送用のトランスミッタ回路やレシーバ回路はアナログ回路により構成される。従って製造プロセスが変更されると、アナログ特性が変化してしまい、回路の再設計が必要になってしまう。一方、ＢＢＥ／ＡＰＰ、画像処理コントローラ、表示ドライバでは、低コスト化を実現するために微細プロセスを積極的に採用して行く必要がある。従って、微細プロセスを採用してＢＢＥ／ＡＰＰ、画像処理コントローラ、表示ドライバのチップサイズをシュリンクしようとすると、本来は必要ではないのに、高速シリアル転送用のトランスミッタ回路やレシーバ回路についても再設計が必要になってしまい、開発期間の長期化等を招く。
特開２００１−２２２２４９号公報

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、シリアルインターフェース回路の組み込みを容易化できる半導体装置及び電子機器を提供することにある。

本発明は、第１の半導体チップと、外部デバイスとの間でシリアルバスを介してシリアルデータの転送を行うシリアルインターフェース回路を有し、前記第１の半導体チップにスタック配置される第２の半導体チップとを含み、前記第２の半導体チップの短辺である第１の辺に沿って、前記外部デバイスと前記シリアルインターフェース回路とを接続するための電極が配置される第１の電極領域が設けられ、前記第２の半導体チップの長辺である第２の辺に沿って、前記第１の半導体チップが含む内部回路と前記シリアルインターフェース回路とを接続するための電極が配置される第２の電極領域が設けられる、半導体装置に関係する。

本発明によれば、第２の半導体チップが含むシリアルインターフェース回路は、外部デバイスとの間でシリアルデータの転送を行う。そして本発明では、このようなシリアルインターフェース回路を含む第２の半導体チップが、第１の半導体チップにスタック配置される。従って例えば第１の半導体チップの製造プロセス、回路構成等が変更されても、第２の半導体チップの製造プロセス、回路構成等については変更しなくても済むようになる。従って、シリアル転送の伝送品質を維持しながらも、半導体装置へのシリアルインターフェース回路の組み込みを容易化できる。

また本発明では、第２の半導体チップの短辺である第１の辺に沿って、外部デバイスとシリアルインターフェース回路とを接続するための電極が配置される第１の電極領域が設けられる。このようにすれば、シリアル転送の信号のスキューや信号遅延を最小限に抑えることが可能になり、シリアル転送の伝送品質を維持できる。また本発明では、第２の半導体チップの長辺である第２の辺に沿って、第１の半導体チップが含む内部回路とシリアルインターフェース回路とを接続するための電極が配置される第２の電極領域が設けられる。従って、第１の半導体チップの内部回路とのインターフェースに必要な多数の電極を、第２の電極領域に配置できるようになり、半導体装置へのシリアルインターフェース回路の組み込みを容易化できる。

また本発明では、前記第２の半導体チップの前記第１の辺に対向する第３の辺に沿って、前記第１の半導体チップが含む内部回路と前記シリアルインターフェース回路とを接続するための電極が配置される第３の電極領域が設けられてもよい。

このようにすれば、内部回路とのインターフェースに使用できる電極の数を更に増やすことが可能になる。

また本発明では、前記第１の電極領域には、シリアル転送のシリアルデータ用の電極が配置されてもよい。

このようにすれば、例えばデータ転送用のトランスミッタ回路又はレシーバ回路と、シリアルデータ用の電極とをショートパスで接続することが可能になる。

また本発明では、前記第１の電極領域には、シリアル転送のシリアルデータ用の電極と、シリアル転送のクロック用の電極が配置されてもよい。

このようにすれば、例えばデータ転送用のトランスミッタ回路又はレシーバ回路と、シリアルデータ用の電極とをショートパスで接続することが可能になると共に、クロック転送用のトランスミッタ回路又はレシーバ回路と、クロック用の電極とをショートパスで接続することが可能になる。

また本発明では、前記シリアルインターフェース回路は、前記外部デバイスとの間でシリアルバスを介してデータの送信及び受信の少なくとも一方を行う物理層回路と、前記第１の半導体チップが含む内部回路からのパラレルデータをシリアルデータに変換するパラレル／シリアル変換回路、及び前記外部デバイスからのシリアルデータをパラレルデータに変換するシリアル／パラレル変換回路の少なくとも一方を有する第１のロジック回路と、前記第１の半導体チップが含む内部回路との間でパラレルデータの転送を行う内部インターフェース回路を有する第２のロジック回路とを含んでもよい。

このようにすれば、物理層回路により、シリアルバスを介したシリアルデータの送信や受信を行い、第１のロジック回路により、パラレルデータからシリアルデータへの変換や、シリアルデータからパラレルデータへの変換を行うことが可能になる。また第２のロジック回路により、第１の半導体チップが含む内部回路との間でパラレルデータの転送を行うことが可能になる。

また本発明では、前記物理層回路は、前記第２の半導体チップの短辺である第１の辺側に配置され、前記第２のロジック回路は、前記第２の半導体チップの前記第１の辺に対向する第３の辺側に配置されてもよい。

このようにすれば、シリアルインターフェース回路内での信号伝達を効率化できる。

また本発明では、前記シリアルインターフェース回路は、前記第１の半導体チップが含む内部回路との間でパラレルデータの転送を行う内部インターフェース回路を含み、前記内部インターフェース回路は、第１のインターフェースモードでは、前記第１の半導体チップが含む内部回路との間でＫビットのパラレルデータの転送を行い、前記第１の半導体チップへの前記第２の半導体チップのスタック配置時に設定される第２のインターフェースモードでは、前記第１の半導体チップが含む内部回路との間でＪビット（Ｊ＜Ｋ）のパラレルデータの転送を行ってもよい。

このようにすれば、第１の半導体チップへの第２の半導体チップのスタック配置時に、第２のインターフェースモードに設定することで、第１の半導体チップが含む内部回路との間の信号線の本数を減らすことが可能になる。

また本発明では、Ｊビットのパラレルデータ用の電極が、前記第２の半導体チップの長辺である第２の辺に沿って配置され、Ｋ−Ｊビットのパラレルデータ用の電極が、前記第２の半導体チップの前記第２の辺に対向する第４の辺に沿って配置されてもよい。

このようにすれば、例えば第１のインターフェースモード時に、第４の辺に沿って配置されたＫ−Ｊビットのパラレルデータ用の電極を用いて、パラレルデータの転送を行うことが可能になる。

また本発明では、前記内部インターフェース回路は、前記第１のインターフェースモードでは、パラレルデータのサンプリングクロックの立ち上がりエッジ及び立ち下がりエッジのいずれか一方で、パラレルデータのサンプリングを行い、前記第２のインターフェースモードでは、前記サンプリングクロックの立ち上がりエッジ及び立ち下がりエッジの両方で、パラレルデータのサンプリングを行ってもよい。

このようにすれば、第２のインターフェースモードでは、サンプリングクロックの立ち上がりエッジ及び立ち下がりエッジの両方で、パラレルデータのサンプリングが行われるようになる。従って、少ない本数のパラレルデータの信号線を用いて、多くの情報を転送できる。

また本発明では、前記第１の半導体チップは、スタック配置が禁止されるスタック禁止回路を含み、前記第２の半導体チップは、前記スタック禁止回路の領域以外の領域にスタック配置されてもよい。

このようにすれば、第１の半導体チップの回路の信頼性や回路特性が劣化するのを防止できる。

また本発明では、前記スタック禁止回路は、ＤＲＡＭであってもよい。

但しスタック禁止回路はＤＲＡＭに限定されるものではない。

また本発明では、前記シリアルインターフェース回路は、前記外部デバイスとの間でシリアルバスを介してデータの送信及び受信の少なくとも一方を行う物理層回路を含み、前記物理層回路は、データ転送用のトランスミッタ回路又はレシーバ回路と、クロック転送用のトランスミッタ回路又はレシーバ回路を含み、前記データ転送用のトランスミッタ回路又はレシーバ回路と、前記クロック転送用のトランスミッタ回路又はレシーバ回路は、前記第２の半導体チップの短辺である第１の辺に沿って配置されてもよい。

このようにすれば、信号のスキューや信号遅延を最小限に抑えることが可能になる。

また本発明では、前記物理層回路は、第１〜第Ｎのチャネルのデータ転送用の第１〜第Ｎのトランスミッタ回路又はレシーバ回路を含み、データ転送用の前記第１〜第Ｎのトランスミッタ回路又はレシーバ回路は、前記第２の半導体チップの前記第１の辺に沿って配置されてもよい。

このようにすれば、１又は複数チャンネルのデータ転送を行う場合にも、信号のスキューや信号遅延を最小限に抑えることが可能になる。

また本発明では、前記クロック転送用のトランスミッタ回路又レシーバ回路は、データ転送用の第１のトランスミッタ回路又はレシーバ回路とデータ転送用の第２〜第Ｎのトランスミッタ回路又はレシーバ回路との間に配置されてもよい。

このようにすれば、１又は複数チャンネルのデータ転送を行う場合にも、データとクロックの信号のスキューや信号遅延を最小限に抑えることが可能になる。

また本発明では、前記第２の半導体チップの第２の辺の長さをＬＢとし、前記第２の半導体チップの前記第２の辺と平行な、前記第１の半導体チップの第２の辺の長さをＬＡとし、前記第２の半導体チップの電極に接続される配線についての、前記電極から前記第１の半導体チップの端部までのデザインルール上の平面視での最大長をＬＭとした場合に、ＬＢ≧ＬＡ−２×ＬＭであってもよい。

このようにすれば、配線の最大長ＬＭに関するデザインルールを遵守しながら、第２の半導体チップを第１の半導体チップにスタック配置できるようになる。

また本発明は、上記のいずれかに記載の半導体装置と、前記半導体装置によりシリアル転送されるデータに基づき表示動作を行う表示パネルとを含む電子機器に関係する。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．スタック配置
図１（Ａ）に示すように本実施形態では、半導体装置２、４（集積回路装置）が、各々、高速シリアルＩ／Ｆ（インターフェース）回路６、８を含む。そしてこの高速シリアルＩ／Ｆ回路６、８を用いてシリアルバスを介したデータ転送（データの送信及び受信の少なくとも一方）を行う。具体的には例えば差動信号を用いてデータ転送を行う。更に具体的には小振幅の差動信号（ＬＶＤＳ）を用いてデータ転送を行う。なおシリアルバスは１チャネル構成でもよいし、多チャンネル構成でもよい。また差動転送ではなくシングルエンド転送を行うようにしてもよい。

携帯電話機を例にとれば、図１（Ａ）の半導体装置２は、ＢＢＥ／ＡＰＰや画像処理コントローラ（表示コントローラ）であり、電話番号入力や文字入力のためのボタンが設けられる携帯電話機の第１の機器部分の第１の回路基板に実装される。また半導体装置６は、表示ドライバ（ＬＣＤドライバ）であり、表示パネル（ＬＣＤ）やカメラデバイスが設けられる携帯電話機の第２の機器部分の第２の回路基板に実装される。

そして従来は、これらの半導体装置２、４の間のデータ転送は、ＣＭＯＳ電圧レベルのパラレル転送により実現していた。このため、第１、第２の機器部分を接続するヒンジなどの接続部分を通る配線の本数が多くなって、設計の自由度を妨げたり、ＥＭＩノイズが発生するなどの問題があった。

これに対して図１（Ａ）では、半導体装置２、４の間のデータ転送は、小振幅のシリアル転送により実現される。従って、第１、第２の機器部部分の接続部分を通る配線の本数を減らすことができると共に、ＥＭＩノイズの発生を低減できる。

ところで、高速シリアルＩ／Ｆ回路６、８は、小振幅のシリアル転送を行うためのアナログの物理層回路（トランスミッタ回路、レシーバ回路）を含む。そして、このような物理層回路では、製造プロセスが変更されるとアナログ回路の特性が変化してしまい、回路の再設計が必要になってしまう。一方、半導体装置２、４では、低コスト化を実現するために、微細プロセスが積極的に採用される。従って、微細プロセスを採用して半導体装置２、４のチップサイズをシュリンクしようとすると、本来は必要ではないのに、高速シリアルＩ／Ｆ回路６、８についても再設計が必要になってしまい、設計工数の増加や高コスト化を招く。

そこで本実施形態では図１（Ｂ）の平面図に示すように、半導体装置（図１（Ａ）の２又は４）に、第１、第２の半導体チップ１０、２０（第１、第２のチップ）を含ませる。ここで第１の半導体チップ１０（メインチップ）は内部回路１２（メモリ、ロジック回路、プロセッサ又はドライバ回路等）を含む。また第２の半導体チップ２０（サブチップ）は高速シリアルＩ／Ｆ回路３０（図１（Ａ）の６又は８）を含む。

具体的には、この高速シリアルＩ／Ｆ回路３０（広義にはシリアルインターフェース回路）は、外部デバイス（例えば外部の半導体装置）との間でシリアルバスを介してシリアルデータの転送を行う。そして図１（Ｂ）に示すように本実施形態では、このような高速シリアルＩ／Ｆ回路３０を含む第２の半導体チップ２０を、メインチップである第１の半導体チップ１０にスタック配置する。

更に本実施形態では図１（Ｂ）に示すように、第２の半導体チップ２０の短辺である辺ＳＢ１に沿って、外部デバイスと高速シリアルＩ／Ｆ回路３０とを接続するためのパッド（広義には電極）が配置される第１のパッド領域８１（広義には第１の電極領域）が設けられる。また第２の半導体チップ２０の長辺である辺ＳＢ２に沿って、第１の半導体チップ１０が含む内部回路１２と高速シリアルＩ／Ｆ回路３０とを接続するためのパッド（電極）が配置される第２のパッド領域８２（広義には第２の電極領域）が設けられる。

図２に第１、第２の半導体チップ１０、２０のスタック構造の概略断面図の例を示す。図２に示すように、第１の半導体チップ１０はダイボンディング材５１０（接着材）により基板５００（配線基板）に接着される。また第２の半導体チップ２０は、第１の半導体チップ１０に重ねて搭載され、ダイボンディング材５１２（接着材）により第１の半導体チップ１０に接着される。

第１の半導体チップ１０に形成された電極５２０（パッド、バンプ等）は、配線５２２（ボンディングワイヤ等）を介して、基板５００の配線パターン５０２（ランド部）に電気的に接続される。また第２の半導体チップ２０に形成された電極５３０（パッド、バンプ等）は、配線５３２（ボンディングワイヤ等）を介して、基板５００の配線パターン５０３（ランド部）に電気的に接続される。そして配線パターン５０２、５０３は、スルーホール５０４、５０５を介して外部端子５０６、５０７（ハンダボール等）に電気的に接続される。

図２において基板５００は、有機系材料により形成してもよいし、無機系材料により形成してもよい。或いはこれらの複合構造であってもよい。有機系材料から形成された基板５００としては、例えばポリイミド樹脂からなるフレキシブル基板が挙げられる。またフレキシブル基板としてＴＡＢ技術で使用されるテープを使用してもよい。無機系材料から形成された基板５００としては、セラミック基板やガラス基板が挙げられる。有機系及び無機系材料の複合構造としてはガラスエポキシ基板が挙げられる。

第１、第２の半導体チップ１０、２０は、能動面（回路面）を上にしたフェイスアップにより配置してもよいし、能動面を下にしたフェイスダウンにより配置してもよい。また図２では２段のスタック構造になっているが、３段以上のスタック構造にしてもよい。またダイボンディング材５１０、５１２としては種々の材料を使用できる。また電極５２０、５３０には、ハンダボール、金ワイヤーボール、金メッキなどによってバンプが設けられていてもよく、電極５２０、５３０自体がバンプの形状をなしていてもよい。また配線５２２、５３２は、金のボンディングワイヤーで形成された配線であってもよいし、導電性ペースト等で形成された配線であってもよい。また外部端子５０６、５０７はボール形状には限定されず、平面のランド形状であってもよい。

また第１の半導体チップ１０の電極５２０と第２の半導体チップ２０の電極５３０とを接続する場合には、電極５２０と５３０を、配線５２２、配線パターン５０２、５０３及び配線５３２を介して電気的に接続してもよいし、電極５２０と５３０を、配線（ボンディングワイヤ等）により直接接続してもよい。

以上のように本実施形態では、第１の半導体チップ１０に対して、高速シリアルＩ／Ｆ回路３０を含む第２の半導体チップ２０がスタック配置（縦積み配置）される。これにより半導体装置への高速シリアルＩ／Ｆ回路３０の組み込みを容易化できる。

例えば比較例として、高速シリアルＩ／Ｆ回路３０を、第１の半導体チップ１０の内部回路１２として組み込む手法（同一チップ内に組み込む手法）が考えられる。しかしながら、この比較例の手法では、メインチップである第１の半導体チップ１０のバージョンアップ等により製造プロセスが変更されると、本来は必要ではないのに、高速シリアルＩ／Ｆ回路３０についても再設計が必要になってしまう。

これに対して本実施形態によれば、第１の半導体チップ１０の製造プロセス等が変更されても、高速シリアルＩ／Ｆ回路３０については製造プロセス等を変更しなくても済むため、設計工数を大幅に低減できる。またアナログ回路特性も変化しないため、伝送品質も維持できる。

また本実施形態では図１（Ｂ）に示すように、第２の半導体チップ２０の短辺ＳＢ１に沿って、外部デバイスとのシリアル転送用のパッドが配置されるパッド領域８１が設けられる。このようにすれば、例えば図３（Ａ）のようにデータ転送用のトランスミッタ回路４４（又はレシーバ回路）を辺ＳＢ１に沿って配置した場合に、シリアル転送のシリアルデータ用のパッドＤＰ、ＤＭとトランスミッタ回路４４をショートパスで接続できる。従って、信号のスキューや信号遅延を最小限に抑えることができ、シリアル転送の伝送品質を向上できる。また図３（Ｂ）のように、データ転送用のトランスミッタ回路４４（又はレシーバ回路）とクロック転送用のトランスミッタ回路４６（又はレシーバ回路）を辺ＳＢ１に沿って配置した場合に、ＤＰ、ＤＭとトランスミッタ回路４４をショートパスで接続できると共に、シリアル転送のクロック用のパッドＣＫＰ、ＣＫＭとトランスミッタ回路４６もショートパスで接続できる。従ってデータとクロックの信号のスキューや信号遅延を最小限に抑えることができ、受信側においてシリアルデータのサンプリングエラーが生じるのを防止できる。また図３（Ａ）（Ｂ）のようにシリアル転送用のパッドＤＰ、ＤＭ、ＣＫＰ、ＣＫＭを辺ＳＢ１に沿って配置すれば、差動信号線を構成する第１、第２の信号線（例えばＤＰとＤＭ、ＣＫＰとＣＫＭ）を等長にすることが容易になり、伝送品質の劣化を防止できる。

なおパッド領域８１（第１の電極領域）には、シリアル転送のシリアルデータ用のパッドＤＰ、ＤＭだけを配置するようにしてもよいし、ＤＰ、ＤＭと、シリアル転送のクロック用のパッドＣＫＰ、ＣＫＭだけを配置するようにしてもよい。或いは、ＤＰ、ＤＭ、ＣＫＰ、ＣＫＭと、アナログ回路用（物理層回路用）の電源パッドだけを配置するようにしてもよい。このようにすれば、第２の半導体チップ２０の短辺ＳＢ１の長さを短くすることができ、第２の半導体チップ２０を細長形状にできる。従って、第１の半導体チップ１０が、スタック配置が禁止されるスタック禁止回路を有する場合に、このスタック禁止回路の領域を避けて、細長形状の第２の半導体チップ２０をスタック配置できるようになる。

また本実施形態では図１（Ｂ）に示すように、第２の半導体チップ２０の長辺ＳＢ２に沿って、第１の半導体チップ１０の内部回路１２とのインターフェース用のパッドが配置されるパッド領域８２（第２の電極領域）が設けられる。このように長辺ＳＢ２に沿ってパッド領域８２を設ければ、第１の半導体チップ１０の内部回路１２とのインターフェースに必要な多数のパッドを、パッド領域８２に配置できるようになる。従って高速シリアルＩ／Ｆ回路３０と内部回路１２との間のインターフェース信号の接続が容易になり、半導体装置への高速シリアルＩ／Ｆ回路３０の組み込みを容易化できる。また高速シリアルＩ／Ｆ回路３０と内部回路１２をパラレルバスで接続する場合には、パラレルバスとして十分なビット幅を有するバスを使用できるようになる。

なお図３（Ｃ）に示すように、第２の半導体チップ２０の辺ＳＢ１に対向する辺ＳＢ３に沿って、第１の半導体チップ１０の内部回路１２と高速シリアルＩ／Ｆ回路３０とを接続するためのパッド（電極）が配置されるパッド領域８３（広義には第３の電極領域）を更に設けるようにしてもよい。このようにすれば、内部回路１２とのインターフェースに使用するパッドの数を更に増やすことができ、高速シリアルＩ／Ｆ回路３０と内部回路１２との間のインターフェース信号の接続を更に容易化できる。また高速シリアルＩ／Ｆ回路３０と内部回路１２をパラレルバスで接続する場合には、パラレルバスのビット幅を更に増やすことが可能になる。

２．高速シリアルＩ／Ｆ回路の構成、配置
図４（Ａ）に高速シリアルＩ／Ｆ回路３０の構成例を示す。なお高速シリアルＩ／Ｆ回路３０は図４（Ａ）の構成に限定されず、図４（Ａ）の構成要素の一部を省略したり、図４（Ａ）に示されるもの以外の構成要素を含んでいてもよい。例えば高速シリアルＩ／Ｆ回路３０は、高速ロジック回路５０又はロジック回路６０を含まない構成であってもよい。

物理層回路４０（アナログ回路、アナログフロントエンド回路、トランシーバ）は、外部デバイス（外部の半導体装置等）との間でシリアルバスを介してデータの送信及び受信の少なくとも一方を行うアナログ回路である。この物理層回路４０は例えばトランスミッタ回路４２などを含むことができる。なお物理層回路４０は、トランスミッタ回路を含む構成であってもよいし、レシーバ回路を含む構成であってもよい。或いはトランスミッタ回路とレシーバ回路の両方を含む構成であってもよい。またトランスミッタ回路やレシーバ回路として、データ転送用のトランスミッタ回路やレシーバ回路を設けてもよいし、データ転送用及びクロック（ストローブ）転送用のトランスミッタ回路やレシーバ回路を設けてもよい。

高速ロジック回路５０（広義には第１のロジック回路）は、高速クロックで動作するロジック回路である。具体的にはシリアルバスの転送クロックと同等の周波数のクロックで動作する。この高速ロジック回路５０は例えばパラレル／シリアル変換回路５２を含むことができる。ここでパラレル／シリアル変換回路５２は、第１の半導体チップ１０が含む内部回路１２からのパラレルデータ（内部回路１２との間のパラレルバスを介してロジック回路６０が受信したパラレルデータ）をシリアルデータに変換する回路である。そして変換により得られたシリアルデータがシリアルバスを介して外部デバイスに送信される。

なお高速ロジック回路５０は、パラレル／シリアル変換回路を含む構成であってもよいし、外部デバイスからのシリアルデータ（シリアルバスを介して物理層回路４０が受信したシリアルデータ）をパラレルデータに変換するシリアル／パラレル変換回路を含む構成であってもよい。或いはパラレル／シリアル変換回路とシリアル／パラレル変換回路の両方を含む構成であってもよい。また高速ロジック回路５０は、シリアルバスの転送クロックに相当する高速クロックで動作する他のロジック回路（例えばＦＩＦＯ、エラスティシティバッファ、分周回路等）を含んでもよい。

ロジック回路６０（広義には第２のロジック回路）は、高速ロジック回路５０の動作クロックよりも低速のクロックで動作するロジック回路である。具体的には、例えばパラレルデータのサンプリングクロックと同等の周波数のクロックで動作する。このロジック回路６０は、第１の半導体チップ１０が含む内部回路１２とのインターフェース処理を行う内部Ｉ／Ｆ回路６２（ホストＩ／Ｆ回路、パラレルＩ／Ｆ回路）を含む。具体的には内部Ｉ／Ｆ回路６２は、第１の半導体チップ１０が含む内部回路１２との間でパラレルデータの転送（受信、送信）を行う。

図４（Ａ）のような回路構成を採用すれば、外部デバイスとの間では高速なシリアル転送でデータ転送が行われる一方で、第１の半導体チップ１０との間では、シリアル転送に比べて低速なパラレル転送でデータ転送が行われるようになる。そしてシリアル転送については、高速シリアルＩ／Ｆ回路３０内の回路配置やパッド配置を最適な配置にすることで、伝送品質を維持できる。一方、第１の半導体チップ１０との間のパラレル転送はシリアル転送に比べて低速であるため、第１の半導体チップ１０の内部回路１２の構成や配置が、製品仕様に応じて変更されても、これに容易に対処できる。

特に高速シリアル転送には様々な規格があり、このような様々な規格の高速シリアル転送にも容易に対応できることが望まれる。この点、図４（Ａ）の構成によれば、半導体チップ１０との間のインターフェースについては、汎用のパラレルＩ／Ｆを採用できる。従って、高速シリアルＩ／Ｆ回路３０の物理層回路などを変更するだけで、様々な規格の高速シリアル転送に容易に対応できるという利点がある。また半導体チップ１０との間のインターフェースを汎用のパラレルＩ／Ｆにすれば、第１の半導体チップ１０の内部回路１２の構成を変更しなくても、異なる規格の高速シリアル転送に対応できる。従って、様々な規格の高速シリアルＩ／Ｆ回路を容易に組み込むことができる半導体装置を提供できる。更に第１、第２の半導体チップ１０、２０をスタック配置することで、パッケージサイズの小型化も図れる。

また本実施形態では図４（Ｂ）に示すように、物理層回路４０は、第２の半導体チップ２０の短辺である辺ＳＢ１側に配置される。一方、ロジック回路６０（第２のロジック回路）は、第２の半導体チップ２０の辺ＳＢ１に対向する辺ＳＢ３側に配置される。そして高速ロジック回路５０（第１のロジック回路）は、物理層回路４０とロジック回路６０の間に配置される。即ち、辺ＳＢ１から辺ＳＢ３に向かって、物理層回路４０、高速ロジック回路５０、ロジック回路６０の順で回路が配置される。

図４（Ｂ）のような回路配置にすれば、物理層回路４０と高速ロジック回路５０との間や、高速ロジック回路５０とロジック回路６０との間の信号線をショートパスで接続できるようになる。従って、これらの回路間での信号のスキューや信号遅延を最適化でき、効率が良く品質の高い信号伝達が可能になる。

また図４（Ｂ）のような回路配置にすれば、辺ＳＢ１の長さを短くできる一方で、辺ＳＢ２の長さを長くできるため、第２の半導体チップ２０をスリムな細長形状にできる。従って、例えば第１の半導体チップ１０が、スタック配置が禁止されるスタック禁止回路（例えばＤＲＡＭやアナログ回路）を有する場合に、このスタック禁止回路の領域を避けて、細長形状の第２の半導体チップ２０をスタック配置することが可能になる。また第２の半導体チップ２０を細長形状にすれば、第２の半導体チップ２０からの配線のボンディング長も短くできるため、実装品質を確保できる。またボンディング長が短くなると、伝送品質の劣化も最小限に抑えることが可能になる。

なお、第２の半導体チップ２０のスタック位置は図４（Ｂ）の位置に限定されない。例えば図４（Ｂ）では、内部回路１２の一辺と第２の半導体チップ２０の一辺（ＳＢ２）とがほぼ一致するように第２の半導体チップ２０をスタック配置しているが、これらの辺が一致しない位置に第２の半導体チップ２０をスタック配置してもよい。また高速シリアルＩ／Ｆ回路３０内の回路配置も図４（Ｂ）の配置に限定されない。例えば高速ロジック回路５０を、物理層回路４０とロジック回路６０の間に配置しない変形実施も可能である。

３．高速シリアルＩ／Ｆ回路の詳細な構成
図５に、高速シリアルＩ／Ｆ回路３０の詳細な構成例を示す。図５において物理層回路４０は、データ転送用のトランスミッタ回路ＴＸ０、ＴＸ１、ＴＸ２（広義には第１〜第Ｎのトランスミッタ回路）を含む。またクロック転送用のトランスミッタ回路ＴＣＫを含む。

データ転送用のトランスミッタ回路ＴＸ０は、パラレル／シリアル変換回路５２からのシリアルデータを受け、Ｄ０Ｐ及びＤ０Ｍの差動信号線を駆動して、データを送信する。同様に、データ転送用のトランスミッタ回路ＴＸ１、ＴＸ２は、パラレル／シリアル変換回路５２からのシリアルデータを受け、各々、Ｄ１Ｐ及びＤ１Ｍ、Ｄ２Ｐ及びＤ２Ｍの差動信号線を駆動して、データを送信する。またクロック転送用のトランスミッタ回路ＴＣＫは、ＰＬＬ回路７２で生成されたクロック（あるいはその分周クロック）に基づいて、ＣＫＰ及びＣＫＭの差動信号線を駆動して、クロックを送信する。これらのトランスミッタ回路ＴＸ０、ＴＸ１、ＴＸ２、ＴＣＫは、例えばシリアルバスの差動信号線を電流駆動又は電圧駆動するアナログ回路（演算増幅器等）により実現できる。

なお図５では物理層回路４０がトランスミッタ回路を含む場合について示しているが、物理層回路４０がレシーバ回路を含むようにしてもよい。この場合には、データ転送用のレシーバ回路（第１〜第Ｎのレシーバ回路）は、シリアルバスの差動信号線を介して転送されるデータを受信し、受信したシリアルのデータをシリアル／パラレル変換回路に出力することになる。またクロック転送用のレシーバ回路は、シリアルバスの差動信号線を介して転送されるクロックを受信する。これらのレシーバ回路は、シリアルバスの差動信号線の駆動電流又は駆動電圧を検出するアナログ回路により実現できる。具体的にはレシーバ回路は、例えば差動信号線を構成する第１、第２の信号線（例えばＤ０Ｐ、Ｄ０Ｍ）の間に設けられた抵抗素子の両端に生じる電圧を増幅することで、データやクロックの受信を行う。

バイアス回路７０は、バイアス電流を制御するためのバイアス電圧を生成して、物理層回路４０等に出力する。このバイアス回路７０は、基準電圧生成回路やカレントミラー回路などにより構成できる。

ＰＬＬ回路７２（広義にはクロック生成回路）は、ピクセルクロックＰＣＬＫに基づいて、ＰＣＬＫに同期したクロックを生成して、高速ロジック回路５０等に供給する。

ロジック回路６０は、内部Ｉ／Ｆ回路６２を含む。またパリティ生成回路６４、データセパレータ６６、レジスタ６８を含む。

内部Ｉ／Ｆ回路６２は、パラレルデータＶＤ［２３：０］、垂直同期信号ＶＳ、水平同期信号ＨＳ、データイネーブル信号ＤＥなどを含むインターフェース信号を用いて、第１の半導体チップ１０の内部回路１２との間のインターフェース処理を行う。

パリティ生成回路６４はデータに付加するパリティビットを生成する。データセパレータ６６は、データの転送チャネル数に応じたデータのセパレート処理を行う。レジスタ６８（コンフィグレーションレジスタ）は、転送チャネル数やインターフェースモードの設定などの各種の設定を行うためのレジスタである。

例えばレジスタ６８に対して転送チャネル数の設定を行うことで、図６（Ａ）（Ｂ）（Ｃ）に示すように、転送レートに応じて使用チャネル数を１チャネル、２チャネル、３チャネルから選択できるようになる。

例えば図６（Ａ）の１チャネルモードでは、チャネル１であるＤ０（Ｄ０Ｐ、Ｄ０Ｍ）を用いて８ビットのＲデータ、８ビットのＧデータ、８ビットのＢデータ等がシリアル転送される。この場合に例えば、ピクセルクロックＰＣＬＫは４〜１５ＭＨｚとなり、転送レートのバンド幅は１２０〜４５０Ｍｂｐｓになる。

また図６（Ｂ）の２チャネルモードでは、Ｄ０を用いて８ビットのＲデータ、４ビットのＧデータ等が転送され、チャネル２であるＤ１（Ｄ１Ｐ、Ｄ１Ｍ）を用いて４ビットのＧデータ、８ビットのＢデータ等が転送される。この場合に例えば、ＰＣＬＫは８〜３０ＭＨｚとなり、バンド幅は１２０〜４５０Ｍｂｐｓになる。

また図６（Ｃ）の３チャネルモードでは、Ｄ０を用いて８ビットのＲデータ等が転送され、Ｄ１を用いて８ビットのＧデータ等が転送され、チャネル３であるＤ２（Ｄ２Ｐ、Ｄ２Ｍ）を用いて８ビットのＢデータ等が転送される。この場合に例えば、ＰＣＬＫは２０〜６５ＭＨｚとなり、バンド幅は２００〜６５０Ｍｂｐｓになる。

なお図６（Ａ）（Ｂ）（Ｃ）のデータの分離や並べ替えは、図５のデータセパレータ６６により実現される。

４．内部Ｉ／Ｆ回路
本実施形態の内部Ｉ／Ｆ回路６２では、第１の半導体チップ１０の内部回路１２との間で、第１、第２のインターフェースモードによるパラレル転送を行うことができる。

例えば内部Ｉ／Ｆ回路６２は、第１のインターフェースモードでは図７に示すように、第１の半導体チップ１０の内部回路１２との間で２４ビット（広義にはＫビット）のパラレルデータの転送を行う。一方、第２のインターフェースモードでは、図８（Ａ）に示すように、第１の半導体チップ１０の内部回路１２との間で１２ビット（広義にはＪビット。Ｊ＜Ｋ）のパラレルデータの転送を行う。より具体的には、内部Ｉ／Ｆ回路６２は、図７の第１のインターフェースモードでは、パラレルデータのサンプリングクロックであるＰＣＬＫの立ち上がりエッジ（或いは立ち下がりエッジでもよい）で、内部回路１２からのパラレルデータのサンプリングを行う。一方、図８（Ａ）の第２のインターフェースモード（ダブルデータレートモード）では、ＰＣＬＫの立ち上がりエッジ及び立ち下がりエッジの両方で、内部回路１２からのパラレルデータのサンプリングを行う。

即ち図７の第１のインターフェースモードでは、ＰＣＬＫの立ち上がりエッジで、８ビットのＲデータ、Ｇデータ、Ｂデータ、ＶＳ、ＨＳ、ＤＥからなる１ピクセル分のデータがサンプリングされて内部Ｉ／Ｆ回路６２に取り込まれる。この第１のインターフェースモードは、標準的なパラレルインターフェースモードであり、２４ビットのＶＤ［２３：０］の全てが使用される。

一方、図８（Ａ）の第２のインターフェースモードでは、ＰＣＬＫの立ち上がりエッジで、８ビットのＲデータ、４ビットのＧデータ、ＶＳ、ＨＳ、ＤＥからなるデータがサンプリングされて内部Ｉ／Ｆ回路６２に取り込まれる。またＰＣＬＫの立ち下がりエッジで、４ビットのＧデータ、８ビットのＢデータ、ＲＳＲＶ０、ＲＳＲＶ１、ＲＳＲＶ２からなるデータがサンプリングされて、内部Ｉ／Ｆ回路６２に取り込まれる。この第２のインターフェースモードは、第１の半導体チップ１０（ホストチップ）との間の接続信号線の本数を低減するためのモードである。このモードにより、１２ビットのＶＤ［１１：０］のみを使用して、２４ビットのデータ（表示データ）を転送できるようになる。

即ち図４（Ｂ）のように第１の半導体チップ１０に第２の半導体チップ２０をスタック配置した場合には、ボンディング長のデザインルールによる制約により、第２の半導体チップ２０の全ての辺ＳＢ１〜ＳＢ４のパッド（広義には電極）に対して配線をボンディングすることは難しい。従って、第２の半導体チップ２０をスタック配置する場合に、配線のボンディングが可能なパッド数には限界がある。

一方、第２の半導体チップ２０の用途としては、第１の半導体チップ１０にスタック配置せずに、単独の汎用チップとして使用する用途も考えられる。このように汎用チップとして使用する場合には、第２の半導体チップ２０の全ての辺ＳＢ１〜ＳＢ４のパッドに対して配線をボンディングできる。

そこで本実施形態では、第２の半導体チップ２０を単独の汎用チップとして使用する場合には、図７の第１のインターフェースモードに設定し、２４ビットのＶＤ［２３：０］のパッドの全てを使用してデータ転送を行う。具体的には後述する図１１に示すように、例えば第２の半導体チップ２０の辺ＳＢ２とＳＢ３に対してＶＤ［１１：０］のパッドを配置し、辺ＳＢ４に対してＶＤ［２３：１２］のパッドを配置する。そして第１のインターフェースモードでは、これらの辺ＳＢ２、ＳＢ３、ＳＢ４のＶＤ［２３：０］の全てのパッドに対して配線をボンディングし、図７に示すように２４ビットのＶＤ［２３：０］の全てを使用してデータ転送を行う。こうすることで、第２の半導体チップ２０を、標準的な２４ビットのパラレルインターフェースモードで使用できるようになり、第２の半導体チップ２０の汎用性を高めることができる。

一方、第２の半導体チップ２０を第１の半導体チップ１０にスタック配置して使用する場合には、図８（Ａ）の第２のインターフェースモードに設定し、１２ビットのＶＤ［１１：０］のパッドだけを使用してデータ転送を行う。具体的には後述する図１１において、辺ＳＢ２、辺ＳＢ３のＶＤ［１１：０］のパッドに対してのみ配線をボンディングし、図８（Ａ）に示すように１２ビットのＶＤ［１１：０］だけを使用してデータ転送を行う。こうすることで、第１の半導体チップ１０へのスタック配置時には、辺ＳＢ４のＶＤ［２３：１２］のパッドには配線をボンディングしなくても済むため、ボンディング長に関するデザインルールを遵守できる。従って、第２の半導体チップ２０をスタック用チップとして好適に使用できるようになる。

以上のように本実施形態によれば、第１、第２のインターフェースモードを用意することで、第２の半導体チップ２０を単独の汎用チップとスタック用チップの両方に使用できるようになり、利便性を向上できる。なお第１、第２のインターフェースモードは、例えば第２の半導体チップ２０に設けられたモード設定用のパッド（ＸＤＤＲ等）に印加される電圧レベルにより切り替えることができる。

また図８（Ａ）の第２のインターフェースモードでは、ＨＳ、ＶＳ、ＤＥの信号にリザーブビットＲＳＲＶ０、ＲＳＲＶ１、ＲＳＲＶ２が多重化される。即ち内部Ｉ／Ｆ回路６２は、ＰＣＬＫの立ち上がりエッジ（広義には一方のエッジ）でＨＳ、ＶＳ、ＤＥの信号をサンプリングすることで、ＨＳ、ＶＳ、ＤＥの情報を取り込むことができる一方で、ＰＣＬＫの立ち下がりエッジ（広義には他方のエッジ）でＨＳ、ＶＳ、ＤＥの信号をサンプリングすることで、ＨＳ、ＶＳ、ＤＥ以外の情報であるリザーブビットＲＳＲＶ０、ＲＳＲＶ１、ＲＳＲＶ２の情報を取り込むことができる。そしてこれらのリザーブビットＲＳＲＶ０、ＲＳＲＶ１、ＲＳＲＶ２を使用することで、第１の半導体チップ１０の内部回路１２との間で様々な情報を転送することが可能になる。

例えばリザーブビットＲＳＲＶ０、ＲＳＲＶ１、ＲＳＲＶ２を使用することで、リセットコマンド、シャットダウンコマンド、動作モード切り替えコマンドなどのコマンドを、受信（ＲＸ）側に転送できるようになる。

或いは図８（Ｂ）に示すように、表示パネル２４０の１ラインに対して２個（複数個）の表示ドライバ２３０、２３２を使用する場合に、表示ドライバ２３０、２３２のいずれを宛先とするデータなのかを、リザーブビットＲＳＲＶ０、ＲＳＲＶ１、ＲＳＲＶ２により指定できる。例えば画像処理コントローラ２００（内部回路１２）は、送信（ＴＸ）側の高速シリアルＩ／Ｆ回路２１０（内部Ｉ／Ｆ回路）に対して、パラレルのデータと、リザーブビットＲＳＲＶ０、ＲＳＲＶ１、ＲＳＲＶ２により指定されるデータの宛先情報を転送する。そして送信（ＴＸ）側の高速シリアルＩ／Ｆ回路２１０は、情報をシリアルデータ化して受信（ＲＸ）側の高速シリアルＩ／Ｆ回路２２０に転送する。すると、受信側の高速シリアルＩ／Ｆ回路２２０は、例えばＲＳＲＶ０＝ＲＳＲＶ１＝ＲＳＲＶ２＝０である場合には、表示ドライバ２３０に対して送信側からのデータを出力し、ＲＳＲＶ０＝ＲＳＲＶ１＝ＲＳＲＶ２＝１である場合には、表示ドライバ２３２に対して送信側からのデータを出力する。このようなリザーブビットＲＳＲＶ０、ＲＳＲＶ１、ＲＳＲＶ２を用いれば、１ピクセルデータ毎に種々の属性を付加できるようになるため、従来にはない様々な用途を実現できる。

図９に、以上のような第１、第２のインターフェースモードを実現できる内部Ｉ／Ｆ回路６２の構成例を示す。図９において、レジスタ９０、９２、９４は、各々、ＶＤ［２３：１２］、ＶＤ［１１：０］、ＶＳ／ＨＳ／ＤＥをＰＣＬＫの立ち上がりエッジでサンプリングして取り込む。そしてレジスタ１００、１０２、１０４は、各々、レジスタ９０、９２、９４の出力をＰＣＬＫの立ち下がりエッジでサンプリングして取り込む。そして信号ＭＯＤＥＳＥＬが第１のインターフェースモードに設定されると、セレクタ１３０は、レジスタ１００、１０２、１０４の出力を選択して、後段の回路（例えばデータセパレータ６６）に出力する。

一方、レジスタ１１０、１１２は、各々、ＶＤ［１１：０］、ＶＳ／ＨＳ／ＤＥをＰＣＬＫの立ち上がりエッジでサンプリングして取り込む。そしてレジスタ１２０、１２２は、各々、レジスタ１１０、１１２の出力をＰＣＬＫの立ち下がりエッジでサンプリングして取り込む。またレジスタ１２４、１２６は、各々、ＶＤ［１１：０］、ＶＳ／ＨＳ／ＤＥをＰＣＬＫの立ち下がりエッジでサンプリングして取り込む。そして信号ＭＯＤＥＳＥＬが第２のインターフェースモードに設定されると、セレクタ１３０は、レジスタ１２０、１２２、１２４、１２６の出力を選択して、後段の回路に出力する。

以上のようにすることで図７、図８（Ａ）の第１、第２のインターフェースモードでのデータ転送が可能になる。

５．詳細な配置例
次に第１、第２の半導体チップ１０、２０及びそれが含む回路の詳細な配置例を説明する。例えば図１０に第１、第２の半導体チップ１０、２０の詳細な配置例を示す。図１０において、第１の半導体チップ１０は、内部回路１２として、Ｇ／Ａ（ゲートアレイ）１３や、ＤＲＡＭ１４、１５などを含む。ここでＤＲＡＭ１４、１５は、スタック配置が禁止される回路（以下、スタック禁止回路と呼ぶ）になっている。

そして図１０に示すように、第２の半導体チップ２０は、平面視において、スタック禁止回路（ＤＲＡＭ１４、１５）の領域以外の領域（Ｇ／Ａ１３）にスタック配置される。このような領域に配置すれば、第２の半導体チップ２０がスタック配置されることにより第１の半導体チップ１０の回路の信頼性や回路特性が劣化してしまう事態を防止できる。

即ち第２の半導体チップ２０がスタック配置されると、それにより生じる応力が外圧になって、第１の半導体チップ１０の回路の信頼性が劣化するおそれがある。例えばＤＲＡＭ１４、１５が特性の微調整のためのヒューズ回路を内蔵し、このヒューズ回路が外圧に対して弱い場合がある。この場合にＤＲＡＭ１４、１５上に第２の半導体チップ２０をスタック配置すると、回路の信頼性が劣化する。また第２の半導体チップ２０が含む高速シリアルＩ／Ｆ回路３０は高速に動作するため、この高速動作がノイズ源となって、第１の半導体チップ１０が含むメモリやアナログ回路の動作に悪影響を及ぼすおそれがある。例えばＤＲＡＭ１４、１５のメモリセルが、高速シリアルＩ／Ｆ回路３０からのノイズが原因で誤動作してしまい、保持していたデータが失われてしまう可能性がある。

この点、本実施形態によれば、第２の半導体チップ２０は、スタック禁止回路の領域以外の領域にスタック配置されるため、このような事態を防止できる。特に本実施形態では、第２の半導体チップ２０は細長形状のチップになっている。従って図１０に示すように、ＤＲＡＭ１４、１５の領域を避けて第２の半導体チップ２０を配置することも容易となり、回路の信頼性や特性の劣化を効果的に防止できる。

なおスタック禁止回路の領域はＤＲＡＭ１４、１５の領域に限定されない。例えばスタック配置により信頼性や回路特性が劣化するおそれがあるアナログ回路の領域であってもよい。

図１１に、第２の半導体チップ２０の各回路の詳細な配置例を示す。図１１に示すように本実施形態では、物理層回路４０は第２の半導体チップ２０の辺ＳＢ１側に配置され、ロジック回路６０は辺ＳＢ３側に配置される。そして物理層回路４０とロジック回路６０の間に高速ロジック回路５０が配置される。また第２の半導体チップ２０の辺ＳＢ１、ＳＢ２、ＳＢ３、ＳＢ４に沿って、各々、パッド領域８１、８２、８３、８４（広義には第１、第２、第３、第４の電極領域、Ｉ／Ｏ領域）が設けられる。なお例えばパッド領域８３、８４を設けない変形実施も可能である。

また図１１に示すように本実施形態では、ロジック回路６０と辺ＳＢ３との間に、ＣＡＰ領域７４（キャパシタ形成領域）が設けられている。このＣＡＰ領域７４には、第２の半導体チップ２０に供給される電源（デジタル電源）を安定化するためのキャパシタが形成される。このキャパシタは、例えばロジック回路６０を構成するＧ／Ａのベーシックセルのゲート容量などを利用して形成できる。

即ち図１１では、ボンディング長のデザインルールの制約等により、第２の半導体チップ２０は細長形状のチップになっている。そして辺ＳＢ１に沿ってパッド領域８１が設けられると共に、辺ＳＢ３に沿ってパッド領域８３が設けられる。従って、パッド領域８１のパッドのみならずパッド領域８３のパッドに対しても配線をボンディングする必要がある。この結果、後述する図１２に示すように、第２の半導体チップ２０の辺ＳＢ２の長さＬＢは、このような配線のボンディングが可能な長さに設定される。そして、このように辺ＳＢ２の長さＬＢが長くなると、ロジック回路６０と辺ＳＢ３（パッド領域８３）との間に空き領域が生じる。

この場合にも本実施形態では図１１に示すように、ロジック回路６０と辺ＳＢ３の間にＣＡＰ領域７４が形成されるため、空き領域を有効活用できる。そして、ＣＡＰ領域７４を設けることで、第２の半導体チップ２０に供給される電源を安定化でき、回路動作の安定化、及びＥＭＩノイズの低減化を図れる。

また図１１では物理層回路４０が、データ転送用のトランスミッタ回路ＴＸ０とクロック転送用のトランスミッタ回路ＴＣＫを含む。そしてデータ転送用のトランスミッタ回路ＴＸ０とクロック転送用のトランスミッタ回路ＴＣＫは、第２の半導体チップ２０の短辺である辺ＳＢ１に沿って配置される。

また本実施形態では図５〜図６（Ｃ）で説明したように、データ転送用のトランスミッタ回路として、チャネル１、２、３用のトランスミッタ回路ＴＸ０、ＴＸ１、ＴＸ２（広義には第１〜第Ｎのトランスミッタ回路）が設けられている。そしてこれらのトランスミッタ回路ＴＸ０、ＴＸ１、ＴＸ２は、第２の半導体チップ２０の辺ＳＢ１に沿って配置される。

更に図１１では、クロック転送用のトランスミッタ回路ＴＣＫは、トランスミッタ回路ＴＸ０（第１のトランスミッタ回路）と、トランスミッタ回路ＴＸ１、ＴＸ２（第２〜第Ｎのトランスミッタ回路）との間に配置される。

図１１のように配置すれば、例えば高速シリアル転送用のパッドＤ０Ｍ、Ｄ０Ｐ、ＣＫＭ、ＣＫＰ、Ｄ１Ｍ、Ｄ１Ｐ、Ｄ２Ｍ、Ｄ２Ｐを、辺ＳＢ１に沿ったパッド領域８１（第１の電極領域）に配置した場合に、これらのパッドからの信号線をショートパスでトランスミッタ回路ＴＸ０、ＴＣＫ、ＴＸ１、ＴＸ２に接続できる。従って、信号のスキューや信号遅延を最小限に抑えることが可能になる。また差動信号線を構成する第１、第２の信号線（例えばＤ０ＭとＤ０Ｐ）の長さを等長にすることが容易になり、伝送品質の劣化を防止できる。また辺ＳＢ１の長さを最小限に抑えることが可能になり、第２の半導体チップ２０を細長形状にすることが容易になる。

また図６（Ａ）の１チャネルモードでは、トランスミッタ回路ＴＸ０によりデータが転送され、トランスミッタ回路ＴＣＫによりクロックが転送される。そして図１１では、これらのトランスミッタ回路ＴＸ０、ＴＣＫが隣接して配置される。従って、１チャネルモードにおけるデータとクロックのスキューを最小限に抑えることができ、受信側でのサンプリングエラーの発生を防止できる。

また図６（Ｂ）の２チャネルモードでは、トランスミッタ回路ＴＸ０、ＴＸ１によりデータが転送され、トランスミッタ回路ＴＣＫによりクロックが転送される。そして図１１では、トランスミッタ回路ＴＸ０とＴＣＫが隣接して配置されると共にＴＸ１とＴＣＫも隣接して配置される。従って、２チャネルモードにおいてもデータとクロックのスキューを最小限に抑えることができ、受信側でのサンプリングエラーの発生を防止できる。

また図６（Ｃ）の３チャネルモードでは、トランスミッタ回路ＴＸ０、ＴＸ１、ＴＸ２によりデータが転送され、トランスミッタ回路ＴＣＫによりクロックが転送される。そして図１１では、トランスミッタ回路ＴＸ０とＴＣＫが隣接して配置されると共にＴＸ１とＴＣＫも隣接して配置され、ＴＸ２もＴＣＫの近くに配置される。従って、３チャネルモードにおいてもデータとクロックのスキューを最小限に抑えることができ、受信側でのサンプリングエラーの発生を防止できる。

また図１１では、外部デバイスと高速シリアルＩ／Ｆ回路３０とを接続するための高速シリアル転送用のパッドＤ０Ｍ、Ｄ０Ｐ、ＣＫＭ、ＣＫＰ、Ｄ１Ｍ、Ｄ１Ｐ、Ｄ２Ｍ、Ｄ２Ｐは、辺ＳＢ１に沿ったパッド領域８１に配置される。一方、第１の半導体チップ１０含む内部回路１２と高速シリアルＩ／Ｆ回路３０とを接続するためのインターフェース用のパッドＶＤ［１１：０］、ＰＣＬＫ、ＶＳ、ＨＳ、ＤＥ等については、辺ＳＢ２に沿ったパッド領域８２や辺ＳＢ３に沿ったパッド領域８３に配置される。従って、ロジック回路６０（内部Ｉ／Ｆ回路６２）から、これらのパッドＶＤ［１１：０］、ＰＣＬＫ、ＶＳ、ＨＳ、ＤＥへの信号線もショートパスで接続できるようになり、信号のスキューや信号遅延を最小限に抑えることができる。また、これらのパッドＶＤ［１１：０］、ＰＣＬＫ、ＶＳ、ＨＳ、ＤＥから、基板の配線パターン或いは第１の半導体チップ１０のパッド（電極）への配線も、ショートパスでボンディングできるため、実装を容易化できる。

また図１１では、辺ＳＢ４に沿ったパッド領域８４にＶＤ［２３：１２]のパッドが配置される。また本実施形態では図７の第１のインターフェースモードと図８（Ａ）の第２のインターフェースモードが用意されている。なおこれらの第１、第２のインターフェースモードの設定は、パッド領域８４に配置されたＸＤＤＲのパッド等に所定の電圧レベルを設定することで実現される。

そして本実施形態では、第２の半導体チップ２０が単独の汎用チップとして使用される場合には、第１のインターフェースモードに設定される。そしてパッド領域８２、８３に配置されるＶＤ［１１：０］のパッドのみならず、パッド領域８４に配置されるＶＤ［２３：１２］のパッドにも配線がボンディングされて、図７に示す２４ビットのＶＤ［２３：０］を用いたデータ転送が行われる。これにより、第２の半導体チップ２０を、標準的な２４ビットのパラレルインターフェースモードで使用できるようになり、第２の半導体チップ２０の汎用性を高めることができる。

一方、第２の半導体チップ２０が第１の半導体チップ１０にスタック配置される場合には、第２のインターフェースモードに設定される。そしてパッド領域８４に配置されるパッドＶＤ［２３：１２］に対しては配線はボンディングされない一方で、パッド領域８２、８３に配置されるＶＤ［１１：０］のパッドには配線がボンディングされ、図８（Ａ）の１２ビットのＶＤ［１１：０］を用いたデータ転送が行われる。これにより、第２の半導体チップ２０をスタック用のチップとして使用し、最小限の本数の信号線で第１の半導体チップ１０の内部回路１２との間でデータ転送を行うことが可能になる。

なお図１１では、送信（ＴＸ）側のトランスミッタ回路ＴＸ０、ＴＣＫ、ＴＸ１、ＴＸ２の配置手法について示しているが、受信（ＲＸ）側のレシーバ回路についても図１１と同様の手法で配置できる。例えば受信側のデータ転送用のレシーバ回路をＲＸ０、ＲＸ１、ＲＸ２とし、受信側のクロック転送用のレシーバ回路をＲＣＫとしたとする。この場合には、これらのレシーバ回路ＲＸ０、ＲＣＫ、ＲＸ１、ＲＸ２を、図１１のトランスミッタ回路ＴＸ０、ＴＣＫ、ＴＸ１、ＴＸ２と同様に配置すればよい。また図１１では、データのチャネルが複数チャネル構成である場合の配置例を示したが、データのチャネルは単数チャネル構成であってもよい。

６．ボンディング長の制約
第１の半導体チップ１０に第２の半導体チップ２０をスタック配置する場合に、配線のボンディング長には、実装に関するデザインルールの制限がある。また低コスト化のためには第２の半導体チップ２０のチップサイズはなるべく小さいことが望ましく、チップサイズが小さいと第２の半導体チップ２０に配置できるパッド数にも制限が生じる。従って、これらの制限を満たしながら如何にして第２の半導体チップ２０に配線をボンディングするかが課題になる。

このような課題を解決するために本実施形態では以下に述べる手法を採用している。例えば図１２において、第２の半導体チップ２０の辺ＳＢ２の長さをＬＢとし、辺ＳＢ２と平行な第１の半導体チップ１０の辺ＳＡ２の長さをＬＡとする。また第２の半導体チップ２０のパッド（電極）に接続される配線６１０、６１２（例えば基板上の配線パターン６００、６０２に接続される配線）についての、パッドから第１の半導体チップ１０の端部（図１２のＡ１、Ａ２）までのデザインルール上の平面視での最大長をＬＭとする。この場合に図１２では、第２の半導体チップ２０の長辺である辺ＳＢ２の長さＬＢについて、ＬＢ≧ＬＡ−２×ＬＭの関係式が成り立つ。即ち第２の半導体チップ２０を、ＬＢ≧ＬＡ−２×ＬＭとなるような細長形状にする。

具体的には、図１１の物理層回路４０のトランスミッタ回路ＴＸ０、ＴＣＫ、ＴＸ１、ＴＸ２の配置ピッチや、高速シリアル転送用のパッドＤ０Ｍ〜Ｄ２Ｐの配置ピッチなどに基づいて、第２の半導体チップ２０の辺ＳＢ１の長さが決定される。また図１２のＬＢ≧ＬＡ−２×ＬＭの関係式に基づいて、第２の半導体チップ２０の辺ＳＢ２の長さが決定される。このようにして第２の半導体チップ２０のチップ形状が決定され、余った領域に図１１のＣＡＰ領域７４が配置されることになる。

以上のような本実施形態の手法によれば、配線６１０、６２０の最大長ＬＭについてのデザインルールを遵守できる。また辺ＳＢ１側のパッド領域８１のみならず辺ＳＢ３側のパッド領域８３も設けて、このパッド領域８３のパッドに配線をボンディングできるようになる。従って第２の半導体チップ２０に配置するパッドの数も増やすことができ、第１の半導体チップ１０の内部回路１２との間でのパラレル転送や各種情報の転送が容易になる。

７．変形例
第１、第２の半導体チップ１０、２０やこれが含む回路の配置手法は、以上に説明した手法には限定されず、種々の変形実施が可能である。例えば図１３（Ａ）のように、内部回路１２のコーナー部分と第２の半導体チップ２０のコーナー部分が一致するように第２の半導体チップ２０をスタック配置してもよい。また図１３（Ａ）に示すように、辺ＳＢ１、ＳＢ２にはパッド領域８１、８２を設ける一方で、辺ＳＢ３や辺ＳＢ４にはパッド領域を設けないようにしてもよい。

また図１３（Ｂ）のように、第２の半導体チップ２０のみならず第３の半導体チップ２１を第１の半導体チップ１０に対してスタック配置してもよい。この場合には、第２の半導体チップ２０に例えば送信（ＴＸ）用の高速シリアルＩ／Ｆ回路を含ませ、第３の半導体チップ２１に例えば受信（ＲＸ）用の高速シリアルＩ／Ｆ回路を含ませることができる。また第２の半導体チップ２０のパッド領域８１、８２や第３の半導体チップ２１のパッド領域８５、８６は、第２の半導体チップ２０のパッドへの配線と第３の半導体チップ２１のパッドへの配線とが互いに交差しない位置に配置すればよい。なお第３の半導体チップ２１は設けずに、第２の半導体チップ２０に送信と受信の両方を行うことができる高速シリアルＩ／Ｆ回路を設けてもよい。

また本実施形態の高速シリアル転送手法は、本実施形態で説明した手法に限定されず、例えば図１４（Ａ）（Ｂ）、図１５に示すような種々の手法を採用できる。

例えば図１４（Ａ）（Ｂ）はＭＤＤＩ規格の高速シリアル転送手法の例である。図１４（Ａ）において、物理層回路３４０（トランシーバ）はホストデバイスに内蔵され、物理層回路３３０は表示ドライバに内蔵される。また３３６、３４２、３４４はトランスミッタ回路であり、３３２、３３４、３４６はレシーバ回路である。また３３８、３４８はウェイクアップ検出回路である。ホスト側のトランスミッタ回路３４２は差動ストローブ信号ＳＴＢ＋／−を駆動する。そしてクライアント側のレシーバ回路３３２は、駆動により抵抗ＲＴ１の両端に発生した電圧を増幅し、ストローブ信号ＳＴＢ＿Ｃを後段の回路に出力する。またホスト側のトランスミッタ回路３４４はデータ信号ＤＡＴＡ＋／−を駆動する。そしてクライアント側のレシーバ回路３３４は、駆動により抵抗ＲＴ２の両端に発生した電圧を増幅し、データ信号ＤＡＴＡ＿Ｃ＿ＨＣを後段の回路に出力する。

図１４（Ｂ）に示すように送信側は、データ信号ＤＡＴＡとクロック信号ＣＬＫの排他的論理和をとることで、ストローブ信号ＳＴＢを生成し、このＳＴＢを高速シリアルバスを介して受信側に送信する。そして受信側は、受信したデータ信号ＤＡＴＡとストローブ信号ＳＴＢとの排他的論理和をとることで、クロック信号ＣＬＫを再生する。

また図１５の高速シリアル転送手法において、ＤＴＯ＋、ＤＴＯ−は、ホスト側のトランスミッタ回路４４２がターゲット側のレシーバ回路４３２に出力する差動データ信号（ＯＵＴデータ）である。ＣＬＫ＋、ＣＬＫ−は、ホスト側のトランスミッタ回路４４４がターゲット側のレシーバ回路４３４に出力する差動クロック信号である。ホスト側はＣＬＫ＋／−のエッジに同期してＤＴＯ＋／−を出力する。従ってターゲット側は、ＣＬＫ＋／−を用いてＤＴＯ＋／−をサンプリングして取り込むことができる。更に図１５では、ターゲット側はホスト側から供給されたクロックＣＬＫ＋／−に基づいて動作する。即ちＣＬＫ＋／−はターゲット側のシステムクロックになる。このためＰＬＬ回路４４９はホスト側に設けられ、ターゲット側には設けられていない。

ＤＴＩ＋、ＤＴＩ−はターゲット側のトランスミッタ回路４３６がホスト側のレシーバ回路４４６に出力する差動データ信号（ＩＮデータ）である。ＳＴＢ＋、ＳＴＢ−は、ターゲット側のトランスミッタ回路４３８がホスト側のレシーバ回路４４８に出力する差動ストローブ信号である。ターゲット側はホスト側から供給されたＣＬＫ＋／−に基づいてＳＴＢ＋／−を生成して出力する。そしてターゲット側はＳＴＢ＋／−のエッジに同期してＤＴＩ＋／−を出力する。従ってホスト側は、ＳＴＢ＋／−を用いてＤＴＩ＋／−をサンプリングして取り込むことができる。

８．電子機器
図１６（Ａ）（Ｂ）（Ｃ）に、本実施形態の半導体装置（集積回路装置）を含む電子機器の構成例を示す。

例えば図１６（Ａ）では、電子機器は、ＢＢＥ／ＡＰＰ（BaseBand Engine/Application Processor）６００と半導体装置６１０、６２０と表示パネル６３０を含む。そして半
導体装置６１０は画像処理コントローラ６１２と高速シリアルＩ／Ｆ回路６１４を含む。ここで、画像処理コントローラ６１２は第１の半導体チップに含まれ、高速シリアルＩ／Ｆ回路６１４は、第１の半導体チップにスタック配置される第２の半導体チップに含まれる。また半導体装置６２０は高速シリアルＩ／Ｆ回路６２２と表示ドライバ６２４を含む。そして表示ドライバ６２４は第１の半導体チップに含まれ、高速シリアルＩ／Ｆ回路６２２は第２の半導体チップに含まれる。

画像処理コントローラ６１２は、画像処理用のグラフィックエンジンとして機能するものであり、画像（静止画、動画）の圧縮、伸長、サイジングなどの処理を行う。また表示ドライバ６２４は表示パネル６３０のデータ線や走査線を駆動する。表示パネル６３０は、半導体装置６１０、６２０によりシリアル転送されるデータに基づき表示動作を行う。なお表示パネル６３０としては、例えば薄膜トランジスタ（Thin Film Transistor：ＴＦＴ）や薄膜ダイオード（Thin Film Diode：ＴＦＤ）などのスイッチング素子（２端子型非線形素子）を用いたアクティブマトリクス方式のパネルを採用できる。或いは表示パネル６３０として、単純マトリクス方式のパネルを採用したり、液晶パネル以外のパネル（例えば有機ＥＬパネル）を採用してもよい。

ＢＢＥ／ＡＰＰ６００と半導体装置６１０は、電子機器（例えば携帯電話機）の第１の機器部分の第１の回路基板に実装され、半導体装置６２０と表示パネル６３０は電子機器の第２の機器部分の第２の回路基板に実装される。また第１、第２の機器部分の間ではシリアルバスを介した高速シリアル転送でデータが転送される。従って、第１、第２の機器部分の接続部分（ヒンジ等）を通る信号線の本数を減らすことができる。

図１６（Ｂ）では、電子機器は、半導体装置６１０、６２０と表示パネル６３０を含む。そして半導体装置６１０はＢＢＥ／ＡＰＰ６００と高速シリアルＩ／Ｆ回路６１４を含み、ＢＢＥ／ＡＰＰ６００は第１の半導体チップに含まれ、高速シリアルＩ／Ｆ回路６１４は第２の半導体チップに含まれる。また半導体装置６２０は高速シリアルＩ／Ｆ回路６２２と表示ドライバ６２４を含み、表示ドライバ６２４は第１の半導体チップに含まれ、高速シリアルＩ／Ｆ回路６２２は第２の半導体チップに含まれる。図１６（Ｂ）では図１６（Ａ）とは異なり、ＢＢＥ／ＡＰＰ６００のコプロセッサとして機能する画像処理コントローラ６１２については設けられていない。

図１６（Ｃ）では、電子機器は、ＢＢＥ／ＡＰＰ６００と半導体装置６１０、６２０と表示パネル６３０とカメラデバイス６３２を含む。そして半導体装置６１０は画像処理コントローラ６１２と送信用の高速シリアルＩ／Ｆ回路６１４と受信用の高速シリアルＩ／Ｆ回路６１６を含む。ここで、画像処理コントローラ６１２は第１の半導体チップに含まれ、高速シリアルＩ／Ｆ回路６１４、６１６は、第１の半導体チップにスタック配置される第２、第３の半導体チップに含まれる。なお第３の半導体チップを設けずに、高速シリアルＩ／Ｆ回路６１４、６１６を第２の半導体チップに含ませてもよい。また半導体装置６２０は高速シリアルＩ／Ｆ回路６２２と表示ドライバ６２４を含み、表示ドライバ６２４は第１の半導体チップに含まれ、高速シリアルＩ／Ｆ回路６２２は第２の半導体チップに含まれる。またカメラデバイス６３２は、高速シリアルＩ／Ｆ回路６１６とシリアルバスを介して接続される。図１６（Ｃ）の構成によれば、表示パネル６３０に表示される表示データのみならずカメラデバイス６３２による撮影データについても、シリアルバスを介してシリアル転送できる。

なお本実施形態の電子機器は携帯電話機には限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、プロジェクタ、リアプロジェクションテレビ、或いは携帯型情報端末などであってもよい。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語（シリアルインターフェース回路、第１のロジック回路、第２のロジック回路、電極、電極領域、トランスミッタ回路ＴＸ０、ＴＸ１、ＴＸ２等）と共に記載された用語（高速シリアルＩ／Ｆ回路、高速ロジック回路、ロジック回路、パッド、パッド領域、第１〜第Ｎのトランスミッタ回路等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。

また第１、第２の半導体チップ、シリアルインターフェース回路の構成や配置も、本実施形態で説明した構成や配置に限定されない。例えば第２の半導体チップを、図１（Ｂ）とは異なる位置に配置したり、シリアルインターフェース回路の各回路や電極領域を、図４（Ｂ）、図１１とは異なる位置に配置してもよい。またシリアルバスでのシリアル転送手法等も本実施形態で説明した手法に限定されず、例えばクロック転送用のトランスミッタ回路やレシーバ回路を設けない構成としたり、クロック転送用のトランスミッタ回路やレシーバ回路として差動信号を利用しないタイプの回路を用いてもよい。

図１（Ａ）（Ｂ）は本実施形態のシリアル転送手法やスタック配置手法の説明図。 第１、第２の半導体チップのスタック構造の概略断面図。 図３（Ａ）（Ｂ）（Ｃ）はパッドやパッド領域の配置手法の説明図。 図４（Ａ）（Ｂ）は高速シリアルＩ／Ｆ回路の構成及び配置例。 高速シリアルＩ／Ｆ回路の詳細な構成例。 図６（Ａ）（Ｂ）（Ｃ）は各種チャネルモードの説明図。 第１のインターフェースモードの説明図。 図８（Ａ）（Ｂ）は第２のインターフェースモードの説明図。 内部Ｉ／Ｆ回路の構成例。 第１、第２の半導体チップの詳細な配置例。 第２の半導体チップの各回路の詳細な配置例。 ボンディング長の制約についての説明図。 図１３（Ａ）（Ｂ）は本実施形態の変形例。 図１４（Ａ）（Ｂ）はシリアル転送手法の一例。 シリアル転送手法の他の例。 図１６（Ａ）（Ｂ）（Ｃ）は電子機器の構成例。

符号の説明

ＴＸ０、ＴＸ１、ＴＸ２ データ転送用のトランスミッタ回路、
ＴＣＫ クロック転送用のトランスミッタ回路、
２、４ 半導体装置、６、８ 高速シリアルＩ／Ｆ回路、１０ 第１の半導体チップ、
１２ 内部回路、２０ 第２の半導体チップ、２１ 第３の半導体チップ、
３０ 高速シリアルＩ／Ｆ回路、４０ 物理層回路、４２ トランスミッタ回路、
４４ データ転送用トランスミッタ回路、４６ クロック転送用トランスミッタ回路、
５０ 高速ロジック回路、５２ パラレル／シリアル変換回路、６０ ロジック回路、
６２ 内部Ｉ／Ｆ回路、６４ パリティ生成回路、６６ データセパレータ、
６８ レジスタ、７０ バイアス回路、７２ ＰＬＬ回路、
８１、８２、８３、８４ パッド（電極）領域

Claims (14)

1. 第１の半導体チップと、
   外部デバイスとの間でシリアルバスを介してシリアルデータの転送を行うシリアルインターフェース回路を有し、前記第１の半導体チップにスタック配置される第２の半導体チップとを含み、
   前記第２の半導体チップの短辺である第１の辺に沿って、前記外部デバイスと前記シリアルインターフェース回路とを接続するための電極が配置される第１の電極領域が設けられ、
   前記第２の半導体チップの長辺である第２の辺に沿って、前記第１の半導体チップが含む内部回路と前記シリアルインターフェース回路とを接続するための電極が配置される第２の電極領域が設けられ、
   前記シリアルインターフェース回路は、
   前記外部デバイスとの間でシリアルバスを介してデータの送信及び受信の少なくとも一方を行う物理層回路を含み、
   前記物理層回路は、
   データ転送用のトランスミッタ回路又はレシーバ回路と、
   クロック転送用のトランスミッタ回路又はレシーバ回路を含み、
   前記データ転送用のトランスミッタ回路又はレシーバ回路と、前記クロック転送用のトランスミッタ回路又はレシーバ回路は、前記第２の半導体チップの短辺である第１の辺に沿って配置されることを特徴とする半導体装置。
2. 請求項１において、
   前記物理層回路は、
   第１〜第Ｎのチャネルのデータ転送用の第１〜第Ｎのトランスミッタ回路又はレシーバ回路を含み、
   データ転送用の前記第１〜第Ｎのトランスミッタ回路又はレシーバ回路は、前記第２の半導体チップの前記第１の辺に沿って配置されることを特徴とする半導体装置。
3. 請求項２において、
   前記クロック転送用のトランスミッタ回路又レシーバ回路は、データ転送用の第１のトランスミッタ回路又はレシーバ回路とデータ転送用の第２〜第Ｎのトランスミッタ回路又はレシーバ回路との間に配置されることを特徴とする半導体装置。
4. 請求項１乃至３のいずれかにおいて、
   前記第２の半導体チップの前記第１の辺に対向する第３の辺に沿って、前記第１の半導体チップが含む内部回路と前記シリアルインターフェース回路とを接続するための電極が配置される第３の電極領域が設けられることを特徴とする半導体装置。
5. 請求項１乃至４のいずれかにおいて、
   前記第１の電極領域には、シリアル転送のシリアルデータ用の電極が配置されることを特徴とする半導体装置。
6. 請求項５において、
   前記第１の電極領域には、シリアル転送のシリアルデータ用の電極と、シリアル転送のクロック用の電極が配置されることを特徴とする半導体装置。
7. 請求項１乃至６のいずれかにおいて、
   前記シリアルインターフェース回路は、
   前記外部デバイスとの間でシリアルバスを介してデータの送信及び受信の少なくとも一
   方を行う物理層回路と、
   前記第１の半導体チップが含む内部回路からのパラレルデータをシリアルデータに変換するパラレル／シリアル変換回路、及び前記外部デバイスからのシリアルデータをパラレルデータに変換するシリアル／パラレル変換回路の少なくとも一方を有する第１のロジック回路と、
   前記第１の半導体チップが含む内部回路との間でパラレルデータの転送を行う内部インターフェース回路を有する第２のロジック回路とを含むことを特徴とする半導体装置。
8. 請求項７において、
   前記物理層回路は、
   前記第２の半導体チップの短辺である第１の辺側に配置され、
   前記第２のロジック回路は、
   前記第２の半導体チップの前記第１の辺に対向する第３の辺側に配置されることを特徴とする半導体装置。
9. 請求項１乃至８のいずれかにおいて、
   前記シリアルインターフェース回路は、
   前記第１の半導体チップが含む内部回路との間でパラレルデータの転送を行う内部インターフェース回路を含み、
   前記内部インターフェース回路は、
   第１のインターフェースモードでは、前記第１の半導体チップが含む内部回路との間でＫビットのパラレルデータの転送を行い、
   前記第１の半導体チップへの前記第２の半導体チップのスタック配置時に設定される第２のインターフェースモードでは、前記第１の半導体チップが含む内部回路との間で、前記Ｋビットよりもビット数が少ないＪビットのパラレルデータの転送を行うことを特徴とする半導体装置。
10. 請求項９において、
    Ｊビットのパラレルデータ用の電極が、前記第２の半導体チップの長辺である第２の辺に沿って配置され、
    Ｋ−Ｊビットのパラレルデータ用の電極が、前記第２の半導体チップの前記第２の辺に対向する第４の辺に沿って配置されることを特徴とする半導体装置。
11. 請求項９又は１０において、
    前記内部インターフェース回路は、
    前記第１のインターフェースモードでは、パラレルデータのサンプリングクロックの立ち上がりエッジ及び立ち下がりエッジのいずれか一方で、パラレルデータのサンプリングを行い、
    前記第２のインターフェースモードでは、前記サンプリングクロックの立ち上がりエッジ及び立ち下がりエッジの両方で、パラレルデータのサンプリングを行うことを特徴とする半導体装置。
12. 請求項１乃至１１のいずれかにおいて、
    前記第１の半導体チップは、スタック配置が禁止されるスタック禁止回路を含み、
    前記第２の半導体チップは、前記スタック禁止回路の領域以外の領域にスタック配置されることを特徴とする半導体装置。
13. 請求項１２において、
    前記スタック禁止回路は、ＤＲＡＭであることを特徴とする半導体装置。
14. 請求項１乃至１３のいずれかに記載の半導体装置と、
    前記半導体装置によりシリアル転送されるデータに基づき表示動作を行う表示パネルと、
    を含むことを特徴とする電子機器。

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