JP2005141298A - ブリッジ回路、電子機器、及びデータ転送制御方法 - Google Patents

Abstract

【課題】 小規模な回路構成でブリッジ変換機能を実現できるブリッジ回路、電子機器、及びデータ転送制御方法を提供すること。
【解決手段】 ブリッジ回路３０は、ホストデバイス１０（第１のデバイス）との間でシリアルデータ転送を行うためのインターフェース回路２０と、ＬＣＤ１００（第２のデバイス）との間でパラレルデータ転送を行うためのインターフェース回路９０と、転送コントローラ５０を含む。転送コントローラ５０（デコード回路６０）は、ホストデバイス１０から受信したアドレス判断情報（デコード範囲指示情報）に基づき、パケットに含まれるアドレスがコマンドレジスタ１１０（コマンド領域）を指定するコマンドアドレスであると判断した場合には、コマンドレジスタ１１０へのアクセスをインターフェース回路９０に指示し、ＲＡＭ１２０（データ領域）を指定するデータアドレスである判断した場合には、ＲＡＭ１２０へのアクセスを指示する。
【選択図】 図１

Description

本発明は、ブリッジ回路、電子機器、及びデータ転送制御方法に関する。

近年、ＥＭＩノイズの低減などを目的としたインターフェースとしてＬＶＤＳ（Low Voltage Differential Signaling）などの高速シリアル転送インターフェースが脚光を浴びている。この高速シリアル転送インターフェースでは、トランスミッタ回路がシリアル化されたデータを差動信号（Differential Signals）により送信し、レシーバ回路が差動信号を差動増幅することでデータ転送を実現する。このような高速シリアル転送インターフェースとしてはＤＶＩ（Digital Visual Interface）などが知られている。

例えば携帯電話などでは、信号線数の削減やＥＭＩノイズの低減や低消費電力化のために、アプリケーションエンジンとＬＣＤ（液晶表示装置、ＬＣＤドライバＩＣ）との間を高速シリアルインターフェースで接続することが望まれる。ところが、既存のＬＣＤの多くは高速シリアルインターフェースを備えておらず、大部分がパラレルインターフェースしか備えていない。従ってこのようにパラレルインターフェースしか備えていない既存のＬＣＤとシリアルインターフェースを備えたアプリケーションエンジンとを接続するためには、シリアルインターフェースとパラレルインターフェースとの間をブリッジするブリッジ回路を設けることが望ましい。

しかしながら、このようなブリッジ回路（ブリッジＩＣ）に、ＣＰＵ（プロセッサ）などの大規模な制御回路を組み込むと、回路規模が大きくなり、消費電力の増加や高コスト化を招く。そこでＣＰＵなどの大規模な制御回路を設けることなく、シリアルインターフェースとパラレルインターフェースとの間のブリッジ変換を実現できるブリッジ回路の提供が望まれる。
特開２０００−１３４２４２号公報

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、小規模な回路構成でブリッジ変換機能を実現できるブリッジ回路、電子機器、及びデータ転送制御方法を提供することにある。

本発明は、差動信号線を介して接続される第１のデバイスとの間でシリアルデータ転送を行うための第１のインターフェース回路と、パラレルバスを介して接続される第２のデバイスとの間でパラレルデータ転送を行うための第２のインターフェース回路と、データ転送を制御する転送コントローラとを含み、前記転送コントローラが、前記第１のデバイスから受信したアドレス判断情報に基づいて、前記第１のデバイスから受信したパケットに含まれるアドレスが、前記第２のデバイスのコマンド領域を指定するコマンドアドレスなのか、前記第２のデバイスのデータ領域を指定するデータアドレスなのかを判断し、前記アドレスがコマンドアドレスであると判断した場合には、前記第２のデバイスのコマンド領域へのアクセスを前記第２のインターフェース回路に指示し、前記アドレスがデータアドレスであると判断した場合には、前記第２のデバイスのデータ領域へのアクセスを前記第２のインターフェース回路に指示するブリッジ回路に関係する。

本発明によれば、第１のデバイスとの間ではシリアルデータ転送が行われ、第２のデバイスとの間ではパラレルデータ転送が行われる。そして第１のデバイスから受信したアドレス判断情報に基づいて、第１のデバイスから受信したパケットに含まれるアドレスがコマンドアドレスなのかデータアドレスなのかが判断される。そしてコマンドアドレスと判断された場合には、第２のインターフェース回路が、第２のデバイスのコマンド領域へのアクセス（ライト、リード）を行う。一方、データアドレスと判断された場合には、第２のインターフェースが、第２のデバイスのデータ領域へのアクセスを行う。これにより、シリアルインターフェースとパラレルインターフェースとの間のブリッジ変換機能を小規模な回路構成で実現できる。

また本発明では、前記アドレス判断情報が、前記第１のデバイスから受信したパケットに含まれるアドレスのどのビット範囲をデコードするのかを指示するデコード範囲指示情報であり、前記転送コントローラが、前記アドレスのうち前記デコード範囲指示情報により指示されるビット範囲をデコードするデコード回路を含み、前記デコード回路でのデコード結果に基づいて、前記アドレスがコマンドアドレスなのかデータアドレスなのかを判断するようにしてもよい。

このようにすれば、比較的小規模な回路構成のデコード回路を設けるだけで、パケットに含まれるアドレスがコマンドアドレスなのかデータアドレスなのかを判断できるようになる。

また本発明では、前記デコード回路が、前記デコード範囲指示情報に基づいて、デコード対象となるビット範囲を決定し、決定されたビット範囲のイネーブル信号がアクティブになる第１〜第Ｎのイネーブル信号を出力するビット範囲決定回路と、前記アドレスの第１〜第Ｎの各ビットが各データ端子に入力され、前記第１〜第Ｎの各イネーブル信号が各イネーブル端子に入力され、第１〜第Ｎの出力信号を出力する第１〜第Ｎの保持回路と、前記第１〜第Ｎの保持回路からの前記第１〜第Ｎの出力信号を受け、前記アドレスがコマンドアドレスなのかデータアドレスなのかを判断するためのデコード結果信号を出力する判断回路とを含むようにしてもよい。

本発明によれば、第１〜第Ｎの保持回路のうち、アクティブのイネーブル信号がイネーブル端子に入力される保持回路では、データ端子に入力されるアドレスのビットが出力信号として出力される。一方、非アクティブのイネーブル信号がイネーブル端子に入力される保持回路では、例えば第１のレベルに固定された信号が出力信号として出力される。これにより比較的小規模で簡素な構成のデコード回路で、パケットに含まれるアドレスがコマンドアドレスなのかデータアドレスなのかを判断できるようになる。

また本発明では、前記転送コントローラが、前記第１のデバイスから受信した第１のパケットに含まれるアドレス判断情報を保持し、保持されたアドレス判断情報に基づいて、前記第１のデバイスから受信した第２のパケットに含まれるアドレスがコマンドアドレスなのかデータアドレスなのかを判断するようにしてもよい。

本発明では、まず、第１のデバイスから受信した第１のパケットに基づいてアドレス判断情報が取得される。そしてこの取得されたアドレス判断情報に基づいて、第１のパケットの後に転送される第２のパケットに含まれるアドレスが、コマンドアドレスかデータアドレスなのかが判断されるようになる。

また本発明では、前記第２のインターフェース回路が、前記第２のデバイスのコマンド領域へのアクセスを指示された場合には、コマンド領域へのアクセスを選択する選択信号を前記第２のデバイスに出力し、前記第２のデバイスのデータ領域へのアクセスを指示された場合には、データ領域へのアクセスを選択する選択信号を前記第２のデバイスに出力するようにしてもよい。

なお選択信号としては、コマンド領域へのアクセスを選択する第１の選択信号とデータ領域へのアクセスを選択する第２の選択信号を出力してもよい。或いは第２のデバイスを選択する第１の選択信号と、アドレスがコマンドアドレスであるかデータアドレスであるかを識別するための第２の選択信号を出力するようにしてもよい。

また本発明では、前記第２のインターフェース回路が、コマンドインターフェース回路とデータインターフェース回路とを含み、前記第２のデバイスのコマンド領域へのアクセスを指示された場合には、前記コマンドインタフェース回路がコマンド領域にアクセスし、前記第２のデバイスのデータ領域へのアクセスを指示された場合には、前記データインタフェース回路がデータ領域にアクセスするようにしてもよい。

このようにすればコマンドインターフェース回路を介してコマンド領域にアクセスし、データインターフェース回路を介してデータ領域にアクセスすることが可能になる。

また本発明は、上記のいずれかのブリッジ回路と、通信デバイス、プロセッサ、撮像デバイス、及び表示デバイスの少なくとも１つとを含む電子機器に関係する。

また本発明は、差動信号線を介して接続される第１のデバイスとの間で、第１のインターフェース回路を用いてシリアルデータ転送を行い、パラレルバスを介して接続される第２のデバイスとの間で、第２のインターフェース回路を用いてパラレルデータ転送を行い、前記第１のデバイスから受信したアドレス判断情報に基づいて、前記第１のデバイスから受信したパケットに含まれるアドレスが、前記第２のデバイスのコマンド領域を指定するコマンドアドレスなのか、前記第２のデバイスのデータ領域を指定するデータアドレスなのかを判断し、前記アドレスがコマンドアドレスであると判断した場合には、前記第２のデバイスのコマンド領域へのアクセスを前記第２のインターフェース回路に指示し、前記アドレスがデータアドレスであると判断した場合には、前記第２のデバイスのデータ領域へのアクセスを前記第２のインターフェース回路に指示するデータ転送制御方法に関係する。

また本発明では、前記アドレス判断情報が、前記第１のデバイスから受信したパケットに含まれるアドレスのどのビット範囲をデコードするのかを指示するデコード範囲指示情報であり、前記アドレスのうち前記デコード範囲指示情報により指示されるビット範囲をデコードし、デコード結果に基づいて、前記アドレスがコマンドアドレスなのかデータアドレスなのかを判断するようにしてもよい。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．ブリッジ回路の構成
図１に本実施形態のブリッジ回路の構成例を示す。なお本実施形態のブリッジ回路は図１の構成に限定されず、図１の回路ブロックの一部を省略した構成にしてもよい。また以下では第２のデバイスがＬＣＤ（ＬＣＤドライバＩＣ、液晶表示装置）である場合を例にとり説明するが、第２のデバイスはＬＣＤに限定されない。

ブリッジ回路３０は第１のインターフェース回路４０（シリアルインターフェース回路）を含む。このインターフェース回路４０は、差動信号線（ＤＴＯ＋／−、ＣＬＫ＋／−、ＤＴＩ＋／−、ＳＴＢ＋／−）を介して接続されるホストデバイス１０（広義には第１のデバイス）との間でシリアルデータ転送を行うための回路である。このインターフェース回路４０は、いわゆるＬＶＤＳ（Low Voltage Differential Signaling）の手法により、ホストデバイス１０のインターフェース回路２０との間でデータ転送を行うものであり、このようなＬＶＤＳ手法を採用することでＥＭＩノイズの低減や低消費電力化を実現できる。

ブリッジ回路３０は転送コントローラ５０を含む。この転送コントローラ５０は、第１、第２のインターフェース回路４０、９０を介して行われるデータ転送を制御するコントローラである。例えば転送コントローラ５０は、ホストデバイス１０からブリッジ回路３０を介してＬＣＤ１００に情報（データ、コマンド）を転送するための制御や、ＬＣＤ１００からブリッジ回路３０を介してホストデバイス１０に情報（ステータスデータ）を転送するための制御を行う。

ブリッジ回路３０は第２のインターフェース回路９０を含む。このインターフェース回路９０は、パラレルバス（垂直同期信号、ＸＣＳ０、ＸＣＳ１、ＸＲＤ、ＸＷＲ、Ｄ［１７：０］）を介して接続されるＬＣＤ１００（広義には第２のデバイス）との間でパラレルデータ転送を行うための回路である。このようなインターフェース回路９０を設けることで、パラレルインターフェースしか備えていない既存のＬＣＤ１００（ＬＣＤドライバＩＣ）との間のデータ転送が可能になる。そして本実施形態では図１に示すようなインターフェース回路４０、転送コントローラ５０、インターフェース回路９０を設けることで、シリアルインターフェースとパラレルインターフェースとのブリッジ変換機能を実現している。

転送コントローラ５０はリンク層回路５２を含む。このリンク層回路５２は、ブリッジ回路３０によるデータ転送制御のリンク層に関する処理を行う。例えばアドレッシング、データチェックなどに関する処理を行う。また転送コントローラ５０はデータバッファ５４を含む。このデータバッファ５４（パケットバッファ）は転送コントローラ５０を介して転送されるデータ（情報）を一時的に記憶するバッファである。このデータバッファ５４はＦＩＦＯやランダムアクセスが可能なＲＡＭなどにより実現できる。また転送コントローラ５０は制御レジスタ５６を含む。この制御レジスタ５６は、転送コントローラ５０を制御するためのコマンドなどを書き込むためのレジスタである。転送コントローラ５０は、制御レジスタ５６に書き込まれたコマンドにしたがってデータ転送を制御する。また転送コントローラ５０はデコード回路６０を含む。このデコード回路６０の詳細については後述する。なお転送コントローラ５０はこれらの回路ブロックを全て含む必要はなく、その一部を省略する構成にしてもよい。或いはこれらの回路ブロックとは異なる回路ブロックを転送コントローラ５０に含ませてもよい。

次に、図２のタイミング波形図を用いてブリッジ回路３０の動作について説明する。まず図２のＡ１に示すように、ＬＣＤ１００が、垂直同期要求信号ＶＣＹＮＣＯをアクティブ（「１」）にしてブリッジ回路３０のインターフェース回路９０に出力する。すると、Ａ２に示すようにブリッジ回路３０のインターフェース回路４０は、割り込み通知のためのパケットを、ＤＴＩ＋／−の差動信号線（データ転送用の差動信号線）を介してホストデバイス１０に送信する。なお「Ｓ」はストップコードを意味し、「Ｅ」はエンドコードを意味する。

次にＡ３に示すようにホストデバイス１０は、コマンドを含むパケット（ライトリクエストパケット）を、ＤＴＯ＋／−（データ転送用）の差動信号線を介してインターフェース回路４０に送信する。するとＡ４、Ａ５に示すように、インターフェース回路９０は、チップセレクト信号ＸＣＳ０（広義には選択信号）とライト信号ＸＷＲをアクティブ（「０」）にする。これによりＬＣＤ１００（第２のデバイス）のコマンドレジスタ１１０（広義にはコマンド領域）への書き込み（アクセス）が選択される。そしてＡ６に示すように、インターフェース回路９０は、Ａ３のパケットに含まれるコマンドを、Ｄ［１７：０］のデータバスを介して出力する。すると、このコマンドはＬＣＤ１００のコマンドレジスタ１１０に書き込まれる。

なお「Ｘ」の表記は負論理を意味する。またライトアドレス（広義にはアクセスアドレス）については、Ｄ［１７：０］のデータバスを兼用してＬＣＤ１００に出力するようにしてもよいし、Ｄ［１７：０］のデータバスとは別のアドレスバスを設け、このアドレスバスを介して出力するようにしてもよい。

次にＡ７に示すように、ホストデバイス１０が、ＲＧＢの表示データを含むパケット（ライトリクエストパケット）をＤＴＯ＋／−の差動信号線を介してインターフェース回路４０に送信する。するとＡ８、Ａ９に示すようにインターフェース回路９０は、チップセレクト信号ＸＣＳ１（広義には選択信号）とライト信号ＸＷＲをアクティブ（「０」）にする。これによりＬＣＤ１００の表示用ＲＡＭ１２０（広義にはデータ領域）への書き込みが選択される。そしてＡ１０に示すように、インターフェース回路９０は、Ａ７のパケットに含まれる表示データを、Ｄ［１７：０］のデータバスを介して出力する。すると、このデータはＬＣＤ１００のＲＡＭ１２０に書き込まれる。以上のようにしてＬＣＤ１００の表示動作が可能になる。

２．アドレス判断情報によるアドレスの判断
図１に示すようなブリッジ回路３０（ブリッジＩＣ）を設けることで、シリアルインターフェース（シリアルバス）とパラレルインターフェース（パラレルバス）のブリッジ変換機能（バスブリッジ）を実現できる。この場合、図１のようなブリッジ回路３０は、単なるバスブリッジ機能を実現するだけの回路であるため、小規模で安価なことが望まれる。従って通常のブリッジ回路に組み込まれているようなＣＰＵなどの大規模な制御回路については、ブリッジ回路３０には設けないことが望ましい。

しかしながら、ブリッジ回路３０は、ホストデバイス１０から受信したパケットを解析し、パケットに含まれるアドレスの解釈（アドレッシング）などを行う必要がある。従って、ＣＰＵ等の大規模な制御回路を有しないブリッジ回路３０において、このようなアドレス解釈を如何にして実現するかが課題になる。

このような課題を解決するために本実施形態では、転送コントローラ５０が以下に説明するような処理を行う。

具体的には転送コントローラ５０は、ホストデバイス１０（第１のデバイス）からアドレス判断情報を受信する。これは例えば、アドレス判断情報がデータとして含まれるパケット（第１のパケット）をホストデバイス１０から受信することで実現できる。

次に転送コントローラ５０は、この受信したアドレス判断情報に基づいて、ホストデバイス１０から受信したパケット（第１のパケットの後に転送される第２のパケット）に含まれるアドレスが、コマンドアドレスなのかデータアドレスなのかを判断する。ここでコマンドアドレスは、ＬＣＤ１００（第２のデバイス）のコマンドレジスタ１１０（コマンド領域）をアクセス先として指定するアドレスであり、データアドレスは、ＲＡＭ１２０（データ領域）をアクセス先として指定するアドレスである。

そして転送コントローラ５０は、パケットに含まれるアドレスがコマンドアドレスであると判断した場合には、ＬＣＤ１００のコマンドレジスタ１１０（コマンド領域）にアクセス（ライト）することをインターフェース回路９０に指示する。即ちコマンドレジスタ１１０が、そのアドレスのアクセス先になるように指示する。より具体的にはコマンドレジスタ１１０へのアクセスを選択する信号であるチップセレクト信号ＸＣＳ０をアクティブ（「０」）にすることを指示する。このようにすれば、ＣＰＵなどの大規模な制御回路がブリッジ回路３０に組み込まれていなくても、図２のＡ３〜Ａ６に示すように、パケットに含まれるコマンドをＬＣＤ１００のコマンドレジスタ１１０に書き込むことが可能になる。或いはＣＰＵなどがブリッジ回路３０に組み込まれている場合であっても、そのＣＰＵの処理負荷を軽減できる。

一方、転送コントローラ５０は、パケットに含まれるアドレスがデータアドレスであると判断した場合には、ＬＣＤ１００のＲＡＭ１２０（データ領域）にアクセスすることをインターフェース回路９０に指示する。即ちＲＡＭ１２０が、そのアドレスのアクセス先になるように指示する。より具体的にはＲＡＭ１２０へのアクセスを選択する信号であるチップセレクト信号ＸＣＳ１をアクティブ（「０」）にすることを指示する。このようにすれば、ＣＰＵなどの大規模な制御回路がブリッジ回路３０に組み込まれていなくても、図２のＡ７〜Ａ１０に示すように、パケットに含まれる表示データをＬＣＤ１００の表示用ＲＡＭ１２０に書き込むことが可能になる。或いはＣＰＵなどがブリッジ回路３０に組み込まれている場合であっても、そのＣＰＵの処理負荷を軽減できる。

なお、上記のアドレス判断情報としては、デコード対象となるアドレスのビット範囲を指示するデコード範囲指示情報などを考えることができる。即ち図１のデコード回路６０は、パケットに含まれるアドレスのうちデコード範囲指示情報により指示されるビット範囲をデコードする。そして転送コントローラ５０は、このデコード結果に基づいて、アドレスがコマンドアドレスなのかデータアドレスなのかを判断する。

例えば図３（Ａ）（Ｂ）では、デコード範囲指示情報により、パケットに含まれるアドレスの上位１２ビットをデコードすることが指示されており、図１のデコード回路６０はアドレスの上位１２ビットをデコードする。そして図３（Ａ）ではアドレスの上位１２ビットが全て「０」であるため、そのアドレスは、コマンド領域（コマンドレジスタ）をアクセス先とするコマンドアドレスであると判断される。これにより、チップセレクト信号ＸＣＳ０がアクティブになり（図２のＡ４参照）、コマンド領域へのアクセスが行われるようになる。

一方、図３（Ｂ）ではアドレスの上位１２ビットの中に「１」のビットが少なくとも１つ有るため、そのアドレスは、データ領域（ＲＡＭ）をアクセス先とするデータアドレスであると判断される。これによりチップセレクト信号ＸＣＳ１がアクティブになり（図２のＡ８参照）、データ領域へのアクセスが行われるようになる。

即ちデコード範囲指示情報が図３（Ａ）（Ｂ）のようにアドレスの上位１２ビットのデコードを指示する情報である場合には、図３（Ｃ）のようにＬＣＤ１００のアドレス空間において「ＦＦＦ０００００ｈ」よりも下のアドレスは、コマンド領域をアクセス先とするコマンドアドレスであると判断される。一方、「ＦＦＦ０００００ｈ」よりも上のアドレスは、データ領域をアクセス先とするデータアドレスであると判断される。ここで「ｈ」はヘキサ表記を意味し、「＊」はドントケアを意味する。

なおデコード範囲指示情報により指示されるビット範囲は、上位１２ビットには限定されず、任意の上位Ｋ（Ｋは自然数）ビットにすることができる。また指示されるビット範囲は、上位ではない中間のＫビット（例えばビット２８〜ビット２５）であってもよい。

また本実施形態のアドレス判断情報は、アドレス判断情報の判断対象となるアドレスを含む第２のパケットの前に転送される第１のパケットに含ませて、ホストデバイス１０（第１のデバイス）がブリッジ回路３０に送信することができる。或いはアドレス判断情報の判断対象となるアドレスを含む第２のパケットにアドレス判断情報を含ませて、ホストデバイス１０がブリッジ回路３０に送信してもよい。

また本実施形態のアドレス判断情報は図３（Ａ）（Ｂ）のようなデコード範囲指示情報には限定されない。例えばコマンド領域とデータ領域のアドレス境界情報（区切り情報）をアドレス判断情報として用いてもよい。即ち図３（Ｃ）において例えば「ＦＦＦ０００００ｈ」がこのアドレス境界情報になる。

但しアドレス判断情報としてこのようなアドレス境界情報を用いる手法では、パケットに含まれるアドレスとこのアドレス境界情報とを比較する回路が必要になり、回路が大規模化する。これに対して、アドレス判断情報としてデコード範囲指示情報を用いる手法では、後述するように回路がそれほど大規模化にならない。従ってその意味においては、アドレス判断情報としてデコード範囲指示情報を用いる手法が有利になる。

また図１では、選択信号として、コマンド領域（コマンドレジスタ１１０）を選択するチップセレクト信号ＸＣＳ０と、データ領域（ＲＡＭ１２０）を選択するチップセレクト信号ＸＣＳ１を用いる構成にしているが、本実施形態の選択信号はこのようなチップセレクト信号ＸＣＳ０、ＸＣＳ１に限定されない。例えば他のデバイスの中から第２のデバイス１００（ＬＣＤ）を選択するチップセレクト信号と、コマンドとデータを識別するためのコマンド／データ識別信号とを、選択信号としてを用いる構成にしてもよい。

３．インターフェース回路とシリアル転送の詳細
次に図１のインターフェース回路４０とシリアル転送の詳細について図４〜図７を用いて説明する。なお本実施形態において、ホストデバイスはクロックを供給する側であり、ターゲットデバイスは、供給されたクロックをシステムクロックとして使用して動作する側である。そして以下ではブリッジ回路がターゲットデバイスである場合を例にとり説明する。

図４においてＤＴＯ＋、ＤＴＯ−はホストデバイス１０がターゲットデバイス３０（ブリッジ回路）に出力するデータ（ＯＵＴデータ）である。ＣＬＫ＋、ＣＬＫ−は、ホストデバイス１０がターゲットデバイス３０に供給するクロックである。ホストデバイス１０はＣＬＫ＋／−のエッジ（例えば立ち上がりエッジ。立ち下がりエッジでもよい）に同期してＤＴＯ＋／−を出力する。従ってターゲットデバイス３０は、ＣＬＫ＋／−を用いてＤＴＯ＋／−をサンプリングして取り込むことができる。更に図４では、ターゲットデバイス３０はホストデバイス１０から供給されたクロックＣＬＫ＋／−に基づいて動作する。即ちＣＬＫ＋／−はターゲットデバイス３０のシステムクロックになる。このためＰＬＬ（Phase Locked Loop）回路１２は（広義にはクロック生成回路）はホストデバイス１０に設けられ、ターゲットデバイス３０には設けられていない。

ＤＴＩ＋、ＤＴＩ−はターゲットデバイス３０がホストデバイス１０に出力するデータ（ＩＮデータ）である。ＳＴＢ＋、ＳＴＢ−は、ターゲットデバイス３０がホストデバイス１０に供給するストローブ（広義にはクロック）である。ターゲットデバイス３０はホストデバイス１０から供給されたＣＬＫ＋／−に基づいてＳＴＢ＋／−を生成して出力する。そしてターゲットデバイス３０はＳＴＢ＋／−のエッジ（例えば立ち上がりエッジ。立ち下がりエッジでもよい）に同期してＤＴＩ＋／−を出力する。従ってホストデバイス１０は、ＳＴＢ＋／−を用いてＤＴＩ＋／−をサンプリングして取り込むことができる。

ＤＴＯ＋／−、ＣＬＫ＋／−、ＤＴＩ＋／−、ＳＴＢ＋／−の各々は、トランスミッタ回路（ドライバ回路）がこれらの各々に対応する差動信号線（Differential Signal Lines）を例えば電流駆動することにより送信される。なお、より高速な転送を実現するためには、ＤＴＯ＋／−、ＤＴＩ＋／−の各差動信号線を２ペア以上設ければよい。

ホストデバイス１０のインターフェース回路２０は、ＯＵＴ転送用（広義にはデータ転送用）、クロック転送用のトランスミッタ回路２２、２４や、ＩＮ転送用（広義にはデータ転送用）、ストローブ転送用（広義にはクロック転送用）のレシーバ回路２６、２８を含む。ターゲットデバイス３０のインターフェース回路４０は、ＯＵＴ転送用、クロック転送用のレシーバ回路４２、４４や、ＩＮ転送用、ストローブ転送用のトランスミッタ回路４６、４８を含む。なおこれらの回路ブロックの一部を含まない構成としてもよい。

ＯＵＴ転送用、クロック転送用のトランスミッタ回路２２、２４は、各々、ＤＴＯ＋／−、ＣＬＫ＋／−の差動信号線を電流駆動することでＤＴＯ＋／−、ＣＬＫ＋／−を送信する。ＯＵＴ転送用、クロック転送用のレシーバ回路４２、４４は、各々、ＤＴＯ＋／−、ＣＬＫ＋／−の差動信号線に流れる電流に基づいて電流・電圧変換を行い、電流・電圧変換により得られた差動電圧信号（第１、第２の電圧信号）の比較処理（差動増幅処理）を行うことで、ＤＴＯ＋／−、ＣＬＫ＋／−を受信する。

ＩＮ転送用、クロック転送用のトランスミッタ回路４６、４８は、各々、ＤＴＩ＋／−、ＳＴＢ＋／−の差動信号線を電流駆動することでＤＴＩ＋／−、ＳＴＢ＋／−を送信する。ＩＮ転送用、ストローブ転送用のレシーバ回路２６、２８は、各々、ＤＴＩ＋／−、ＳＴＢ＋／−の差動信号線に流れる電流に基づいて電流・電圧変換を行い、電流・電圧変換により得られた差動電圧信号（第１、第２の電圧信号）の比較処理（差動増幅処理）を行うことで、ＤＴＩ＋／−、ＳＴＢ＋／−を受信する。

図５に、インターフェース回路２０、４０により差動信号線（シリアルインターフェース）を介して転送されるパケットの例を示す。

図５においてライトリクエストパケットはデータ（コマンドを含む）のライトを要求するためのパケットであり、パケットタイプ、アドレスサイズ、データレングス等を含むヘッダのフィールドと、ライト先（アクセス先）を指定するアドレスのフィールドと、ライトデータのフィールドと、ＣＲＣのフィールドを有する。

リードリクエストパケットはデータのリードを要求するためのパケットであり、パケットタイプ、アドレスサイズ、データレングス等を含むヘッダのフィールドと、リード先（アクセス先）を指定するアドレスのフィールドと、ＣＲＣのフィールドを有する。

レスポンスパケットは、リクエストに対してレスポンスを返すためのパケットであり、パケットタイプ等のヘッダのフィールドと、レスポンスデータのフィールドと、ＣＲＣのフィールドを有する。アクノリッジパケットは、アクノリッジメント（ＡＣＫ）を送信するためのパケットであり、パケットタイプ等のヘッダのフィールドと、ＣＲＣのフィールドを有する。

次に、図５のパケットを用いて行われるトランザクションについて図６（Ａ）〜図７（Ｂ）を用いて説明する。図６（Ａ）（Ｂ）は、データ（コマンド）のライトトランザクションの例であり、図６（Ａ）は、ホストデバイス１０がターゲットデバイス３０にデータ（コマンドを含む）をライトする場合のトランザクションの例である。

図６（Ａ）において、まずホストデバイス１０は、図５のライトリクエストパケットを作成してターゲットデバイス３０に送信する。具体的にはホストデバイス１０は、図５のライトリクエストパケットのライトデータのフィールドにデータ（コマンド）を書き込み、アドレスのフィールドにアクセス先のアドレスを書き込んでライトリクエストパケットを作成し、送信する。ターゲットデバイス３０は、ライトリクエストパケットの受信に成功すると、図５のアクノリッジパケットを作成してホストデバイス１０に送信する。ホストデバイス１０は、アクノリッジパケットにより受信成功を確認すると、次のトランザクションを起動して、次のライトリクエストパケット等を送信する。

図６（Ｂ）は、ターゲットデバイス３０がホストデバイス１０にデータ（コマンド）をライトする場合のトランザクションの例である。図６（Ｂ）では図６（Ａ）とは逆に、ターゲットデバイス３０がライトリクエストパケットを作成・送信し、ホストデバイス１０がアクノリッジパケットを作成・送信している。なお図６（Ａ）（Ｂ）においてアクノリッジパケットを用いないパケット転送を行うようにしてもよい。

図７（Ａ）（Ｂ）は、データ（コマンド）のリードトランザクションの例であり、図７（Ａ）は、ホストデバイス１０がターゲットデバイス３０からデータ（コマンドを含む）をリードする場合のトランザクションの例である。図７（Ａ）において、まずホストデバイス１０は、図５のリードリクエストパケットを作成してターゲットデバイス３０に送信する。具体的には、リードリクエストパケットのアドレスのフィールドにアクセス先のアドレスを書き込んでリードリクエストパケットを作成し、送信する。ターゲットデバイス３０は、リードリクエストパケットの受信に成功すると、図５のレスポンスパケットを作成してホストデバイス１０に送信する。具体的には、レスポンスパケットのレスポンスデータのフィールドにデータ（コマンド）を書き込んでレスポンスパケットを作成し、送信する。ホストデバイス１０は、レスポンスパケットの受信成功を確認すると、図５のアクノリッジパケットをターゲットデバイス３０に送信する。

図７（Ｂ）は、ターゲットデバイス３０がホストデバイス１０からデータ（コマンド）をリードする場合のトランザクションの例である。図７（Ｂ）では図７（Ａ）とは逆に、ターゲットデバイス３０がリードリクエストパケットを作成・送信し、ホストデバイス１０がレスポンスパケットを作成・送信している。

４．デコード回路の詳細
次に、図１のデコード回路６０の構成及び動作の詳細について図８、図９を用いて説明する。

図８においてパケット解析回路６２は、受信パケットの解析処理を行う。具体的には受信パケットのヘッダとデータを分離する処理などを行う。またアドレス検出回路６４は、パケットに含まれるアドレス（図５参照）を検出する処理を行い、データ検出回路６６は、パケットに含まれるデータを検出する処理を行う。なお、これらのパケット解析回路６２、アドレス検出回路６４、データ検出回路６６は、図１のインターフェース回路４０やリンク層回路５２に含めることができる。一方、図８のビット範囲決定回路７０、フリップフロップＦＦ３１〜ＦＦ０（広義には第１〜第Ｎの保持回路）、ＮＯＲ回路８０（広義には判断回路）はデコーダ回路６０に含めることができる。

ビット範囲決定回路７０は、図３（Ａ）〜（Ｃ）で説明したデコード範囲指示情報に基づいて、デコード対象となるビット範囲（ビット幅）を決定する回路である。即ちビット範囲決定回路７０は、データ検出回路６６により検出されたデータからデコード範囲指示情報を取得し、デコード対象となるビット範囲を決定する。そしてビット範囲決定回路７０は、決定されたビット範囲のイネーブル信号がアクティブになる信号ＥＮ［３１：０］（広義には第１〜第Ｎのイネーブル信号）を出力する。例えば図３（Ａ）（Ｂ）のようにデコード範囲指示情報によりアドレスの上位１２ビットのデコードが指示された場合には、ＥＮ［３１：２０］をアクティブ（「１」）に設定し、ＥＮ［１９：０］を非アクティブ（「０」）に設定する。

フリップフロップＦＦ３１〜ＦＦ０（第１〜第Ｎの保持回路）は、その各データ端子にアドレスＡ［３１：０］の各ビット（広義にはアドレスの第１〜第Ｎの各ビット）が入力される。またフリップフロップＦＦ３１〜ＦＦ０は、その各イネーブル端子にＥＮ［３１：０］の各イネーブル信号が入力され、出力信号ＦＱ［３１：０］（広義には第１〜第Ｎの出力信号）を出力する。即ちフリップフロップＦＦ３１〜ＦＦ０は、イネーブル端子のイネーブル信号がアクティブ（「１」）になっているビットでは、データ端子に入力されて保持されたアドレスを出力信号としてそのまま出力する。一方、イネーブル端子のイネーブル信号が非アクティブ（「０」）になっているビットについては、出力信号を「０」にして出力する。

例えば図３（Ａ）（Ｂ）のようにデコード範囲指示情報によりアドレスの上位１２ビットのデコードが指示された場合には、ＥＮ［３１：２０］がアクティブ（「１」）になる。これにより、フリップフロップＦＦ３１〜ＦＦ２０では、イネーブル端子に入力されるイネーブル信号ＥＮ［３１：２０］がアクティブ（「１」）であるため、データ端子に入力されて保持されたアドレスＡ［３１：２０］がその出力信号ＦＱ［３１：２０］として出力される。一方、フリップフロップＦＦ１９〜ＦＦ０では、イネーブル端子に入力されるイネーブル信号ＥＮ［１９：０］が非アクティブ（「０」）であるため、その出力信号ＦＱ［１９：０］が例えば「０」に固定される。

ＮＯＲ回路８０（判断回路）は、フリップフロップＦＦ３１〜ＦＦ０（第１〜第Ｎの保持回路）からの出力信号ＦＱ［３１：０］（第１〜第Ｎの出力信号）を受け、アドレスＡ［３１：０］がコマンドアドレスなのかデータアドレスなのかを判断するためのデコード結果信号ＤＱを出力する。

例えば図３（Ａ）のように上位１２ビットが全て「０」である場合には、ＮＯＲ回路８０は「１」のデコード結果信号ＤＱを出力する。これによりアドレスＡ［３１：０］はコマンドアドレスであると判断される。そして「１」のデコード結果信号ＤＱを受けた図１のインターフェース回路９０は、チップセレクト信号ＸＣＳ０をアクティブ（「０」）にして、ＬＣＤ１００のコマンド領域であるコマンドレジスタ１１０にアクセスする。

一方、図３（Ｂ）のように上位１２ビットの中に「１」のビットが少なくとも１つ有る場合には、ＮＯＲ回路８０は「０」のデコード結果信号ＤＱを出力する。これによりアドレスＡ［３１：０］はデータアドレスであると判断される。そして「０」のデコード結果信号ＤＱを受けたインターフェース回路９０は、チップセレクト信号ＸＣＳ１をアクティブ（「０」）にして、ＬＣＤ１００のデータ領域であるＲＡＭ１２０にアクセスする。

例えば本実施形態のアドレス判断情報として、コマンド領域とデータ領域のアドレス境界情報を用いる手法がある。しかしながらこの手法によると、アドレスとアドレス境界情報とを比較する回路が必要になり、回路が大規模化する。これに対してアドレス判断情報としてデコード範囲指示情報を用いる図８のデコーダ回路６０では、全てのビットについて比較回路を設ける手法に比べて回路がそれほど大規模にならず、有利となる。

次に、図８のデコード回路６０を用いた場合のパケット転送のトランザクションについて、図９を用いて説明する。まずホストデバイス１０が、特定アドレスへのデータ「１２ｈ」の書き込みを要求するライトリクエストパケットを送信する。ここでデータ「１２ｈ」は図３（Ａ）（Ｂ）に示すように、アドレスの上位１２ビットをデコードすることを指示するデコード範囲指示情報に相当する。またデータ「１２ｈ」を書き込む特定アドレスとしては、通常は使用されない０番地等を用いることができる。

ターゲットデバイス３０（ブリッジ回路）では、このライトリクエストパケットを受信すると、図８のデータ検出回路６６がライトリクエストパケットに含まれるデータ「１２ｈ」を検出する。そしてビット範囲決定回路７０が、イネーブル信号ＥＮ［３１：０］をＦＦＦ０００００ｈにセットする。これによりフリップフロップＦＦ３１〜ＦＦ２０のイネーブル端子に入力されるイネーブル信号ＥＮ［３１：２０］がアクティブ（「１」）になり、これらのフリップフロップはイネーブルに設定される。一方、フリップフロップＦＦ１９〜ＦＦ０のイネーブル端子に入力されるイネーブル信号ＥＮ［１９：０］は非アクティブ（「０」）であるため、これらのフリップフロップはディスイネーブルに設定される。このようにすることで図３（Ｃ）に示すように、アドレス「ＦＦＦ０００００ｈ」より下のアドレスがコマンド領域に設定され、上のアドレスがデータ領域に設定される。

その後、図９ではホストデバイス１０が次のトランザクションを起動して、アドレス「１００ｈ」への書き込みを要求するライトリクエストパケットを送信している。ターゲットデバイス３０では、このライトリクエストパケットを受信すると、図８のアドレス検出回路６４が、ライトリクエストパケットに含まれるアドレス「１００ｈ」を検出して、アドレスＡ［３１：０］としてフリップフロップＦＦ３１〜ＦＦ０に出力する。この場合、アドレスの上位１２ビットであるＡ［３１：２０］は全て「０」であるため、出力信号ＦＱ［３１：２０］は全て「０」になる。またフリップフロップＦＦ１９〜ＦＦ０は上述のようにディスイネーブルに設定されているため、出力信号ＦＱ［１９：０］は全て「０」になる。この結果、判断回路であるＮＯＲ回路８０のデコード結果信号ＤＱは「１」になる。これにより図１のインターフェース回路９０は、ＬＣＤ１００のコマンド領域であるコマンドレジスタ１１０にアクセスするようになる。

その後、図９ではホストデバイス１０が次のトランザクションを起動して、アドレス「ＦＦＦＦ００００ｈ」への書き込みを要求するライトリクエストパケットを送信している。ターゲットデバイス３０では、このライトリクエストパケットを受信すると、図８のアドレス検出回路６４が、ライトリクエストパケットに含まれるアドレス「ＦＦＦＦ００００ｈ」を検出して、アドレスＡ［３１：０］としてフリップフロップＦＦ３１〜ＦＦ０に出力する。この場合、アドレスの上位１２ビットであるＡ［３１：２０］は全て「１」であるため、出力信号ＦＱ［３１：２０］は全て「１」になる。この結果、判断回路であるＮＯＲ回路８０のデコード結果信号ＤＱは「０」になる。これにより図１のインターフェース回路９０は、ＬＣＤ１００のデータ領域であるＲＡＭ１２０にアクセスするようになる。

５．変形例
図１０に本実施形態のブリッジ回路３０の変形例を示す。図１０の変形例が図１と異なるのはインターフェース回路９０の構成である。即ち図１０では、インターフェース回路９０がコマンドインターフェース回路９２とデータインターフェース回路９４を含む。ここでコマンドインターフェース回路９２は、コマンドバス（ＸＣＳ、ＸＲＤ、ＸＷＲ、Ｄ［１７：０］）を介して接続されるＬＣＤ１００との間でパラレルのコマンド転送を行うための回路である。データインターフェース回路９４は、データバス（水平同期信号、垂直同期信号、表示データ［１７：０］、データクロック）を介して接続されるＬＣＤ１００との間でパラレルのデータ転送を行うための回路である。

そして本実施形態では、転送コントローラ５０（デコード回路６０）によりＬＣＤ１００のコマンド領域へのアクセスを指示された場合（図８のＤＱ＝「１」の場合）には、コマンドインタフェース回路９２が、ＬＣＤ１００のコマンドレジスタ１１０にアクセスする。即ちコマンドバス（ＸＣＳ、ＸＲＤ、ＸＷＲ、Ｄ［１７：０］）を介してコマンドレジスタ１１０へのコマンドの書き込み等を行う。

一方、転送コントローラ５０（デコード回路６０）によりＬＣＤ１００のデータ領域へのアクセスを指示された場合（図８のＤＱ＝「０」の場合）には、データインタフェース回路９４が、ＬＣＤ１００のデータレジスタ１１０（広義にはデータ領域）にアクセスする。即ち表示用のデータバス（水平同期信号、垂直同期信号、表示データ［１７：０］、データクロック）を介してデータレジスタ１２２（ラインラッチ回路）への表示データの書き込み等を行う。なお図１０の構成において、図１でＬＣＤ１００側に設けられたＲＡＭ１２０（少なくとも１画面分の表示データを記憶するＲＡＭ）を、ブリッジ回路３０側に設けるようにしてもよい。

次に図１１（Ａ）（Ｂ）のタイミング波形図を用いて図１０のブリッジ回路３０の動作について説明する。

図１１（Ａ）はコマンド転送を行う場合のタイミング波形図である。まずＢ１に示すようにホストデバイス１０は、コマンドを含むパケット（ライトリクエストパケット）をＤＴＯ＋／−の差動信号線を介してブリッジ回路３０のインターフェース回路４０に送信する。するとブリッジ回路３０のデコード回路６０は、このパケットに含まれるアドレスを検出して、図３（Ａ）のデコード処理を行い、「１」のデコード結果信号ＤＱを出力する。するとこの「１」のデコード結果信号ＤＱを受けたインターフェース回路９０は、データインターフェース回路９４の方ではなくコマンドインターフェース回路９２の方を選択する。そして選択されたコマンドインターフェース回路９２は、Ｂ２、Ｂ３に示すようにチップセレクト信号ＸＣＳとライト信号ＸＷＲをアクティブ（「０」）にする。これによりＬＣＤ１００のコマンドレジスタ１１０（コマンド領域）への書き込み（アクセス）が選択される。そしてＢ４に示すようにコマンドインターフェース回路９４は、Ｂ１のパケットに含まれるコマンドをＤ［１７：０］のデータバスを介して出力する。すると、このコマンドはＬＣＤ１００のコマンドレジスタ１１０に書き込まれる。なお書き込みアドレス（アクセスアドレス）については、Ｄ［１７：０］のデータバスを兼用してＬＣＤ１００に出力するようにしてもよいし、Ｄ［１７：０］のデータバスとは別のアドレスバスを設け、このアドレスバスを介して出力するようにしてもよい。

図１１（Ｂ）は表示データの転送を行う場合のタイミング波形図である。まずＣ１、Ｃ２、Ｃ３に示すようにホストデバイス１０は、垂直同期要求、水平同期要求、表示データを含むパケット（ライトリクエストパケット）をＤＴＯ＋／−の差動信号線を介してブリッジ回路３０のインターフェース回路４０に送信する。するとブリッジ回路３０のデコード回路６０は、このパケットに含まれるアドレスを検出して、図３（Ｂ）のデコード処理を行い、「０」のデコード結果信号ＤＱを出力する。するとこの「０」のデコード結果信号ＤＱを受けたインターフェース回路９０は、コマンドインターフェース回路９２の方ではなくのデータインターフェース回路９４の方を選択する。そして選択されたデータインターフェース回路９４は、Ｃ４、Ｃ５、Ｃ６に示すようにデータクロック、垂直同期信号、水平同期信号を出力する。またＣ７に示すように、Ｃ３のパケットに含まれる表示データを、表示データ［１７：０］のデータバスを介して出力する。すると、この表示データはＬＣＤ１００のデータレジスタ１２２に書き込まれる。これによりＬＣＤ１００の表示動作が実現される。

６．電子機器
図１２に本実施形態の電子機器の構成例を示す。この電子機器は本実施形態で説明した構成のブリッジ回路５１８、５２８やインターフェース回路５０２、５１２、５１４、５２０、５２２、５３０、５３２を含む。またベースバンドエンジン５００（広義には通信デバイス）、アプリケーションエンジン５１０（広義にはプロセッサ）、カメラ５４０（広義には撮像デバイス）、或いはＬＣＤ５５０（広義には表示デバイス）を含む。なおこれらの一部を省略する構成としてもよい。図１２の構成によればカメラ機能とＬＣＤ（Liquid Crystal Display）の表示機能を有する携帯電話を実現できる。但し本実施形態の電子機器は携帯電話には限定されず、デジタルカメラ、ＰＤＡ、電子手帳、電子辞書、或いは携帯型情報端末など種々の電子機器に適用できる。

図１２に示すようにベースバンドエンジン５００に設けられたホスト側インターフェース回路５０２と、アプリケーションエンジン５１０（グラフィックエンジン）に設けられたターゲット側インターフェース回路５１２との間で、本実施形態で説明したシリアルデータ転送が行われる。またアプリケーションエンジン５１０に設けられたホスト側インターフェース回路５１４と、カメラ用、ＬＣＤ用のターゲット側インターフェース回路５２２、５３２との間でも、本実施形態で説明したシリアルデータ転送が行われる。

図１２の構成によれば、パラレルバスを介してデータ転送を行っていた従来の電子機器に比べて、ＥＭＩノイズを低減したり、実装の容易化を図れる。またインターフェース回路の小規模化、省電力化を実現することで、電子機器の更なる省電力化を図れる。

なお本発明は、上記実施形態で説明したものに限らず、種々の変形実施が可能である。例えば、明細書又は図面中の記載において広義や同義な用語（第１のデバイス、第２のデバイス、選択信号、コマンド領域、データ領域、アクセス、第１〜第Ｎのイネーブル信号、第１〜第Ｎの保持回路、第１〜第Ｎの出力信号、判断回路、クロック、データ転送、通信デバイス、プロセッサ、撮像デバイス、表示デバイス等）として引用された用語（ホストデバイス、ＬＣＤ、チップセレクト信号、コマンドレジスタ、ＲＡＭ・データレジスタ、ライト・リード、ＥＮ［３１：０］、ＦＦ３１〜ＦＦ０、ＦＱ［３１：０］、ＮＯＲ回路、ストローブ、ＩＮ転送・ＯＵＴ転送、ベースバンドエンジン、アプリケーションエンジン、カメラ、ＬＣＤ等）は、明細書又は図面中の他の記載においても広義や同義な用語に置き換えることができる。

また本実施形態のブリッジ回路、デコード回路の構成も図１、図８、図１０等で説明した構成に限定されない。またアドレス判断情報も、少なくともコマンドアドレスなのかデータアドレスなのかを判断できる情報であればよく、本実施形態で説明した情報に限定されない。

本実施形態のブリッジ回路の構成例。 ブリッジ回路の動作を説明するタイミング波形図。 図３（Ａ）〜（Ｃ）はデコード範囲指示情報の説明図。 インターフェース回路のシリアル転送の説明図。 差動信号線を介して転送されるパケットの例。 図６（Ａ）（Ｂ）はパケットを用いて行われるトランザクションの説明図。 図７（Ａ）（Ｂ）もパケットを用いて行われるトランザクションの説明図。 デコード回路の詳細な構成例。 デコード回路を用いて行うトランザクションの説明図。 本実施形態のブリッジ回路の変形例。 図１１（Ａ）（Ｂ）は変形例のブリッジ回路の動作を説明するタイミング波形図。 電子機器の構成例。

符号の説明

１０ ホストデバイス（第１のデバイス）、１２ ＰＬＬ回路、
２０ インターフェース回路、
２２、２４ ＯＵＴ転送用、クロック転送用のトランスミッタ回路、
２６、２８ ＩＮ転送用、ストローブ転送用のレシーバ回路、
３０ ブリッジ回路（ターゲットデバイス）、４０ インターフェース回路、
４２、４４ ＯＵＴ転送用、クロック転送用のレシーバ回路、
４６、４８ ＩＮ転送用、ストローブ転送用のトランスミッタ回路、
５０ 転送コントローラ、５２ リンク層回路、５４ データバッファ、
５６ 制御レジスタ、６０ デコード回路、６２ パケット解析回路、
６４ アドレス検出回路、６６ データ検出回路、７０ ビット範囲決定回路、
８０ ＮＯＲ回路（判断回路）、９０ インターフェース回路、
１００ ＬＣＤ（第２のデバイス）、１１０ コマンドレジスタ（コマンド領域）、
１２０ ＲＡＭ（データ領域）、１２２ データレジスタ（データ領域）、
ＥＮ［３１：０］ イネーブル信号（第１〜第Ｎのイネーブル信号）、
ＦＦ３１〜ＦＦ０ フリップフロップ（第１〜第Ｎの保持回路）、
Ａ［３１：０］ アドレス（アドレスの第１〜Ｎのビット）、
ＦＱ［３１：０］ 出力信号（第１〜第Ｎの出力信号）

Claims (9)

1. 差動信号線を介して接続される第１のデバイスとの間でシリアルデータ転送を行うための第１のインターフェース回路と、
   パラレルバスを介して接続される第２のデバイスとの間でパラレルデータ転送を行うための第２のインターフェース回路と、
   データ転送を制御する転送コントローラとを含み、
   前記転送コントローラが、
   前記第１のデバイスから受信したアドレス判断情報に基づいて、前記第１のデバイスから受信したパケットに含まれるアドレスが、前記第２のデバイスのコマンド領域を指定するコマンドアドレスなのか、前記第２のデバイスのデータ領域を指定するデータアドレスなのかを判断し、
   前記アドレスがコマンドアドレスであると判断した場合には、前記第２のデバイスのコマンド領域へのアクセスを前記第２のインターフェース回路に指示し、前記アドレスがデータアドレスであると判断した場合には、前記第２のデバイスのデータ領域へのアクセスを前記第２のインターフェース回路に指示することを特徴とするブリッジ回路。
2. 請求項１において、
   前記アドレス判断情報が、前記第１のデバイスから受信したパケットに含まれるアドレスのどのビット範囲をデコードするのかを指示するデコード範囲指示情報であり、
   前記転送コントローラが、
   前記アドレスのうち前記デコード範囲指示情報により指示されるビット範囲をデコードするデコード回路を含み、前記デコード回路でのデコード結果に基づいて、前記アドレスがコマンドアドレスなのかデータアドレスなのかを判断することを特徴とするブリッジ回路。
3. 請求項２において、
   前記デコード回路が、
   前記デコード範囲指示情報に基づいて、デコード対象となるビット範囲を決定し、決定されたビット範囲のイネーブル信号がアクティブになる第１〜第Ｎのイネーブル信号を出力するビット範囲決定回路と、
   前記アドレスの第１〜第Ｎの各ビットが各データ端子に入力され、前記第１〜第Ｎの各イネーブル信号が各イネーブル端子に入力され、第１〜第Ｎの出力信号を出力する第１〜第Ｎの保持回路と、
   前記第１〜第Ｎの保持回路からの前記第１〜第Ｎの出力信号を受け、前記アドレスがコマンドアドレスなのかデータアドレスなのかを判断するためのデコード結果信号を出力する判断回路とを含むことを特徴とするブリッジ回路。
4. 請求項１乃至３のいずれかにおいて、
   前記転送コントローラが、
   前記第１のデバイスから受信した第１のパケットに含まれるアドレス判断情報を保持し、保持されたアドレス判断情報に基づいて、前記第１のデバイスから受信した第２のパケットに含まれるアドレスがコマンドアドレスなのかデータアドレスなのかを判断することを特徴とするブリッジ回路。
5. 請求項１乃至４のいずれかにおいて、
   前記第２のインターフェース回路が、
   前記第２のデバイスのコマンド領域へのアクセスを指示された場合には、コマンド領域へのアクセスを選択する選択信号を前記第２のデバイスに出力し、前記第２のデバイスのデータ領域へのアクセスを指示された場合には、データ領域へのアクセスを選択する選択信号を前記第２のデバイスに出力することを特徴とするブリッジ回路。
6. 請求項１乃至４のいずれかにおいて、
   前記第２のインターフェース回路が、コマンドインターフェース回路とデータインターフェース回路とを含み、
   前記第２のデバイスのコマンド領域へのアクセスを指示された場合には、前記コマンドインタフェース回路がコマンド領域にアクセスし、
   前記第２のデバイスのデータ領域へのアクセスを指示された場合には、前記データインタフェース回路がデータ領域にアクセスすることを特徴とするブリッジ回路。
7. 請求項１乃至６のいずれかのブリッジ回路と、
   通信デバイス、プロセッサ、撮像デバイス、及び表示デバイスの少なくとも１つと、
   を含むことを特徴とする電子機器。
8. 差動信号線を介して接続される第１のデバイスとの間で、第１のインターフェース回路を用いてシリアルデータ転送を行い、
   パラレルバスを介して接続される第２のデバイスとの間で、第２のインターフェース回路を用いてパラレルデータ転送を行い、
   前記第１のデバイスから受信したアドレス判断情報に基づいて、前記第１のデバイスから受信したパケットに含まれるアドレスが、前記第２のデバイスのコマンド領域を指定するコマンドアドレスなのか、前記第２のデバイスのデータ領域を指定するデータアドレスなのかを判断し、
   前記アドレスがコマンドアドレスであると判断した場合には、前記第２のデバイスのコマンド領域へのアクセスを前記第２のインターフェース回路に指示し、
   前記アドレスがデータアドレスであると判断した場合には、前記第２のデバイスのデータ領域へのアクセスを前記第２のインターフェース回路に指示することを特徴とするデータ転送制御方法。
9. 請求項８において、
   前記アドレス判断情報が、前記第１のデバイスから受信したパケットに含まれるアドレスのどのビット範囲をデコードするのかを指示するデコード範囲指示情報であり、
   前記アドレスのうち前記デコード範囲指示情報により指示されるビット範囲をデコードし、デコード結果に基づいて、前記アドレスがコマンドアドレスなのかデータアドレスなのかを判断することを特徴とするデータ転送制御方法。

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