JP2001267488A - 半導体装置 - Google Patents

半導体装置

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Abstract

(57)【要約】 【目的】 システムＬＳＩを複数のＬＳＩチップを樹脂
にて封止した半導体装置にて容易に実現する。 【解決手段】 ＬＳＩチップ１０３の主表面にリード９
との接続用のパッド電極１５と内部インターフェース用
のパッド電極１２５を設け、この主表面上に配置される
ＬＳＩチップ１１３のパッド電極１１５とパッド電極１
２５とをワイヤ１１７にて電気的に接続することで、Ｌ
ＳＩチップ１０３にはない、システムＬＳＩとしての必
要な回路の一部をＬＳＩチップ１１３に搭載し、２つの
ＬＳＩチップにて所望のシステムＬＳＩとしての機能を
実現する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数の半導体素子
を樹脂にて封止してなる半導体装置に関するものであ
る。
【０００２】
【従来の技術】従来、半導体装置は、複数の回路を集積
した大規模集積回路（以下、ＬＳＩと称する）を内蔵す
る半導体素子（以下、ＬＳＩチップと称する）を樹脂に
て封止してなるものが一般的である。
【０００３】図１６は従来の半導体装置１の内部構造を
示す断面図である。図１６に示されるように、ＬＳＩチ
ップ３はダイ８上に接着材にて固定配置されている。Ｌ
ＳＩチップ３の主表面に配置された複数のパッド電極５
は金属細線であるワイヤ７にて、外部との接続用の端子
となる導電材料からなるリード９と電気的に接続されて
いる。ＬＳＩチップ３、パッド電極５、ダイ８、ワイヤ
７、リード９におけるワイヤ７との接続部を含む一部
（インナーリードと言われる部分）は絶縁性の樹脂１０
にて封止されている。樹脂１０から導出したリード９の
一部（アウターリードと言われる部分）にて、例えば、
プリント基板を介して他の装置と電気的に接続され、信
号の授受等が行われることとなる。
【０００４】ＬＳＩチップ３が、例えば、マイクロコン
ピュータ（以下、マイコンと称する）等のような、中央
処理装置（以下、ＣＰＵと称する）のコア、メモリ、そ
の他の周辺機能のための回路などを複合機能を実現する
システムＬＳＩである場合には、これらの機能を同一の
半導体基板上に混載していることとなる。このため、シ
ステムＬＳＩにメモリとして、ＤＲＡＭ（ダイナミック
ランダムアクセスメモリ）や一括消去可能なＥＥＰＲＯ
Ｍ（電気的に消去可能なリードオンリメモリ）を搭載す
る場合には、ＣＰＵコアや周辺機能のための回路を実現
するための製造プロセス（以下、Ｌｏｇｉｃプロセスと
称する）にはない特有の製造プロセスが必要となる。こ
の結果、このようなシステムＬＳＩを実現するために
は、これ特有の製造プロセス（Ｌｏｇｉｃとメモリとの
混載用のプロセス）を適用し、製品開発するようにして
いる。
【０００５】また、近年においては、複数のＬＳＩチッ
プを樹脂にて封止して製品化（つまり、複数の半導体素
子を１つのパッケージに収納）された半導体装置が現れ
てきている。このような半導体装置は、ＭＣＰ（Ｍｕｌ
ｔｉｐｌｅ Ｃｈｉｐ Ｐａｃｋｅｇｅ）タイプと言われ
ている。ＭＣＰタイプの半導体装置は、メモリ系のＬＳ
Ｉにて適用されており、例えば、同種のメモリを１つの
パッケージに収納することで、メモリ容量の拡大を実
現、あるいは、機能の異なる種類のメモリを１つのパッ
ケージに収納することで、省スペース化を実現するのに
適用されている。
【０００６】図１７は、ＭＣＰタイプの半導体装置１１
の内部構造を示す断面図であり、図１８は、 ＭＣＰタ
イプの半導体装置１１の内部構造を示す平面図である。
図１７、図１８において、構造上で、図１６と同様な構
成要素については同じ符号を付けている。
【０００７】図１７、図１８に示されるように、ダイ８
上には接着材により固定配置されたＬＳＩチップ３が搭
載されている。また、ＬＳＩチップ３の主表面上には、
ワイヤ７にてリード９と電気的に接続された複数のパッ
ド電極５が配置さている。さらに、ＬＳＩチップ３の主
表面上には、絶縁性の接着材を介して、ＬＳＩチップ１
３が固定配置されている。ＬＳＩチップ１３の主表面上
には複数のパッド電極１５が配置され、これらパッド電
極１５の各々は、リード９の対応するものとワイヤ１７
にて電気的に接続されている。これら２つのＬＳＩチッ
プ３及び１３、リード９におけるワイヤ７やワイヤ１７
との接続部分を含む一部、ダイ８は、樹脂１０にて封止
されている。
【０００８】このように、ＭＣＰタイプの半導体装置１
１は、複数のＬＳＩチップ３及び１３を１つのパッケー
ジに収納し、ＬＳＩチップ３，１３それぞれの外部との
接続用のリード９を有する構成になっている。
【０００９】このようなＭＣＰ対応の半導体装置１１と
しては、例えば、ＢＧＡ（ＢａｌｌＧｒｉｄ Ａｒｒａ
ｙ）のようなものがある。これは、ＳＲＡＭ（スタティ
ックランダムアクセスメモリ）と一括消去可能なＥＥＰ
ＲＯＭといった異種のメモリを１つのパッケージに収納
し、それぞれメモリを独立して動作するように、各メモ
リの入出力端子を、それぞれ個別にリード９に接続する
ような構造となっている。このような構成とすること
で、１つのＬＳＩチップのスペースで２つのＬＳＩチッ
プ分の機能を実現することが可能となる。
【００１０】このように、半導体装置に内蔵されるＬＳ
Ｉ、特にシステムＬＳＩにおいては、混載プロセスを適
用することで製品開発が行われ、メモリ系ＬＳＩにおい
ては、ＭＣＰタイプの半導体装置とすることで、メモリ
容量の増大や異種のメモリを複合化して製品開発が行わ
れている。
【００１１】
【発明が解決しようとする課題】しかしながら、システ
ムＬＳＩを搭載する半導体装置においては、同一の半導
体基板上に、メモリ特有の製造プロセスとＬｏｇｉｃプ
ロセスとを組み込んだ特有のプロセスにて製造するた
め、次のような問題がある。
【００１２】第１に、Ｌｏｇｉｃ単独の製造プロセスや
メモリ単独の製造プロセスと比較して、マスクの枚数が
多くなるため、歩留りの低下を招くこととなる。第２
に、特有のプロセスとなるので、Ｌｏｇｉｃ部分の回路
の性能向上やメモリ部分の性能向上に容易に対応できな
い。第３に、製造プロセスが複雑化するため、ＴＡＴが
長くなる。第４に、製造プロセスが複雑化し、マスクの
枚数が多くなるため、プロセスコストが高くなる。第５
に、低電圧／低電流動作を追及するＳＯＩ（Ｓｉｌｉｃ
ｏｎ Ｏｎ Ｉｎｓｕｌａｔｅｒ）プロセスからなるＬＳ
Ｉと高耐圧な要素素子（高耐圧ＭＯＳトランジスタ等）
を作り込むための特殊なプロセスからなるＬＳＩとを混
載したＬＳＩのためのプロセスの開発自体が技術的に非
常に困難である。
【００１３】特に、今後、より微細なディープサブミク
ロンの製造プロセスを適用するＬＳＩではＬｏｇｉｃプ
ロセスにおいても低電圧化（０．８〜１．５Ｖ程度）が
加速されることとなる。このようになると、一括消去可
能なＥＥＰＲＯＭのように、データの書き換えや読み出
し時に電源電圧（例えば、３．３Ｖや５Ｖ）より高い高
電圧（例えば、８〜１２Ｖ）を含む複数の電圧を必要と
するため、高耐圧な要素素子を作り込むための高耐圧プ
ロセスとＬｏｇｉｃプロセスとを組み込んで構成される
システムＬＳＩ（一括消去可能なメモリ搭載マイコン
等）の実現が困難になってしまうこととなる。
【００１４】また、ＭＣＰタイプの半導体装置において
は、上述のように、メモリ容量の増加や省スペース化を
目的としているため、同種のメモリ系ＬＳＩを１つのパ
ッケージに収納するか、異種のメモリ系ＬＳＩを１つの
パッケージに収納し、異種のメモリ系ＬＳＩをそれぞれ
独立して動作させるように、それぞれのＬＳＩに対する
リードを設けるといったことに限られていた。このた
め、ＭＣＰタイプの半導体装置においてシステムＬＳＩ
を実現するものはなかった。
【００１５】本発明は、上記問題点を解決し、システム
ＬＳＩを複数のＬＳＩチップを樹脂にて封止した半導体
装置にて容易に実現することを可能とすることを目的と
する。
【００１６】また、本発明は、さらに、システムＬＳＩ
を複数のＬＳＩチップを樹脂にて封止した半導体装置に
て実現するにあたって生ずる問題点を解決し、従来に比
べてもシステムＬＳＩとしての機能を損なうことなく実
現することを目的とする。
【００１７】
【課題を解決するための手段】上記課題を解決するため
に、本発明が講じた手段は、第１の半導体素子と第２の
半導体素子とを樹脂にて封止してなる半導体装置におい
て、第１の半導体素子の主表面に配置され、各々が第１
の半導体素子に設けられた複数の回路のいずれかと電気
的に接続されており、外部との接続用の複数の端子の対
応するものと電気的に接続される複数の第１のパッド電
極と、第１の半導体素子の主表面に配置され、各々が第
１の半導体素子に設けられた複数の回路のいずれかと電
気的に接続されている複数の第２のパッド電極と、第２
の半導体素子の主表面に配置され、各々が第２の半導体
素子に設けられた回路と電気的に接続されており、第２
のパッド電極の対応するものと電気的に接続される第３
のパッド電極とを有し、第１の半導体素子は、第２の半
導体素子に設けられた回路を用いることにより、所定の
機能を実行するようにしたものである。
【００１８】このように構成することにより、本発明の
半導体装置は、第１の半導体素子に設けられた回路と第
２の半導体素子に設けられた回路とが、第２のパッド電
極と第３のパッド電極とで電気的に接続されることで、
信号の授受が可能となり、これら２つの半導体素子にて
システムＬＳＩとしての１つの機能を実現することがで
きる。このため、第１の半導体素子と第２の半導体素子
とを個別に製造することができ、上記課題を解決するこ
とができる。
【００１９】また、本発明においては、第２のパッド電
極の配置、第２の半導体素子における電源電圧あるいは
接地電圧の供給、第２の半導体素子に設けられた回路を
使用するか否かを選択する選択手段の配置等の工夫をす
ることにより、システムＬＳＩをＭＣＰタイプの半導体
装置にて実現するにあたって生ずる問題点をも解決する
ものである。
【００２０】
【発明の実施の形態】本発明の半導体装置についてを、
図面を用いて以下に詳細に説明する。図１は、本発明の
第１の実施の形態におけるＭＣＰタイプの半導体装置１
００の内部構造を示す断面図であり、図２は、半導体装
置１００の内部構造を示す平面図である。なお、図１に
おいて、図１６〜図１８と同様な構成要素については同
じ符号を付けている。
【００２１】図１及び図２において、半導体装置１００
は、第１の半導体素子であるＬＳＩチップ１０３と第２
の半導体素子であるＬＳＩチップ１１３とを有してい
る。ＬＳＩチップ１０３及びＬＳＩチップ１１３はとも
に同様な形状（本発明においては、矩形状）である。
【００２２】ＬＳＩチップ１０３は、ＬＳＩ１０３の裏
面とダイ８との間に設けられた接着材にてダイ８の略中
央領域上に固定配置されている。ＬＳＩチップ１０３の
主表面上には複数の第１のパッド電極１０５が配置され
ている。第１の実施の形態においては、各パッド電極１
０５はＬＳＩチップ１０３の並行する２つの辺にそれぞ
れ整列配置されている。
【００２３】ＬＳＩチップ１０３の主表面上には、さら
に複数の第２のパッド電極１２５が配置されている。各
パッド電極１２５は、ＬＳＩチップ１１３の配置されて
いる領域の周囲の任意の位置に配置されている。
【００２４】ＬＳＩチップ１０３よりサイズの小さいＬ
ＳＩチップ１１３は、 ＬＳＩ１１３の裏面とＬＳＩチ
ップ１０３の主表面との間に設けられた接着材にてＬＳ
Ｉチップ１０３の略中央領域上に固定配置されている。
なお、ＬＳＩチップ１１３との無用な電気的接続を避け
るために、ＬＳＩチップ１０３の主表面は絶縁性の保護
膜で構成されていることが望ましい。ＬＳＩチップ１１
３の主表面上には複数の第３のパッド電極１１５が配置
されている。第１の実施の形態においては、各パッド電
極１１５はＬＳＩチップ１１３の２つの辺（第２のパッ
ド電極１２５が配置されている側の辺）にそれぞれ整列
配置されている。
【００２５】複数の第１のパッド電極１０５各々は、そ
れぞれワイヤ１０７により、対応するリード９と電気的
に接続されている。複数の第２のパッド電極１２５各々
は、ワイヤ１１７により、対応する複数の第３のパッド
電極１１５のいずれかと電気的に接続されている。
【００２６】このように接続されたＬＳＩチップ１０
３、１１３、ダイ８、ワイヤ１０７、１１７、リード９
におけるワイヤ１０７との接続部分を含む一部は、樹脂
１０にて封止されている。
【００２７】図３は、図１における半導体装置の組立て
を説明する斜視図である。なお、図３においては、組立
ての説明に用いるものであるため、リード９やワイヤ１
０７を一部削除している。図３に示すように、まず、第
１のパッド電極１０５と第２のパッド電極１２５を有す
るＬＳＩチップ１０３を準備する。この時、ＬＳＩチッ
プ１０３の製造時点において、後に、ＬＳＩチップ１１
３が搭載されるべき主表面上の領域１０３ａの周辺にパ
ッド電極１２５が配置されるように構成している。ま
た、ＬＳＩチップ１１３は、ＬＳＩチップ１０３の製造
とは独立して別途製造され、準備される。この時、後に
施されるワイヤボンディングをより容易に行い、ワイヤ
間での短絡等を起こさないうようにするために、パッド
電極１１５の配置は、パッド電極１２５の配置される位
置に応じて設定されるようにするとよい。このような、
それぞれのＬＳＩチップにおけるパッド電極１２５の配
置やパッド電極１１５の配置は、このどちらか一方のパ
ッド電極が配置されるＬＳＩチップにおける回路レイア
ウトの設計時点でそのパッド電極の配置を予め決定して
おけば、他方のパッド電極が配置されるＬＳＩチップに
おいても容易に対応できる。
【００２８】ＬＳＩチップ１０３の第１のパッド電極１
０５とリード９をワイヤ１０７にて電気的に接続した後
に、ＬＳＩチップ１１３を、ＬＳＩチップ１０３の主表
面における所定の配置すべき領域１０３ａに搭載され
る。この後、パッド電極１１５とパッド電極１２５との
電気的な接続がワイヤボンディングにて行われる。な
お、製造方法としては、これに限定されず、 ＬＳＩチ
ップ１０３の第１のパッド電極１０５とリード９をワイ
ヤ１０７にて電気的に接続する前に、ＬＳＩチップ１１
３を、ＬＳＩチップ１０３の主表面における所定の配置
すべき領域１０３ａに搭載し、その後に、第１のパッド
電極１０５とリード９とのワイヤ１０７による電気的な
接続及びパッド電極１１５とパッド電極１２５とのワイ
ヤ１１７による電気的な接続を行うようにしてもよい。
後者の方が、ワイヤボンディング処理をまとめて行うこ
とができるので、効率的となることが期待できる。
【００２９】このように、第１の実施の形態における半
導体装置は、ＬＳＩチップ１０３とＬＳＩチップ１１３
とがそれぞれ単独で開発され、製造された後に、これら
２つのＬＳＩチップ間の信号授受を、ＬＳＩチップ１０
３に設けられたパッド電極１２５を用いて行うことで、
ひとつの機能（システムＬＳＩとしての機能）が実現さ
れるものである。
【００３０】本発明の半導体装置に適用されるシステム
ＬＳＩの代表的な例として、一括消去可能なＥＥＰＲＯ
Ｍを搭載してなるマイコンを用いて説明する。図４は、
一括消去可能なＥＥＰＲＯＭを搭載してなるマイコン５
０の構成を示すブロック図である。
【００３１】図４にしめすように、このようなマイコン
５０は、ＣＰＵ５１、タイマ５８やシリアルーパラレル
変換回路５９等の周辺機能、データの保持や送出に用い
られるＳＲＡＭ５５、各種の命令を格納したプログラム
メモリとしての、一括消去可能なＥＥＰＲＯＭ５３、入
出力インターフェース部５７といった様々な構成要素か
ら構成されている。
【００３２】これら、各構成要素間はそれぞれ多数の信
号線やバスにて信号の授受が可能なように接続されてい
る。共通バス５６は、信号線６６を介してタイマ５８の
出力信号の転送や、信号線６７を介してシリアルーパラ
レル変換回路からの出力信号の転送に用いられる。ま
た、共通バス５６は、信号線６１を介して、ＣＰＵ５１
とのデータの授受等を行い、信号線６２を介してＳＲＡ
Ｍとのアドレスやデータの授受等に用いられる。信号線
６３はＣＰＵ５１からＳＲＡＭ５５へ出力される書き込
み指示信号等の制御信号を伝達する。入出力インターフ
ェース部５７は、信号線６４により、信号線６９にて外
部から受信したデータをＣＰＵに伝達したり、ＣＰＵ５
１からの制御信号をインターフェース部５７へ伝達する
ものであり、信号線６５は、ＳＲＡＭ５５から読み出し
たデータをインターフェース部５７へ伝達したり、イン
ターフェース部５７から送られてくる信号を受信するの
に用いられる。インターフェース部５７は、信号線６９
にて外部とのデータ等の信号授受を行う。
【００３３】ＥＥＰＲＯＭ５３は、格納している命令等
のプログラムを信号線６８を用いてＣＰＵ５１へ命令を
送る。また、信号線６８を介して、ＣＰＵ５１から送ら
れてくるアドレスに応じて、所望のプログラムの選択が
なされる。つまり、信号線６８は、アドレスバス、デー
タバス、メモリ制御信号、ＥＥＰＲＯＭ５３に対する電
源電圧供給線等の複数の信号線からなるものである。
【００３４】本発明の第１の実施の形態における半導体
装置１００においては、ＬＳＩチップ１１３としては、
図４のＥＥＰＲＯＭ５３を搭載するメモリ系ＬＳＩと
し、ＬＳＩチップ１０３としては、ＥＥＰＲＯＭ５３を
除いた、図４におけるその他の構成要素を搭載するＬｏ
ｇｉｃ系ＬＳＩとするものである。
【００３５】このため、ＬＳＩ１１３の複数のパッド電
極１１５とＬＳＩ１０３の複数のパッド電極１２５は、
図４における信号線６８と同様な信号の授受を行うため
に用いられるものである。言い換えると、ワイヤ１１７
を用いて、 ＬＳＩ１１３の複数のパッド電極１１５と
ＬＳＩ１０３の複数のパッド電極１２５とを電気的に接
続することで、信号線６８と同様な信号の授受が実現で
きる。
【００３６】以上のように、ＬＳＩチップ１０３に設け
た第２のパッド電極１２５は、ＬＳＩチップ１１３との
インターフェースをとるために用いられる電極パッドと
なり、パッド電極１２５を用いて、ＬＳＩチップ１１３
との信号の授受を可能とすることで、一括消去可能なＥ
ＥＰＲＯＭを搭載してなるマイコンとしての動作が可能
となる。また、リード９については、従来のリードの数
や配置に対して何ら新たな制約が生ずるものではなく、
従来と同様のままでよい。
【００３７】本発明の第１の実施の形態においては、１
つのパッケージに収納したＬＳＩチップ１０３とＬＳＩ
チップ１１３との２つのＬＳＩチップを用いて、ひとつ
のマイコンとしての動作が実現できるものである。この
ため、本発明の第１の実施の形態における半導体装置に
おいては、次のような効果が得られる。
【００３８】第１の半導体素子であるＬＳＩチップ１０
３と第２の半導体素子であるＬＳＩチップ１１３とをそ
れぞれ個別に製造することができるので、それぞれのＬ
ＳＩチップの製造を並行して行うことができる。よっ
て、開発及び製造のＴＡＴを短縮することができる。
【００３９】また、ＬＳＩチップ１０３をＬｏｇｉｃプ
ロセスにて製造し、ＬＳＩチップ１１３をメモリ特有の
プロセスにてそれぞれ製造することができるので、Ｌｏ
ｇｉｃプロセスとメモリプロセスとを組み合わせた混載
プロセスを開発する必要がない。特に、一括消去可能な
ＥＥＰＲＯＭのように高耐圧な要素素子が必要となるＬ
ＳＩ特有の高耐圧プロセスからなるＬＳＩとＳＯＩプロ
セスからなるＬＳＩとの組み合わせも可能となり、より
高度な機能を有するシステムＬＳＩの開発が実現可能と
なる。
【００４０】また、ＬＳＩチップの積層により実現し、
リード９の配置や本数は、一方の半導体素子であるＬＳ
Ｉチップ１０３と同様なままでよい。このため、半導体
装置としてのサイズが大きくなることもなく、リードフ
レームを新たに開発する必要もなく、従来の混載プロセ
スにて製造される半導体装置のものをそのまま適用可能
である。
【００４１】ここで、マイコンの製品化においては、Ｃ
ＰＵやＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃ
ｅｓｓｅｒ）のようなハードウェアである回路部分とソ
フトウェアであるプログラムメモリとを混在させてひと
つの機能を実現する場合、同じ機能を実現するにあたっ
て、プログラムメモリとして、ソフトウェア（プログラ
ム）を固定化したマスクＲＯＭを用いる製品（以下、マ
スクＲＯＭ版マイコンと称する）と、プログラムメモリ
をＬＳＩに組み込んだ後においてもソフトウェアの変更
可能なＥＥＰＲＯＭを用いる製品（以下、ＥＥＰＲＯＭ
版マイコンと称する）とを持つ形態が一般的である。こ
の他にも、ソフトウェア用にＥＰＲＯＭを搭載し、パッ
ケージには紫外線照射用の窓が設けられたものや、この
窓を設けずに、１回のみプログラム書き込みを可能とし
たＯＴＰ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｉｎｇ）版
マイコンなどもある。
【００４２】一般には、ＥＥＰＲＯＭ版マイコンは、プ
ログラムメモリとしてのＥＥＰＲＯＭをＬＳＩに組み込
んだ後においても、ＥＥＰＲＯＭへの書き込み、つま
り、ソフトウェアの書き換え等が可能なため、次のよう
な効果を得るために適用されている。
【００４３】第１に、マイコン製品の出荷直前までソフ
トウェアの開発やデバッグの対応を可能とすることがで
きることである。第２に、マイコン製品の出荷後もソフ
トウェアの書き換えが可能であるため、ソフトバグの発
生に対する対応ができ、製品の改良（バージョンアップ
等）に対応することができることである。
【００４４】つまり、ＥＥＰＲＯＭ版マイコンは、製品
開発のＴＡＴの短縮や機能向上等の目的で、プログラム
の書き換えを前提とするような新規分野向けの製品開発
に用いられる。
【００４５】しかしながら、ＥＥＰＲＯＭ版マイコン
は、データの書き込み等に電源電圧より高電圧を用いる
ため、特殊な製造プロセスを必要とし、製品コストが高
くなる傾向がある。
【００４６】これに対して、マスクＲＯＭ版マイコン
は、搭載するマスクＲＯＭのタイプにより多少の相違は
あるものの、メタル層、コンタクト層、インプラ層等の
一般的なＬｏｇｉｃプロセスにて使用されるマスクを使
用し、固定的なプログラムコード用マスクを製作するこ
とで製造することができるものである。このため、マス
クＲＯＭ版マイコンは特殊な製造プロセスを必要としな
いため、製品コストが安価（ＥＥＰＲＯＭ版マイコンの
製品コストの１／２〜１／３程度）にすることができ
る。
【００４７】このような製品コストの差があるため、Ｅ
ＥＰＲＯＭ版マイコンとマスクＲＯＭ版マイコンとは、
一般的には次のように適用されている。
【００４８】まず、マイコン製品の開発時には、ＥＥＰ
ＲＯＭ版マイコンを用い、プログラムの書き換えを可能
としておく。プログラムの書き換えを可能としておくこ
とで、ハードウェア及びソフトウェアのデバックを行
う。
【００４９】マイコン製品の量産開始直後は、ＥＥＰＲ
ＯＭ版マイコンを量産用として適用する。これは万が一
に発生し兼ねないプログラムバグに対処可能とするため
である。
【００５０】ＥＥＰＲＯＭ版マイコンとして製品出荷し
た後、市場実績（プログラムバグの発生状況等）を確認
し、安定した状況において、 ＥＥＰＲＯＭ版マイコン
から同じ機能が実現可能なマスクＲＯＭ版マイコンに切
り替える。
【００５１】このようにＥＥＰＲＯＭ版マイコンは、開
発時と量産出荷の初期時に適用されるものである。この
ため、この種のマイコンの生涯出荷数量を考慮すると、
ＥＥＰＲＯＭ版マイコンよりマスクＲＯＭ版マイコンの
方が圧倒的に多いものとなる。
【００５２】このため、新たな機能を有するマイコンを
開発することを考慮した場合、マスクＲＯＭ版マイコン
での開発とともに、量産数量が少ないＥＥＰＲＯＭ版マ
イコンでの開発も行わなければならない。このため、新
たな機能を有するマイコンをリリースするにあたって
は、ＴＡＴ、開発工数、及び開発費用がそれぞれ多くか
かることとなる。特に、量産数量が少ないＥＥＰＲＯＭ
版マイコンについては、その投資効率が悪いものとな
る。
【００５３】また、 ＥＥＰＲＯＭ版マイコンとマスク
ＲＯＭ版マイコンとは同じ機能が実現できるようにしな
ければならないため、 ＥＥＰＲＯＭ版マイコンは、最
終形態となるマスクＲＯＭ版マイコンと等価な諸特性を
実現するものでなくてはならない。この諸特性とは、電
気的特性、機能のみならず、消費電流やラッチアップ特
性、ノイズ特性等を含むものである。 ＥＥＰＲＯＭ版
マイコンとマスクＲＯＭ版マイコンとで、この諸特性が
ほぼ同じものが得られないと、ＥＭＣ規格に差異が生ず
るといった問題が起こることとなる。例えば、 ＥＥＰ
ＲＯＭ版マイコンからマスクＲＯＭ版マイコンに置き換
えた際に、動作マージンが大きくなる、ノイズが大きく
なる、マイコンに内蔵されるアナログ回路の精度が変わ
るため再調整が必要となる、消費電流量が変わり、バッ
テリの持続時間が変わるといった問題が発生する。
【００５４】第２の実施の形態においては、本発明の第
１の実施の形態の半導体装置を適用し、さらに、 ＥＥ
ＰＲＯＭ版マイコンとマスクＲＯＭ版マイコンとの間で
生ずる上記のような問題点を解決するように改良したも
のを提供する。以下に、図面を用いて、本発明の第２の
実施の形態における半導体装置を説明する。図５、図６
は、それぞれ本発明の第２の実施の形態における半導体
装置の平面図である。図５は、ＥＥＰＲＯＭ版マイコン
としての半導体装置の図であり、図６は、マスクＲＯＭ
版マイコンとしての半導体装置の図である。図５、図６
は、図２に対応するものであり、図２と同様な構成要素
には同じ符号を付している。
【００５５】図５においては、ＬＳＩチップ２１３にプ
ログラムメモリとしてのＥＥＰＲＯＭを搭載させてい
る。また、主表面にＬＳＩチップ２１３が配置されてい
るＬＳＩチップ２０３には、プログラムメモリとしての
マスクＲＯＭを搭載するとともに、プログラムメモリ以
外のマイコンとして必要な回路の全てが搭載されてい
る。
【００５６】ＬＳＩチップ２０３の主表面に配置された
複数のパッド電極２２５各々は、ＬＳＩチップ２１３の
主表面に配置されている複数のパッド電極２１５の対応
するものとを、ワイヤ２１７により電気的に接続するよ
うにしている。また、複数のリード９各々は、複数のパ
ッド電極２０５の対応するものと、ワイヤ２０７により
電気的に接続されている。
【００５７】ここで、ＬＳＩチップ２０３には第１のパ
ッド電極２０５の１つに選択用のパッド電極２０５ａを
設けている。図５におけるＥＥＰＲＯＭ版マイコンにお
いては、パッド電極２０５ａを電源電圧用のリード９ａ
とワイヤ２０７ａにて電気的に接続されている。電源電
圧用のリード９ａは、ＬＳＩチップ２０７における電源
電圧用のパッド電極２０５とも接続されている。
【００５８】図６のマスクＲＯＭ版マイコンおいては、
ＬＳＩチップ２１３を有していないものである。このた
め、パッド電極２２５はいずれもワイヤボンディングが
なされていない。ＬＳＩチップ２０３はマスクＲＯＭ２
２２を搭載している。また、パッド電極２０５ａは電源
電圧用のリード９ａとワイヤボンディングされていな
い。
【００５９】ここで、ＬＳＩチップ２０３のパッド電極
２０５ａとＬＳＩチップ２０３の内部に搭載される回路
との関係を説明する。図７は、パッド電極２０５ａに接
続された、ＬＳＩチップ２０３の回路を示す図である。
【００６０】図７において、パッド電極２０５ａは、接
地されたプルダウン抵抗２５１に接続されるとともに、
ＡＮＤゲート２５３の一方の入力端に接続されている。
ＡＮＤゲート２５３の他方の入力端には、マイコンの初
期化用のリセット信号ＲＥＳが遅延用バッファ２５７を
介して入力される。ＡＮＤゲート２５３の出力端は、ラ
ッチ回路（以下、ＬＡＴと称する）２５５の入力端子Ｄ
に接続されている。ＬＡＴ２５５のクロック端子には、
リセット信号ＲＥＳが入力される。ＬＡＴ２５５の出力
信号は、選択信号ＳＥＬとして、後述する内部の回路に
入力される。なお、図７においては、 ＬＡＴ２５５と
してフリップフロップを用いてもよい。なお、ＡＮＤゲ
ート２５３は設なくともよいが、ＬＡＴ２５５の入力端
子Ｄに入力される信号の電位レベルを安定にしておくた
めには、ＡＮＤゲート２５３を設けた方が好ましい。例
えば、ＬＡＴ２５５の内部において、入力端子Ｄから入
力された信号をリセット信号ＲＥＳにて導通が制御され
るアナログスイッチにて受けるようになっていれば、Ａ
ＮＤゲート２５３がなくともよい。また、ＬＡＴ２５５
の内部において、入力端子Ｄから入力された信号をイン
バータにて受けるようになっていれば、ＡＮＤゲート２
５３を設けておいた方が、インバータの動作状態を確実
に安定化できるので好ましい。
【００６１】図７に示す回路の動作を説明する。まず、
図５に示すように、パッド電極２０５ａが電源電圧用の
リード９ａとワイヤボンディングにより電気的に接続さ
れているとする。このため、ＡＮＤゲート２５３の一方
の入力端には、電源電位レベル（以下、Ｈレベル）の信
号が入力されることとなる。マイコンの初期化時におい
て、リセット信号ＲＥＳが接地電位レベル（以下、Ｌレ
ベルと称する）からＨレベルとなる。この時、ＡＮＤゲ
ート２５３の出力信号の電位レベルはＨレベルとなる。
この後、マイコンの初期化の解除に伴い、リセット信号
ＲＥＳの電位レベルがＨレベルからＬレベルとなる。Ｌ
ＡＴ２５５は、リセット信号ＲＥＳの立ち下がりに応じ
て、入力端子Ｄにて受信している信号を取り込む（Ｈス
ルーＬラッチ型）。バッファ２５７を設けているため、
ＬＡＴ２５５が取り込む信号の電位レベルはパッド電極
２０５ａの電位レベルに応じたものとなる。この結果、
ＬＡＴ２５５の出力信号である選択信号ＳＥＬの電位レ
ベルはＨレベルとなる。
【００６２】また、図６に示すように、パッド電極２０
５ａが電源電圧用のリード９ａとワイヤボンディングに
より電気的に接続されてないとする。このため、ＡＮＤ
ゲート２５３の一方の入力端の電位レベルは、プルダウ
ン抵抗２５１により、Ｌレベルとなる。この後、上述と
同様に、リセット信号ＲＥＳの電位レベルがＬレベルか
らＨレベルとなり、再びＬレベルとなるのに応じて、
ＬＡＴ２５５は、入力端子Ｄにて受信している信号を取
り込む。この結果、ＬＡＴ２５５の出力信号である選択
信号ＳＥＬの電位レベルはＬレベルとなる。
【００６３】このように、パッド電極２０５ａをワイヤ
ボンディングにてリード９ａに接続するか否かで、選択
信号ＳＥＬの電位レベルを切り換えることができる。
【００６４】次に、ＬＳＩチップ２０３内における選択
信号ＳＥＬが入力される回路についてを説明する。図８
は、選択信号ＳＥＬが入力される選択回路２６０の概念
図であり、図９は、選択回路２６０の具体的な回路図で
ある。なお、図８、図９においては、ＬＳＩチップ２１
３が搭載するＥＥＰＲＯＭ並びにＬＳＩチップ２０３が
搭載するマスクＲＯＭが８ビットのデータを扱うものと
しての例を示している。
【００６５】図８において、選択回路２６０には、 Ｌ
ＳＩチップ２１３が搭載するＥＥＰＲＯＭからのデータ
Ｄ０〜Ｄ７が一方の入力端（０側入力）に入力されてい
る。また、選択回路２６０には、 ＬＳＩチップ２０３
が搭載するマスクＲＯＭからのデータＤ'０〜Ｄ'７が一
方の入力端（１側入力）に入力されている。図８におい
ては、データＤ０〜Ｄ７並びにデータＤ'０〜Ｄ'７を伝
達する信号線を１本で示しているが、８ビットのデータ
が８本の信号線にて並列に転送されるものである。選択
回路２６０には、選択信号ＳＥＬが、入力されている。
選択信号ＳＥＬの電位レベルがＬレベルの時には、選択
回路２６０の出力信号ＩＤ０〜ＩＤ７は、それぞれデー
タＤ０〜Ｄ７に応じた信号となる。選択信号ＳＥＬの電
位レベルがＨレベルの時には、選択回路２６０の出力デ
ータＩＤ０〜ＩＤ７は、それぞれデータＤ'０〜Ｄ'７に
応じた信号となる。
【００６６】図９に示す、選択回路２６０の具体的な回
路図を用いて上記動作を説明する。選択回路２６０は、
１４個の２入力１出力のＡＮＤゲート２６１−０〜２６
１−７、２６３−０〜２６３−７、７個の２入力１出力
のＯＲゲート２６５−０〜２６５−７、１個のインバー
タ２６７から構成されている。ＡＮＤゲート２６１−ｎ
（ただし、ｎは０〜７の整数）の一方の入力端にはデー
タＤ'ｎが入力されている。 ＡＮＤゲート２６１−ｎの
他方の入力端には、選択信号ＳＥＬが入力されている。
ＡＮＤゲート２６３−ｎの一方の入力端にはデータＤ
ｎが入力されている。 ＡＮＤゲート２６３−ｎの他方
の入力端には、選択信号ＳＥＬが入力されるインバータ
２６７の出力信号が入力されている。ＯＲゲート２６５
−ｎの２つの入力端には、ＡＮＤゲート２６１−ｎの出
力信号とＡＮＤゲート２６３−ｎの出力信号とがそれぞ
れ入力されている。
【００６７】図９に示す選択回路２６０の構成から理解
されますように、選択信号ＳＥＬの電位レベルがＬレベ
ルの時には、インバータ２６７から電位レベルがＨレベ
ルの信号が入力されているＡＮＤゲート２６３−ｎ側が
有効となり、データＤ０〜Ｄ７が、それぞれＡＮＤゲー
ト２６３−ｎ、ＯＲゲート２６５−ｎを介して、出力デ
ータＩＤ０〜ＩＤ７として出力される。選択信号ＳＥＬ
の電位レベルがＨレベルの時には、選択信号ＳＥＬから
電位レベルがＨレベルの信号が入力されているＡＮＤゲ
ート２６１−ｎ側が有効となり、データＤ'０〜Ｄ'７
が、それぞれＡＮＤゲート２６１−ｎ、ＯＲゲート２６
５−ｎを介して、出力データＩＤ０〜ＩＤ７として出力
される。この出力データＩＤ０〜ＩＤ７は、ＬＳＩチッ
プ２０３に搭載されている他の回路へ転送可能なよう
に、ＬＳＩチップ２０３内の内部バスに伝達される。
【００６８】このように、選択信号ＳＥＬの電位レベル
がＬレベルであれば、ＬＳＩチップ２０３に搭載されて
いるマスクＲＯＭを使用し、選択信号ＳＥＬの電位レベ
ルがＨレベルであれば、ＬＳＩチップ２１３に搭載され
ているＥＥＰＲＯＭを使用するように切り換えることが
できる。なお、図８、図９においては、データを転送す
るデータバス部分についての選択のみを例として示した
が、実際には、その他の、各メモリ（マスクＲＯＭ、Ｅ
ＥＰＲＯＭ）のアクセスに必要となる制御信号にも同様
に選択可能にする必要がある。また、一括消去可能なＥ
ＥＰＲＯＭは、マスクＲＯＭとの差異として、データの
書き込みのための特別なバスが必要である。これに対し
ては、ＬＳＩチップ２１３が選択された際に、ＬＳＩチ
ップのＥＥＰＲＯＭへの書き込みの際にのみ使用するバ
スをＬＳＩチップ２０３に設けておく、あるいは、図８
や図９で示したデータＤ'０〜Ｄ'７を伝達する信号線や
ＩＤ０〜ＩＤ７を伝達する信号線等を双方向バスとし、
選択回路２６０の構成をＡＮＤゲートやＯＲゲートでな
くアナログスイッチとする等の対応にて実現することが
できる。
【００６９】以上のように、電極パッド２０５ａに対す
るボンディングの有無に応じて、ＬＳＩチップ２１３を
使用するＭＣＰモードとＬＳＩチップ２０３のみを使用
するＳｉｎｇｌｅ Ｃｈｉｐモードとを切り換えること
ができる。つまり、本発明の第２の実施の形態における
半導体装置においては、プログラムメモリとしてマスク
ＲＯＭを搭載したＬＳＩチップ２０３と、ＭＣＰ対応と
して開発した、プログラムメモリ用の一括消去可能なＥ
ＥＰＲＯＭを搭載するＬＳＩチップ２１３とを組み合わ
せることで、ＥＥＰＲＯＭ版マイコンの時には、ＭＣＰ
としてＬＳＩチップ２０３とＬＳＩチップ２１３とを組
み合わせてマイコンとしての動作を実現させ、マスクＲ
ＯＭ版マイコンの時には、ＬＳＩチップ２１３を用いた
ＭＣＰとせずに、ＬＳＩチップ２０３のみでマイコンと
しての動作を実現させることができる。
【００７０】このような構成とすることで、本発明の第
２の実施の形態における半導体装置においては、第１の
実施の形態の半導体装置の効果に加えて、次のような効
果が得られる。
【００７１】第１に、ＭＣＰタイプ用のＥＥＰＲＯＭの
ＬＳＩチップ２１３を、ＬＳＩチップ２０３とは個別に
設計をしておくことができるので、マスクＲＯＭ版マイ
コンであるＬＳＩチップ２０３の新規設計のみで、ＥＥ
ＰＲＯＭ版マイコンも同時に実現することができる。つ
まり、ＥＥＰＲＯＭ版マイコン並びにマスクＲＯＭ版マ
イコンをそれぞれ個別に開発する必要がなくなるため、
開発ＴＡＴの短縮化、開発費用の削減ができる。また、
ＭＣＰタイプ用のＥＥＰＲＯＭのＬＳＩチップ２１３
は、特定のマイコンに限らず、様々なマイコンにも適用
することが可能となるので、開発費用の削減が期待でき
る。
【００７２】第２に、マスクＲＯＭ版マイコンであるＬ
ＳＩチップ２０３が、ＥＥＰＲＯＭ版マイコンにおいて
もベースとなるため、プログラムメモリ以外の構成につ
いては、共通の回路を適用することで、電気的特性、ノ
イズ特性等の諸特性の差異を極めて小さくすることがで
きる。この結果、 ＥＭＣ規格に差異のないＥＥＰＲＯ
Ｍ版マイコンとマスクＲＯＭ版マイコンとを提供するこ
とが容易に実現できる。
【００７３】第３に、従来のように、ＥＥＰＲＯＭ版マ
イコンが特殊な製造プロセスを適用して実現していたの
に比べて、ＥＥＰＲＯＭ部分を従来の高耐圧プロセスを
適用し、その他のマイコンの回路部分を従来のＭＯＳプ
ロセスを適用して実現することができる。このため、
ＥＥＰＲＯＭ版マイコンをよりコストを低減して実現す
ることができる。
【００７４】第４に、ＬＳＩチップ２１３を換えること
で、各種の仕様に適応したマイコンを短期間で開発する
ことできる。例えば、メモリサイズ、一括消去可能なＥ
ＥＰＲＯＭの書き換え保証回数、動作電圧等が異なるマ
イコンを、ＬＳＩチップ２１３を新規に開発することの
みで実現することができる。
【００７５】なお、第２の実施の形態においては、マス
クＲＯＭ版マイコンとしてのＬＳＩチップ２０３を適用
して説明したが、ＬＳＩチップ２０３として、プログラ
ムメモリを有しない、つまり、マスクＲＯＭを有しない
マイコンとして開発し、ＬＳＩチップ２１３として、マ
スクＲＯＭのものと一括消去可能なＥＥＰＲＯＭのもの
とを開発し、それらのいずれかをプログラムメモリとし
て適用することで、マスクＲＯＭ版マイコンとＥＥＰＲ
ＯＭ版マイコンとを実現するようにしてもよい。この場
合、いずれの場合においても、パッド電極２２５はＬＳ
Ｉチップ２１３のパッド電極２１５と電気的な接続がな
されるため、図７〜図９に示すような回路等は不要とな
る。また、マスクＲＯＭ版マイコンとしてのＬＳＩチッ
プ２０３と組み合わせられるＬＳＩチップ２１３として
は、一括消去可能なＥＥＰＲＯＭに限らず、マスクＲＯ
ＭやＥＰＲＯＭ等であってもよい。例えば、開発済みの
ＬＳＩチップ２０３に搭載されたマスクＲＯＭのメモリ
容量が不足した場合には、新規にＬＳＩチップ２０３を
開発せずに、ＬＳＩチップ２１３にてメモリ容量の大き
なマスクＲＯＭを開発し、ＬＳＩチップ２０３がこのＬ
ＳＩチップ２１３のマスクＲＯＭを用いることで、容易
に対応することが可能となる。
【００７６】以上、本発明の第１、及び第２のの実施の
形態についてを詳細に説明した。特に、第２の実施の形
態においては、ＬＳＩチップ２０３をマスクＲＯＭ版マ
イコンとし、ＬＳＩチップ２１３をプログラムメモリ用
の一括消去可能なＥＥＰＲＯＭとして説明したが、ＬＳ
Ｉチップ２１３としては次のようなものを適用すること
も可能である。
【００７７】（１）一括消去可能なＥＥＰＲＯＭとアナ
ログーディジタルコンバータ等のアナログ回路とを搭載
したもの （２）アナログーディジタルコンバータ等のアナログ回
路 （３）一括消去可能なＥＥＰＲＯＭとＳＲＡＭとを搭載
したもの （４）マスクＲＯＭ （５）ＤＲＡＭ （６）ＳＲＡＭ （７）ＥＥＰＲＯＭ
【００７８】例えば、マイコン等で採用されるＬｏｇｉ
ｃプロセスが低電圧（例えば、０．１８μｍプロセスで
は電源電圧Ｖｄｄ＝１．６〜２．０Ｖ）となってきてい
る。これに対して、アナログーディジタルコンバータ等
のアナログ信号を扱う回路部分においては、センサやア
クチュエータ等における従来のインターフェースレベル
（５Ｖや３Ｖ）を維持することが必要である。上記
（１）や（２）は、これに十分対応することができる。
具体的には、ＬＳＩチップ２０３として、アナログ回路
を含まないマスクＲＯＭ版マイコンを開発し、ＬＳＩチ
ップ２１３として、（２）の回路を適用して、これらの
ＬＳＩチップを第１あるいは第２の実施の形態に示すよ
うにＭＣＰタイプとして組みあわせることにより、シス
テムＬＳＩを実現する。また、ＥＥＰＲＯＭ版マイコン
の場合には、ＬＳＩチップ２１３を（１）を適用すれば
よい。なお、この場合には、（２）を開発せずに、マス
クＲＯＭ版マイコンはアナログ回路を搭載しないマイコ
ンとして製品化するようにすることも可能である。
【００７９】また、第２の実施の形態において、データ
格納用のメモリの増設を同時に実現するためには、
（３）を用いることができる。この場合には、ＬＳＩチ
ップ２１３のＳＲＡＭがデータ格納用のメモリの増設用
として用いられ、一括消去可能なＥＥＰＲＯＭがプログ
ラムメモリ用として用いられる。
【００８０】また、（４）〜（７）は、ＬＳＩチップ２
０３に搭載されるデータ格納用メモリの増設用やＬＳＩ
チップ２０３とは異なる製造プロセスとなるメモリの混
載用として実現する際に適用されるものである。例え
ば、ＬＳＩチップ２０３におけるデータ格納用メモリの
メモリ空間を超えると、ＬＳＩチップ２１３に搭載され
たデータ格納用の増設用メモリにアクセスが移るよう
に、アドレス制御信号やチップセレクト信号を制御する
ようにすればよい。このようにすれば、製品コストを増
加することなく、短期間で所望のシステムＬＳＩを実現
することが可能となる。
【００８１】なお、第１及び第２の実施の形態において
は、２個のＬＳＩチップを用いて、これらを相互に接続
することで、システムＬＳＩとしてのＭＣＰタイプの半
導体装置を実現するものを示しているが、３個以上のＬ
ＳＩチップを相互に接続して、システムＬＳＩとしての
機能を実現する半導体装置としてもよいことは言うまで
もない。例えば、マスクＲＯＭ版マイコンとしてのＬＳ
Ｉチップ、一渇消去可能なＥＥＰＲＯＭとしてのＬＳＩ
チップ、電源制御回路としてのＬＳＩチップ、通信用ア
ナログＬＳＩとしてのＬＳＩチップの４個のＬＳＩチッ
プを相互に接続し、１つのパッケージに収納して、シス
テムＬＳＩとしての機能が実現されるようにしてもよ
い。
【００８２】第１及び第２の実施の形態においては、マ
イコンに代表されるようなシステムＬＳＩを例として説
明したが、これに限らず、本発明の応用として、次のよ
うな場合にも適用可能である。
【００８３】例えば、本発明の主旨の１つである同一の
半導体基板への製造が困難な、製造プロセスが異なる複
数のＬＳＩチップ間を相互に接続してＬＳＩを実現する
ものであってもよい。例えば、バイポーラプロセスを適
用したパワーＬＳＩと、その制御に用いられるＬｏｇｉ
ｃプロセスを適用したＬＳＩとを相互に接続し、１つの
パッケージに収納するようにしてもよい。
【００８４】また、同一の半導体基板への製造が可能
な、製造プロセスが同様（例えば、いずれもＬｏｇｉｃ
プロセスが適用されるもの）な複数のＬＳＩチップ間に
おいても適用することができる。例えば、既に開発さ
れ、単体のＬＳＩとしても動作可能なアナログ回路を多
く搭載した通信用ＬＳＩと、その通信用ＬＳＩの制御用
のマイコンとを相互に接続し、１つのパッケージに収納
するようにしてもよい。このようにすれば、短期間で、
付加価値の高い異なるＬＳＩを開発することが可能とな
る。
【００８５】このように、いずれにおいても、１つのパ
ッケージに収納される複数のＬＳＩチップが、データの
授受等が可能なように相互に接続され、これら複数のＬ
ＳＩチップにて、半導体装置としての所望の機能を実現
するように構成されることが重要である。
【００８６】上記第２の実施の形態においては、パッド
電極２０５ａへのワイヤボンディングの有無により、Ｌ
ＳＩチップ２０３内に搭載した回路にて、ＬＳＩチップ
２１３の使用の有無を選択するようにしたが、これに限
らず、次のような他の方法でも同様な選択を実現するこ
とができる。
【００８７】まず、ＬＳＩチップ２０３におけるマスク
ＲＯＭのためのマスク層を使用して選択する方法であ
る。つまり、マスクＲＯＭにおけるコード（プログラ
ム）を決めるマスク層には、メモリタイプによりメタル
層、コンタクト層、インプラ層など各種あり、このプロ
グラムコードに応じた所望のマスクを用いてマスクＲＯ
Ｍが製作される。このため、マスクＲＯＭのコード用に
加えて、上記の選択用としてマスク層用のマスクを使用
し、選択指定することができる。この場合、ＬＳＩチッ
プ２１３を使用するよう選択処理してしまうと、そのＬ
ＳＩチップ２０３は単独での使用ができなくなるが、こ
のようにすれば、パッド電極２０５ａといった選択用の
特別なパッド電極を設ける必要がない。また、マスクＲ
ＯＭのコード用マスクを選択用と兼用することができる
ので、マスクの増加等のコストの増加や製造工程の増加
を防止できる。
【００８８】次に、ヒューズＲＯＭを使用して選択する
方法である。つまり、ＬＳＩチップ２０３に、所定の電
流を流すあるいはレーザにて断線させることができるよ
うなメタル配線からなるヒューズ（以下、これをヒュー
ズＲＯＭと称する）を設け、この断線状態に応じて、選
択されるようにしておけばよい。図７の例でいえば、パ
ッド電極２０５ａの代わりにヒューズＲＯＭを介して電
源電圧が印加されているような構成となり、このヒュー
ズＲＯＭの断線状態に応じて、ＡＮＤゲートに電源電圧
が印加されるか、、プルダウン抵抗２５１を介して接地
電圧が印加されるかが選択制御できるようにしておけば
よい。このような構成とすれば、ＬＳＩチップ２０３の
ウェハプロービング時に、選択処理することができるの
で、在庫に対する調整等を考慮すると、柔軟に対応する
ことが可能となる。
【００８９】次に、ＬＳＩチップ２０３の所定のパッド
電極２０５を選択専用のパッド電極とする方法である。
これは、図７におけるプルダウン抵抗２５１を削除し
て、パッド電極２０５ａを選択専用のリードに電気的に
接続し、このリードに対してｍ電源電圧を印加するか接
地電圧を印加するかで選択するようにしたものである。
このようにすれば、パッケージの収納した半導体装置の
電子機器への組み込み後においても、マスクＲＯＭ版マ
イコンとＥＥＰＲＯＭ版マイコンとを容易に選択するこ
とができるものである。この結果、マスクＲＯＭ版マイ
コンとＥＥＰＲＯＭ版マイコンとのそれぞれの場合にお
いての、機器のデバッグや差異評価を精度良くかつ低コ
ストで実現することができる。
【００９０】また、上記のように選択専用のリードやパ
ッド電極を設ける方法としては、ＬＳＩチップ２０３と
ＬＳＩチップ２１３とにそれぞれ別々のプログラムを内
蔵させておくようにしてもよい。つまり、選択専用のリ
ードへ供給される信号の電位レベルにより異なるプログ
ラムに応じた異なる動作が実現可能なマイコンを選択的
に実現することができる。つまり、パッケージとしては
１つのマイコンを２種類の使い方で用いることができ
る。この場合、このような半導体装置を適用した電子機
器にて電源を切ることなく切り換え可能となるので、例
えば、ＬＳＩチップ２０３のマスクＲＯＭに格納された
プログラムの続きを、ＬＳＩチップ２１３のＥＥＰＲＯ
Ｍに格納したプログラムにて継続して実行することもで
きる。また、１つのマイコン（マスクＲＯＭ版マイコ
ン）用ＬＳＩチップ２０３を開発した後に、このマイコ
ンの応用製品として、ＬＳＩチップ２１３を開発するこ
とで対応することができる。
【００９１】次に、ＬＳＩチップ２０３のマスクＲＯＭ
に格納したプログラムあるいはＬＳＩチップ２１３のＥ
ＥＰＲＯＭに格納したプログラムによって選択する方法
である。つまり、ＬＳＩチップ２０３とＬＳＩチップ２
１３とを１つのパッケージに収納してなるマイコンにお
いて、初期動作（ディフォルト）時のプログラム起動を
ＬＳＩチップ２０３のマスクＲＯＭに格納したプログラ
ムあるいはＬＳＩチップ２１３のＥＥＰＲＯＭに格納し
たプログラムのどちらかに決めておき、その選択される
ＬＳＩチップのプログラムにおける最初のプログラムル
ーチンにより、どちらのＬＳＩチップを使用するか（ど
ちらのＬＳＩチップのプログラムを使用するか）を決定
するようにすればよい。例えば、このプログラムルーチ
ンとしての起動プログラムにて、前述の選択用リードか
ら入力されている信号の電位レベルを確認し、その確認
結果に応じてマイコンに内蔵されたモード指定レジスタ
等によって、その確認結果を保持し、これをどちらのＬ
ＳＩチップのプログラムを使用するかの選択信号として
用いるようにすればよい。
【００９２】なお、起動プログラムの他のプログラムに
より選択する方法としては、前述のレジスタの状態を確
認する方法も可能である。例えば、ＬＳＩチップ２１３
がＬＳＩチップ２０３側とデータの授受可能なように接
続されているか否かにより、セットあるいはリセットさ
れるレジスタとして、その状態を示すフラグを保持する
ようなレジスタであれば、実現可能である。
【００９３】次に、ＬＳＩチップ２０３に、ＬＳＩチッ
プ２１３がＬＳＩチップ２０３側とデータの授受可能な
ように接続されているか否かを判定するような判定回路
等のハードウェアにより選択する方法がある。つまり、
マイコンの初期化時等において、このような判定回路に
て、ＬＳＩチップ２１３の有無を判定する。ＬＳＩチッ
プ２１３がないと判定された場合には、ＬＳＩチップ２
０３側のプログラムを起動し、ＬＳＩチップ２１３が有
ると判定された場合には、ＬＳＩチップ２１３側のプロ
グラムを起動するようにすればよい。このような判定回
路としては、図７のような構成と同様なものが適用可能
であり、これをパッド電極２０５ａでなく所望の判定可
能な信号線に接続しておけばよい。また、このような判
定回路の判定は、バスライン経由で所定のレジスタへの
アクセス動作にて判定することや、２つのＬＳＩチップ
のそれぞれの所望のパッド電極間を判定検出用のワイヤ
等にて接続し、この接続状態（例えば、接続されている
場合には、電源電圧が印加され、接続されていない場合
には、開放状態となるようなもの）にて判定するように
してもよい。
【００９４】ここまで、第１及び第２の実施の形態にお
ける２つのＬＳＩチップの組み合わせや選択処理に関す
る変形例や応用例についてを詳細に説明した。ここで、
次に、パッド電極の配置等レイアウトに関する変形例や
応用例についてを以下に説明する。
【００９５】第１に実施の形態や第２の実施の形態にお
いては、図２や図５に示されるように、パッド電極１２
５やパッド電極２２５をそれぞれ比較的ＬＳＩチップ１
１３やＬＳＩチップ２１３の外周に近い領域（図中では
２つのＬＳＩチップの並行する外周辺間の距離の略中央
の位置）に配置されている。また、図１０の平面図に示
すように、ＬＳＩチップ１１３の配置された領域に更
に、ＬＳＩチップ１０３の外周よりさらにＬＳＩチップ
１１３の外周に近接した位置にパッド電極３２５が配置
されている。このようなパッド電極の配置は、リード９
とパッド電極１０５との接続用のワイヤ１０７がパッド
電極１１５とパッド電極３２５との接続用のワイヤ１１
７と交差することがない。しかしながら、以下のような
問題が考慮される。
【００９６】第１に、ＬＳＩチップ１０３の主表面上に
搭載されるＬＳＩチップ１１３のチップサイズが変更さ
れた場合に、そのサイズ変更に対する対応が困難あるい
はそのための余裕が小さくなってしまう。このようなサ
イズ変更は、メモリサイズの拡大等の仕様変更や適用さ
れる製造プロセスの変更により生ずる可能性は充分考え
られるものである。
【００９７】第２に、ＬＳＩチップ１０３の略中央寄り
の領域に、パッド電極１２５、３２５等を配置するよう
にしているため、ＬＳＩチップ１０３のレイアウト設計
時に、これらパッド電極１２５，３２５等の保護回路の
配置が困難、無駄な領域の増加、ＬＳＩチップ１０３に
おける回路モジュールがこのパッド電極１２５，３２５
の配置領域にて分断される等の制約が生ずることであ
る。このような制約があると、通常のＣＡＤシステムを
適用してＬＳＩのレイアウト設計をすることが効率的に
行うことができなくなる。
【００９８】このような問題点を解決するためには、図
１１の平面図に示すようなパッド電極のレイアウトを適
用することで解決することができる。図１１において
は、図１０と同様な構成においては同じ符号を付けてい
る。
【００９９】図１１においては、パッド電極１２５や３
２５に相当するパッド電極４２５を、ＬＳＩチップ１１
３の外周よりＬＳＩチップ１０３の外周に近い位置に
て、パッド電極１０５とで千鳥状に配置している。その
他の構成は図１０と同様である。このように、リードと
の接続用のパッド電極１０５とパッド電極１１５との接
続用のパッド電極４２５とを千鳥状に交互に配置してい
るので、上記のような問題点を解決し、省スペースで効
率的なレイアウトが可能となる。
【０１００】次に、上記の実施の形態や変形例等におい
ては、いずれもＬＳＩチップ１０３やＬＳＩチップ１１
３の２辺にのみパッド電極が配置されているものを例と
してきたが、これに限らない。例えば、図１２の平面図
に示すように、ＬＳＩチップ１０３に相当するＬＳＩチ
ップ５０３の４つの辺それぞれに沿って、パッド電極１
０５に相当するパッド電極５０５が配置され、 ＬＳＩ
チップ１１３に相当するＬＳＩチップ５１３の４つの辺
それぞれに沿って、パッド電極１１５に相当するパッド
電極５１５が配置されるものであってもよい。また、パ
ッド電極１１５の配置に合わせて、パッド電極１２５に
相当するパッド電極５２５が、パッド電極５０５とで千
鳥状となるように配置されている。パッド電極５０５は
対応するリード９とワイヤ５０７にて電気的に接続さ
れ、パッド電極５１５は対応するパッド電極５２５とワ
イヤ５１７にて電気的に接続されている。
【０１０１】図１２のようなパッド電極のレイアウト
は、ＬＳＩチップ５０３のサイズとＬＳＩチップ５１３
のサイズの関係、パッド電極５２５の数とこれらパッド
電極５２５に対するワイヤボンディングのための実装上
での設計制約により各ＬＳＩチップの４つの辺に沿って
配置しているものである。しかし、可能であれば、図１
３の平面図に示すように、ＬＳＩチップ５１３に相当す
るＬＳＩチップ６１３における対向する２辺に集中して
パッド電極５１５に相当するパッド電極６１５を配置
し、これに合わせて、ＬＳＩチップ５０３に相当するＬ
ＳＩチップ６０３のパッド電極５２５に相当するパッド
電極６２５を、ＬＳＩチップ６０３の対向する２辺に配
置するようにした方がよい。
【０１０２】図１２のようにパッド電極を配置すること
により、次のような効果が期待できる。例えば、内部イ
ンターフェース用として用いられるパッド電極６１５と
パッド電極６２５との距離は、ワイヤボンディング時の
制約から、実装上である一定の距離を確保する必要があ
る。しかしながら、このようなパッド電極６１５が配置
されていない辺に対しては、上述のような制約はないの
で、リードとの接続用のパッド電極６０５の近傍まで、
ＬＳＩチップ６１３の外周部分を接近させるこのができ
る。例えば、図１４の平面図に示すように構成すること
ができる。
【０１０３】図１４においては、ＬＳＩチップ６１３
の、図面における水平方向のサイズが大きくなっている
ことが理解されるであろう。つまり、パッド電極６１５
が配置されている側のＬＳＩチップ６１３の辺とパッド
電極６２５が配置されている側のＬＳＩチップ６０３の
辺との距離（Ｌ１）よりパッド電極６１５が配置されて
いない側のＬＳＩチップ６１３の辺とパッド電極６２５
が配置されていない側のＬＳＩチップ６０３の辺との距
離（Ｌ２）の方が短くなっている。
【０１０４】このため、図１２のものに比べて図１３や
図１４に示すようなものの方が、ＬＳＩチップ６１３の
チップサイズや形状に対する制約が少なくて済むので、
設計や形状の自由度が増すこととなる。また、ＬＳＩチ
ップ６１３のサイズを、可能な限りにおいて少しでもＬ
ＳＩチップ６０３のサイズに近づけることができれば、
それだけ厚さが厚い部分が増えるので、外部応力に対し
てもより強固にすることが可能となる。
【０１０５】なお、図１３や図１４においては、２辺に
インターフェース用のパッド電極６１５やパッド電極６
２５を配置するものを例としたが、３辺あるいは１辺に
インターフェース用のパッド電極６１５やパッド電極６
２５を配置するものであってもよい。
【０１０６】このように、インターフェース用のパッド
電極６１５やパッド電極６２５を配置する辺を絞り込ん
でおくことで、ＬＳＩチップ６０３においてこれらパッ
ド電極６２５用の信号をまとめてレイアウトすることが
できるので、効率的な配線が可能となることや、ＬＳＩ
チップ６１３のウェハープロービング時に、これらＬＳ
Ｉチップ６１３を複数個同時にテストすることが可能と
なる。
【０１０７】次に、本発明の半導体装置におけるテスト
に関する変形例についてを以下に説明する。本発明にお
いては、ＭＣＰタイプの半導体装置において、１つのパ
ッケージに収納された複数のＬＳＩチップをもちいて所
望の機能を実現するものである。このため、組立て後の
半導体装置としての試験時には、リード９を用いて、所
望の機能が正しく実行されるか否かをテストし、良品あ
るいは不良品の選別をすることとなる。ここで、本発明
の半導体装置においては、例えば、ＬＳＩチップ１０３
とＬＳＩチップ１１３のそれぞれを個別にテストするこ
とが可能なテスト回路を、例えば、ＬＳＩチップ１０３
に内蔵しておくとよりよい。例えば、テストを指示する
ためのリード９の１つ及びテストを指示するためののパ
ッド電極１０５の１つに対して、所定の電位レベルの信
号を入力することや個別のテストを可能とするテスト機
能を設けることで可能となる。このような場合、このテ
スト信号により、リード９における入出力用のリード
が、図９に示すような選択回路により、ＬＳＩチップ１
０３の入出力信号かＬＳＩチップ１１３の入出力信号か
と選択的に接続されるように制御されればよい。このよ
うにすることで、例えば、一括消去可能なＥＥＰＲＯＭ
からなるＬＳＩチップ１１３をリード９を用いて、メモ
リテスタにより試験し、ＬＳＩチップ１０３をＬｏｇｉ
ｃテスタにて総合試験することが可能となる。よって、
試験に対するカバレージを向上させることができる。
【０１０８】次に、本発明の半導体装置におけるワイヤ
ボンディングに関する変形例についてを以下に説明す
る。前述した第１及び第２の実施の形態においては、Ｌ
ＳＩチップ１１３のパッド電極１１５における電源用の
パッド電極や接地用のパッド電極等もパッド電極１２５
に電気的に接続されるものとしてある。しかしながら、
パッド電極１１３のうち、電源用のパッド電極、接地用
のパッド電極、アナログ信号用のパッド電極はノイズの
影響を受けることを考慮したり、時に、電源用のパッド
電極のように電流量が多いものについては、ＬＳＩチッ
プ１０３においてのこれらのパッド電極に接続される部
分のレイアウトが大きくなったり、所望の性能を実現で
きないといったことが問題になる。
【０１０９】このような問題点に対しては、図１２のパ
ッド電極５１５ｘやパッド電極５１５ｙのように、リー
ド９ｘやリード９ｙに直接ワイヤ５１７ｘやワイヤ５１
７ｙにて電気的接続するようにすればよい。図１２にお
いては、例えば、パッド電極５１５ｘは電源用のパッド
電極であり、パッド電極５１５ｙは接地用のパッド電極
であり、リード９ｘは電源用のリードであり、リード９
ｙは接地用のリードである。また、図１３においても、
パッド電極５１５ｘに相当するパッド電極６１５ｘ及び
パッド電極５１５ｙに相当するパッド電極６１５ｙが示
されている。
【０１１０】図１２や図１３のように、電源用のリード
９ｘや接地用のリード９ｙから直接ワイヤボンディング
により、ＬＳＩチップ５１５や６１５の電源用のパッド
電極や接地用のパッド電極に電気的に接続するようにし
たので、上記のような問題点を解決することができる。
よって、電源系のノイズの回り込みが防止でき、ＬＳＩ
チップ５０３や６０３の内部配線にて電源等を供給する
必要がないので、 ＬＳＩチップ５０３や６０３におけ
る大電流対応のための配線のメタル幅確保も不要とな
る。
【０１１１】また、ＬＳＩチップ１１３におけるパッド
電極１１３のうちアナログ信号用のパッド電極について
は、図１５の平面図に示すように、アナログ信号用のリ
ード９ｗとアナログ信号用のパッド電極７１５ｗとを直
接ワイヤ７１７にて電気的に接続するようにすれば、上
記問題点を解決することができる。また、ＬＳＩチップ
１１３における接地用のパッド電極に対しても、図１５
のパッド電極７１５ｗとリード９ｗのように対応するこ
とも可能である。
【０１１２】次に、本発明の半導体装置における発振回
路の搭載についてを以下に説明する。ＬＳＩチップ１０
３とＬＳＩチップ１１３とで、搭載された回路上、別々
の源発振クロックを必要とする場合、それぞれのＬＳＩ
チップに発振回路を内蔵し、それぞれに水晶振動子を接
続する必要が生ずる。この場合、ＬＳＩチップ１１３側
の発振回路においては、リードまでのワイヤ長が長くな
り、コイル成分が大きくなるため、誘導の影響が大きく
なってしまうこととなる。
【０１１３】このような場合には、ＬＳＩチップ１０３
側にＬＳＩチップ１１３用の発振回路を持たせればよ
い。ＬＳＩチップ１１３が発振回路を搭載していたとし
ても、ＬＳＩチップ１１３が搭載する発振回路は使用せ
ず、ＬＳＩチップ１０３における代替用としての、ＬＳ
Ｉチップ１１３用の発振回路によりＬＳＩチップ１１３
へ所望のクロック信号を入力するようにすればよい。
【０１１４】次に、本発明の半導体装置における構造に
ついて以下に説明する。前述したいずれの実施の形態に
おいても、例えば、チップサイズの大きいＬＳＩチップ
１０３が下に配置され、チップサイズの小さいＬＳＩチ
ップ１１３がＬＳＩチップ１０３の上に配置されるよう
になっている。ここで、一括消去可能なＥＥＰＲＯＭの
ように、メモリセル上部に応力が加わることでエンデュ
ランス特性等の回路の諸特性に影響が生ずるようなもの
がある。このような応力に対する影響を受け易いＬＳＩ
チップについては、応力に対する影響をより低減できる
配置として、必ずＬＳＩチップ１１３のように、例えば
２つのＬＳＩチップのうちの上側に配置されるものとし
た方がよい。
【０１１５】以上、本発明についてを詳細に説明した
が、本発明においては、その要旨を変更しない範囲で種
々の改良や変更を妨げるものではない。
【０１１６】例えば、図１２においては、パッド電極５
０５とパッド電極５２５とを千鳥状に配置しているが、
これに限るものではない。図１２においては、レイアウ
ト上の制限から、ＬＳＩチップ５０３におけるパッド電
極５０５のパッド電極間の間隔が狭いような場合やパッ
ド電極５２５に対する保護回路の配置制限が生ずる場合
に、適用されるものである。 パッド電極５２５に対す
る保護回路の配置制限が解消され、ＬＳＩチップ５０３
におけるパッド電極５０５のパッド電極間の間隔が比較
的広く（例えば、隣り合うパッド電極５０５の間に他の
パッド電極が配置できる程度の広さ）とれるような場合
には、隣り合うパッド電極５０５間にパッド電極５２５
を配置するようにしてもよい。つまり、ＬＳＩチップ５
０３の外周の各辺において、パッド電極５０５とパッド
電極５２５が一列に整列配置されるようにしてもよい。
この場合、これらパッド電極５０５の近傍にレイアウト
される電源用配線や接地用配線を、パッド電極５０５に
おける保護回路及びパッド電極５２５における保護回路
にて共用することができるので、より有効である。
【０１１７】また、第２の実施の形態においては、図７
に示すような回路を用いる例を示したが、図７のような
回路構成に限定されるものではない。例えば、選択信号
ＳＥＬの電位レベルが前述のものとは逆にしたいのであ
れば、プルダウン抵抗２５１を電源電位とパッド電極２
０５ａとの間に配置されたプルアップ抵抗とし、パッド
電極２０５ａを接地用のリードとワイヤにて接続するか
否かで選択するようにしてもよいし、以下のようにして
も実現可能である。
【０１１８】図１９に、図７の回路の変形例を示す。図
１９において、図７と同様な構成要素については、同じ
符号を付けている。
【０１１９】図１９においては、図７のプルダウン抵抗
２５１の代わりに、Ｎチャネル型ＭＯＳトランジスタ８
５１を設けている。図１９におけるその他の構成は図７
と同様である。ＭＯＳトランジスタ８５１の一方の電極
（例えば、ドレイン側）はパッド電極２０５ａに接続さ
れ、他方の電極（例えば、ソース側）は接地されてい
る。ＭＯＳトランジスタ８５１のゲート電極には、バッ
ファ２５７を介してリセット信号ＲＥＳが入力されてい
る。
【０１２０】図１９のように構成することで、リセット
信号ＲＥＳの電位レベルがＨレベルになった時に、ＭＯ
Ｓトランジスタ８５１が導通状態となる。この時、パッ
ド電極２０５ａが電源用のリード９ａとワイヤにて電気
的に接続されていれば、ＬＡＴ２５５には電位レベルが
Ｈレベルの信号がＡＮＤゲート２５３から入力される。
これを確実に行うためには、ＭＯＳトランジスタ８５１
が導通状態となった時のオン抵抗が、プルダウン抵抗２
５１のように高抵抗であることが望ましい。パッド電極
２０５ａが電源用のリード９ａとワイヤにて電気的に接
続されていなければ、ＬＡＴ２５５には電位レベルがＬ
レベルの信号がＡＮＤゲート２５３から入力される。こ
の後、ＬＡＴ２５５の入力された信号の電位レベルに応
じた電位レベルの選択信号ＳＥＬが出力され、リセット
信号ＲＥＳの電位レベルがＬレベルに戻っても、ＬＡＴ
２５５が選択信号ＳＥＬの電位レベルを維持することが
できる。よって、第２の実施の形態と同様な選択を行う
ことができる。
【０１２１】図１９の回路は、図７の回路に比べて、パ
ッド電極２０５ａがワイヤにて電源用のリード９ａと電
気的に接続されていても、リセット処理時以外（つま
り、リセット信号ＲＥＳの電位レベルがＨレベルとなる
時以外）は、パッド電極２０５ａと接地との間に流れる
電流をＭＯＳトランジスタ８５１にて低減することがで
きる。このため、図１９の回路は、図７の回路に比べ
て、消費電力を低減することができる。また、抵抗２５
１がＭＯＳ抵抗であると考えれば、図１９と図７とでレ
イアウト的にも差異はなく、素子数も変わらない。
【０１２２】また、図７のような回路を用いない方法も
ある。図２０は、図７の回路を用いない場合の、本発明
の第２の実施の形態の変形例におけるＭＣＰタイプの半
導体装置の内部構造を示す平面図である。図２０は、図
５に対応するものであり、図２０において、図５と同様
な構成要素は図５と同じ符号を付している。
【０１２３】図２０においては、図５に示される構成に
加えて、パッド電極２０５ｂが追加されている。このパ
ッド電極２０５ｂは、ワイヤにて接地用のリード９ｂに
接続可能な位置に配置されている。
【０１２４】図２１は、図２０の変形例の用いられる、
パッド電極２０５ａ及びパッド電極２０５ｂに接続され
た、 ＬＳＩチップ２０３の回路を示す図である。
【０１２５】図２１に示すように、ＬＳＩチップ２０３
には、図７のような回路の代わりに、バッファ８５３が
設けられている。バッファ８５３の入力端には、パッド
電極２０５ａとパッド電極２０５ｂとが共通配線を介し
て接続されている。つまり、パッド電極２０５ａとパッ
ド電極２０５ｂとは、ＬＳＩチップ１０３内にて配線に
よりワイヤードＯＲされて、バッファ８５３に入力され
ることとなる。バッファ８５３から出力される信号を選
択信号ＳＥＬとして用いる。
【０１２６】このように構成することで、パッド電極２
０５ａが電源用のリード９ａとワイヤにて電気的に接続
され、パッド電極２０５ｂが接地用のリード９ｂとワイ
ヤにて電気的に接続されずに開放状態であれば、バッフ
ァ８５３の出力である選択信号ＳＥＬの電位レベルはＨ
レベルに維持される。また、パッド電極２０５ａが電源
用のリード９ａとワイヤにて電気的に接続されずに開放
状態であり、パッド電極２０５ｂが接地用のリード９ｂ
とワイヤにて電気的に接続されていれば、バッファ８５
３の出力である選択信号ＳＥＬの電位レベルはＬレベル
となる。よって、第２の実施の形態と同様な選択を行う
ことができる。
【０１２７】このようにすると、パッド電極２０５ｂが
増えることとなるが、図７のような回路が必要ないの
で、ＬＳＩチップ２０３のコスト低減、サイズの縮小等
に寄与できる。
【０１２８】なお、パッド電極２０５ｂを設けられない
場合には、 バッファ８５３の入力端をパッド電極２０
５ａのみに接続し、バッファ８５３から出力される信号
を選択信号ＳＥＬとしてもよい。この場合、ワイヤボン
ディングをし易くし、ワイヤ間での短絡を防止するため
に、図２２に示すように、電源用のリード９ａと接地用
のリード９ｂとが隣合って配置され、電源用のパッド電
極２０５ｄと接地用のパッド電極２０５ｇの間にパッド
電極２０５ａが配置されていることが望ましい。このよ
うにして、パッド電極２０５ａを、電源用のリード９ａ
あるいは接地用のリード９ｂのどちらかとワイヤボンデ
ィングすることで、選択信号ＳＥＬの電位レベルを選択
的に制御することができる。
【０１２９】ここで、製造時におけるパッド電極２０５
ａへのワイヤボンディング誤りを低減するためには、図
２２における電源用のリード９ａと接地用のリード９ｂ
とを離して配置した方がより好ましい。この場合の対応
には、やはり、図２０のように、パッド電極２０５ａと
パッド電極２０５ｂとを設ける必要がある。
【０１３０】パッド電極２０５ａとパッド電極２０５ｂ
とを用いる方法としては、更に、次のような方法も考慮
される。
【０１３１】図２１のバッファ８５３の入力端に、この
入力端と接地との間を、 ＬＳＩチップ２０３における
マスクＲＯＭのためのマスク層を使用して選択的に接続
可能とする方法である。つまり、上述したように、マス
クＲＯＭにおけるコード（プログラム）を決めるマスク
層には、メモリタイプによりメタル層、コンタクト層、
インプラ層など各種あり、このプログラムコードに応じ
た所望のマスクを用いてマスクＲＯＭが製作される。こ
のため、マスクＲＯＭのコード用に加えて、上記の選択
用としてマスク層用のマスクを使用し、選択指定するこ
とができる。例えば、マスク層にて、バッファの入力端
と接地との間を接続するようにすれば、選択信号ＳＥＬ
の電位レベルはＬレベルに固定できる。この場合、パッ
ド電極２０５ａ及びパッド電極２０５ｂはともにワイヤ
ボンディングにて所望のリードとの電気的な接続をせず
に、開放状態とすることができる。このため、マスクＲ
ＯＭ版マイコンとしての使用が決定している場合には、
このようにマスク層にて選択信号ＳＥＬの電位レベルを
固定するようにすれば、上記の問題が解決できる。この
場合、プログラムコード用のマスクを用いるので、製造
工程の増加や製造コストの増加も生ずることがない。
【０１３２】ここで、マスクＲＯＭ版マイコンとしての
使用が決定している場合には、パッド電極２０５ａ、パ
ッド電極２０５ｂ、パッド電極２０５ａとパッド電極２
０５ｂが入力端に接続されたバッファとを用い、マスク
層でバッファの入力端を接地させることは有効である。
ここで、このようなマイコンに対して、再びＥＥＰＲＯ
Ｍ版マイコンに適用したい要求に対して応える方法を以
下に説明する。
【０１３３】このような要求に対しては、図２３のよう
な回路を用いることが有効である。図２３は、図１９に
対応させて見ることができるので、図２３において図１
９と同様な構成要素については図１９と同じ符号を付け
ている。
【０１３４】図２３の回路は、図１９に示すＡＮＤゲー
ト２５３が削除されている。これは図７において、前述
したような理由からである。また、バッファ８５３の代
わりに、図１９と同様なＬＡＴ２５５とバッファ２５
７、ＭＯＳトランジスタ８５１が設けられている。パッ
ド電極２０５ａとパッド電極２０５ｂとは、ＬＳＩチッ
プ１０３内にて配線によりワイヤードＯＲされて、ＬＡ
Ｔ２５５の入力端子Ｄに接続されている。リセット信号
ＲＥＳはＬＡＴ２５５のゲート端子に入力されるととも
に、バッファ２５７を介してＮチャネル型ＭＯＳトラン
ジスタ８５１のゲート電極に入力される。Ｎチャネル型
ＭＯＳトランジスタ８５１の一方の電極（例えば、ソー
ス側）は接地され、他方の電極（例えば、ドレイン側）
は、先に説明したマスクＲＯＭのマスク層にて接続が選
択的に行われる、図２３のスイッチ手段８６１を介して
ＬＡＴ２５５の入力端子Ｄと接続可能になっている。Ｌ
ＡＴ２５５の出力端子Ｏから出力される信号が選択信号
ＳＥＬとなる。動作は、基本的には、図１９と同様であ
る。
【０１３５】次に、図２３の回路の動作を説明する。な
お、図２３の回路を搭載したＬＳＩチップ１０３及びＬ
ＳＩチップ１１３を用いる半導体装置において、選択信
号ＳＥＬの電位レベルがＬレベルの場合に、その半導体
装置をマスクＲＯＭ版マイコンとするように設定し、選
択信号ＳＥＬの電位レベルがＨレベルの場合に、ＥＥＰ
ＲＯＭ版マイコンとするように制御するものとして説明
する。図２３においては、スイッチ手段８６１が未接続
（つまり、マスク層にてＭＯＳトランジスタとＬＡＴ２
５５の入力端子Ｄとが電気的に接続されていない状態）
で、パッド電極２０５ａを電源用のリード９ａとワイヤ
ボンディングするか、パッド電極２０５ｂを接地用のリ
ード電極９ｂとワイヤボンディングするかによって、リ
セット信号ＲＥＳに基づいて、選択信号ＳＥＬの電位レ
ベルを選択的に設定することができる。この場合、ＥＥ
ＰＲＯＭ版マイコンとしてもマスクＲＯＭ版マイコンと
してもワイヤボンディングにて選択可能である。また、
スイッチ手段８６１が接続（つまり、マスク層にてＭＯ
ＳトランジスタとＬＡＴ２５５の入力端子Ｄとが電気的
に接続された状態）し、パッド電極２０５ａ及びパッド
電極２０５ｂをともにワイヤボンディングせず開放状態
としておけば、リセット信号ＲＥＳに基づいて選択信号
ＳＥＬの電位レベルを設定しようとしても、選択信号Ｓ
ＥＬの電位レベルをＬレベルに固定することができる。
この場合、マスクＲＯＭ版マイコンとして固定される。
【０１３６】さらに、スイッチ手段８６１が接続（つま
り、マスク層にてＭＯＳトランジスタとＬＡＴ２５５の
入力端子Ｄとが電気的に接続された状態）した状態にお
いて、パッド電極２０５ａを電源用のリード９ａとワイ
ヤにて電気的に接続すると、ＬＡＴ２５５の入力端子に
入力される信号の電位レベルをＨレベルにすることがで
きる。このため、スイッチ手段８６１が接続状態であっ
ても、リセット信号ＲＥＳに基づいて、選択信号ＳＥＬ
の電位レベルをＨレベルとすることが可能となる。この
場合、マスクＲＯＭ版マイコンとして固定されたもの
を、強制的にＥＥＰＲＯＭ版マイコンとして再度使用す
ることができることとなる。
【０１３７】図２３の回路を用いることで、上記の問題
点を解決することができる。また、図２３の回路におい
ては、図１９と同様に、消費電力の低減にも寄与するこ
とが可能である。
【０１３８】なお、図７、図１９、図２３にそれぞれ示
す回路は、いずれもリセット信号ＲＥＳに基づき、選択
信号ＳＥＬの電位レベルの設定を行うものである。この
ため、電源の瞬断等の不測の事態により、電位レベルが
Ｌレベルであったリセット信号ＲＥＳの電位レベルが一
時的にＨレベルとなり、再びＬレベルに戻るような場合
が起こり得る。このような場合における選択信号ＳＥＬ
の電位レベルの安定化をより確実に得たい場合には、図
７、図１９、図２３のような回路を用いるよりは、例え
ば、図２１に示す回路を用いたり、その他の上述したよ
うなリセット信号ＲＥＳと関わらずに、選択信号ＳＥＬ
の電位レベルを設定する方がよい。
【０１３９】なお、リセット信号ＲＥＳを用いずに、パ
ッド電極２０５ｂを設けることなくパッド電極２０５ａ
のみを使用する方法としては、次のようなものも可能で
ある。
【０１４０】例えば、入力端がパッド電極２０５ａに接
続され、出力される信号を選択信号ＳＥＬとして用いる
点は上述のものと同様である。ここで、パッド電極２０
５ｂを設けない代わりに、パッド電極２０５ａと接地と
の間を、 ＬＳＩチップ２０３におけるマスクＲＯＭの
ためのマスク層を使用して選択的に接続可能とする方法
である。例えば、パッド電極２０５ａにワイヤボンディ
ングを施さずに開放状態し、マスク層にて、パッド電極
２０５ａと接地との間を接続するようにすれば、選択信
号ＳＥＬの電位レベルはＬレベルに固定できる。また、
マスク層にてパッド電極２０５ａと接地との間が未接続
であれば、パッド電極２０５ａを電源用のリード９ａと
ワイヤにて電気的に接続すれば、選択信号ＳＥＬの電位
レベルはＨレベルにすることができる。また、リード９
ａに隣接して接地用のリード９ｂが配置されていれば、
パッド電極２０５ａと接地用のリード９ｂとワイヤにて
電気的に接続すれば、選択信号ＳＥＬの電位レベルはＬ
レベルにすることができる。さらに、マスク層にて、パ
ッド電極２０５ａと接地との間を接続されていても、パ
ッド電極２０５ａを電源用のリード９ａとワイヤにて電
気的に接続すれば、消費電力は増えるが、選択信号ＳＥ
Ｌの電位レベルはＨレベルにすることができる。
【０１４１】以上のように、第２の実施の形態における
選択方法としては種々のものがある。このため、本発明
の半導体装置を適用する製品の構成や目的に応じて、上
述した様々な選択方法のいずれかを適用することで、そ
の目的を満足させることができると言える。
【０１４２】また、上記においては、いずれもワイヤを
用いて複数のＬＳＩチップ間を接続するＭＣＰタイプも
のを例として説明したが、これに限らず次のようなもの
においても適用が考慮できる。
【０１４３】例えば、複数のＬＳＩチップを積層せず
に、基板にそれぞれ同一平面側に実装して、この基板に
おけるプリント配線により相互に接続するようにしても
よい。具体的には、ＬＳＩチップ１０３のパッド電極１
０５とパッド電極１２５を、それぞれＬＳＩチップ１０
３自身が実装される基板に設けられている所定の配線部
分と電気的に接続されるようにワイヤボンディングす
る。また、ＬＳＩチップ１１３のパッド電極１１５も同
様に、 ＬＳＩチップ１１３自身が実装される基板に設
けられている所定の配線部分と電気的に接続されるよう
にワイヤボンディングする。ここで、基板に設けられて
いる配線を介して、パッド電極１１５とパッド電極１２
５とが電気的に接続されるようにワイヤボンディングが
なされる。また、基板における、ワイヤボンディングに
てパッド電極１０５が接続された配線は、ワイヤボンデ
ィングにて更にリードのような外部端子や、スルーホー
ル等によりＬＳＩチップの実装されない側の平面に設け
られたバンプ電極と電気的に接続される。
【０１４４】また、リードフレームにおけるダイや基板
の表面と裏面にそれぞれのＬＳＩチップを配置して相互
に接続するようにしてもよい。具体的には、基板の表面
にＬＳＩチップ１０３を配置し、 ＬＳＩチップ１０３
のパッド電極１０５とパッド電極１２５を、それぞれＬ
ＳＩチップ１０３自身が実装される表面側に設けられて
いる所定の配線部分と電気的に接続されるようにワイヤ
ボンディングする。また、基板の裏面にＬＳＩチップ１
１３を配置し、 ＬＳＩチップ１１３のパッド電極１１
５を、ＬＳＩチップ１１３自身が実装される裏面側に設
けられている所定の配線部分と電気的に接続されるよう
にワイヤボンディングする。ここで、基板に設けられて
いる配線とスルーホールを介して、パッド電極１１５と
パッド電極１２５とが電気的に接続される。また、基板
における、ワイヤボンディングにてパッド電極１０５が
接続された配線は、ワイヤボンディングにて更にリード
のような外部端子に電気的に接続される。
【０１４５】また、パッド電極をパンプ構造にてそれぞ
れのＬＳＩチップ間を相互に接続するようにしてもよ
い。これは、ワイヤボンディングを用いずに、パッド電
極１０５とパッド電極１２５とが直接接続されるような
構成となる。
【０１４６】いずれにおいても、本発明のようなパッド
電極を有するＬＳＩチップが適用でき、これら複数のＬ
ＳＩチップを相互に接続することで、所望の機能を実現
することができる。
【０１４７】ただし、基板を用いることによるのコスト
の増加やサイズの増加、ダイの表裏面を用いた際のＬＳ
Ｉチップ間の相互の接続の困難性、バンプ構造とした際
において、上側ＬＳＩチップのパッド電極の配置の変更
に対する下側ＬＳＩチップにおける、上側ＬＳＩチップ
と接続されるべきパッド電極の配置変更に対する対処の
必要性等の観点からみると、図２や図５に示すように、
積層構造としてワイヤボンディングにより相互接続する
ものの方が、より最適といえる。
【０１４８】しかしながら、ワイヤボンディング等に様
々な要因により、積層構造における各ＬＳＩチップに対
する応力の影響を受けることを極力避けたい場合には、
上述したように、基板に２つのＬＳＩチップを実装し、
この基板を用いて、２つのＬＳＩチップ間の相互の接続
を行う方がよりよい。このため、基板を用いる方法は、
応力の低減を重視するような製品やコスト的な面を十分
補える他の要因を有する製品においては好適である。
【０１４９】また、前述のＬＳＩチップに対する応力の
影響にも関わるが、第２の実施の形態においては、サイ
ズの大きいＬＳＩチップ２０３をマイコンとし、サイズ
の小さいＬＳＩチップ２１３を一括消去可能なＥＥＰＲ
ＯＭとして説明したが、これに限られるものではない。
例えば、サイズの大きいＬＳＩチップ２０３を一括消去
可能なＥＥＰＲＯＭとし、サイズの小さいＬＳＩチップ
２１３をマイコンとしてもよい。
【０１５０】これは、例えば、積層される２つのＬＳＩ
チップにおいて適用される製造プロセスによっては、一
括消去可能なＥＥＰＲＯＭのＬＳＩチップよりマイコン
のＬＳＩチップの方がサイズを小さなる場合も考慮され
る。ただし、サイズの大きいＬＳＩチップ２０３が一括
消去可能なＥＥＰＲＯＭで、サイズの小さいＬＳＩチッ
プ２１３がマイコンとなるような場合には、次の点を考
慮すべきである。
【０１５１】図２４は、ＬＳＩチップ２０３に相当する
ＬＳＩチップ９１３として、一括消去可能なＥＥＰＲＯ
Ｍを用いた場合の、内部回路のレイアウトを示す図であ
る。
【０１５２】ＬＳＩチップ９１３は、メモリセル部が配
置されたメモリセル領域９１３−１、チャージポンプ回
路等の周辺回路が配置された第１の周辺回路領域９１３
−２、その他の周辺回路が配置された第２の周辺回路領
域９１３−３とからなる。この時、メモリセル領域９１
３−１に配置されるメモリセル部は、応力による影響に
て特性の変化を生じやすい。図２５は、ＬＳＩチップ９
１３の主表面に、マイコンとしてのＬＳＩチップ９０３
を積層した平面図である。また、図２６は、図２５にお
けるＬＳＩチップ９０３とＬＳＩチップ９１３における
内部回路の配置との関係を示す平面図である。なお、図
２５においては、リードや封止樹脂やワイヤを削除した
状態を示している。
【０１５３】図２５に示すように、ＬＳＩチップ９０３
の内部回路とインターフェースをとるためのパッド電極
９１５がＬＳＩチップ９１３の主表面に配置されてい
る。図２５においては、ＬＳＩチップ９１３における外
周の２つの辺にそれぞれ整列配置されている。ＬＳＩチ
ップ９１３の主表面上にはＬＳＩチップ９０３が配置さ
れている。ＬＳＩチップ９０３の主表面上には、パッド
電極９１５に電気的に接続されるべき、ＬＳＩチップ９
１３の内部回路とのインターフェースをとるためのパッ
ド電極９２５が整列配置されている。パッド電極９２５
は、ワイヤボンディング処理のし易さを考慮し、パッド
電極９１５が配置されているＬＳＩチップ９１３の辺と
並行で、近接したＬＳＩチップ９０３の各辺に沿って配
置されている。また、 ＬＳＩチップ９０３の主表面上
には、図示せぬ外部との接続用リードと電気的に接続さ
れるべきパッド電極９０５が整列配置されている。パッ
ド電極９０５は、ＬＳＩチップ９０３の外周における、
パッド電極９２５の配置された辺と同じ辺に沿って、パ
ッド電極９２５と千鳥状に配置されててもよいし、パッ
ド電極９２５の配置されていない辺に沿って配置されて
もよい。また、、パッド電極９２５の配置された辺と同
じ辺に沿って、パッド電極９０５を配置する場合、隣合
うパッド電極９０５の間隔が広ければ、パッド電極９０
５の間にパッド電極９２５を配置して、パッド電極９０
５とパッド電極９２５とを一列に整列配置してもよい。
この場合、ワイヤボンディングの際に、リードと接続さ
れるべきパッド電極９０５とパッド電極９２５との区別
がしずらいが、ワイヤボンディングにてパッド電極９０
５とリードとを電気的に接続するワイヤと、パッド電極
９１５とパッド電極９２５とを電気的に接続するワイヤ
とが短絡するようなことが防止しやすいし、このような
短絡防止のためにワイヤボンディングにてパッド電極９
０５とリードとを電気的に接続するワイヤの頂点の高さ
を高くする必要がないので、封止樹脂の厚さも薄くする
ことができる。なお、パッド電極９２５は、接続される
べきリードとのワイヤボンディングを考慮して配置され
ればよい。
【０１５４】図２６に示されるように、ＬＳＩチップ９
０３（図２６においては点線にてその配置される領域を
示している）は、ＬＳＩチップ９１３におけるメモリセ
ル部が配置されたメモリセル領域９１３−１の上方を完
全に覆うように配置されている。
【０１５５】このように配置することにより、次のよう
な効果がある。つまり、ＬＳＩチップ９０３，９１３の
熱膨張係数の差、これらＬＳＩチップを樹脂封止する封
止樹脂の熱膨張係数の差等により、例えば、図２６にお
ける領域９１３−２がメモリセル領域であったとする
と、メモリセルにおいて、その上方をＬＳＩチップ９０
３にて覆われた部分と覆われていない部分とがあること
が分かる。このような状態で積層配置されたＬＳＩチッ
プを樹脂にて封止すると、前述したような熱膨張係数の
差等により、メモリセルに対する応力が不均一（特に、
メモリセル領域におけるＬＳＩチップ９０３にて覆われ
た部分と覆われていない部分との境目のメモリセル）と
なり、この結果、メモリセルの特性に影響が与えられる
こととなる。このため、このようなメモリセル領域を有
するＬＳＩチップ９１３の上に他のＬＳＩチップ９０３
を積層配置する場合には、図２６のように、メモリセル
領域９１３−１の上方をＬＳＩチップ９０３で完全に覆
うように配置することで、上記の問題を解決することが
できる。
【０１５６】図２７は、図２５の２つの積層されたＬＳ
Ｉチップを樹脂封止した半導体装置の断面図である。図
２７は図２５のＡ−Ａ’断面図に相当する。なお、図１
と同様な構成要素には同じ符号を付けている。図２７に
示すように、インターフェース用のパッド電極９１５と
パッド電極９２５とはワイヤ９１７にて電気的に接続さ
れている。また、パッド電極９０５はリード９とワイヤ
９０７にて電気的に接続されている。なお、ワイヤ９０
７とワイヤ９１７とが短絡しないように、ワイヤ９０７
の頂点の高さを十分高くする必要がある。また、このワ
イヤ９１７が外部に露出しないように、充分な厚さをも
って、封止樹脂１０にて樹脂封止が施されている。
【０１５７】図２８は、ＬＳＩチップ９１３における内
部回路のレイアウトの変形例を示す図であり、図２６と
同様に、ＬＳＩチップ９０３の配置される領域を点線に
て示している。図２８においては、メモリセル領域９１
３−１をＬＳＩチップ９１３の略中央領域にしている。
このメモリセル領域９１３−１の周辺を、第１の周辺回
路領域９１３−２や第２の周辺回路領域９１３−３とし
ている。このように配置すると、ＬＳＩチップ９０３を
ＬＳＩチップ９１３の、主表面において、略中央領域を
覆うように配置すれば、ＬＳＩチップ９０３にてメモリ
セル領域９１３−１の上方を十分覆うことができる。
【０１５８】図２９は、図２８におけるＬＳＩチップ９
１３の主表面に、マイコンとしてのＬＳＩチップ９０３
を積層した平面図である。メモリセル領域９１３−１を
図２８のようにすることで、図２９のようなパッド電極
の配置を実現することができる。つまり、ＬＳＩチップ
９０３における外周の並行する２辺に、インターフェー
ス用のパッド電極９２５をそれぞれ配置でき、他の並行
する２辺にリードとの接続用のパッド電極９０５をそれ
ぞれ配置することができる。パッド電極９１５は、パッ
ド電極９２５が配置された、ＬＳＩチップの外周の近傍
に設けている。
【０１５９】図３０、図３１は、それぞれ図３１の２つ
の積層されたＬＳＩチップを樹脂封止した半導体装置の
断面図である。図３０は図２９のＡ−Ａ’断面図に相当
し、図３１は図２９のＢ−Ｂ’断面図に相当する。
【０１６０】図３０に示されるように、パッド電極９０
５はリード９とワイヤ９０７にて電気的に接続されてい
る。図３１に示されるように、パッド電極９１５はパッ
ド電極９２５とワイヤ９１７にて電気的に接続されてい
る。
【０１６１】このように、図２８〜図３１から分かるよ
うに、パッド電極９０５とパッド電極９２５とを、ＬＳ
Ｉチップ９０３の外周における別々の辺にそれぞれ沿っ
て配置することができるので、ワイヤ９０７とワイヤ９
１７が短絡するような問題が生じない。また、このよう
な短絡を防止するためにワイヤ９０７の頂点の高さを高
くする必要がないので、図２７の場合に比べて、図３０
の方が封止樹脂の厚さも薄くすることができる。また、
パッド電極９０５とパッド電極９２５とが異なる辺に沿
って配置されているので、誤ったワイヤボンディングが
されることも低減できる。
【０１６２】なお、上記においては、ＬＳＩチップ９１
３を一括消去可能なＥＥＰＲＯＭとして説明したが、一
括消去可能なＥＥＰＲＯＭと同様な応力の問題が生ずる
メモリセルや回路を搭載するものであれば、ＬＳＩチッ
プ９１３として一括消去可能なＥＥＰＲＯＭに限らず、
図２４〜図３１のような方法を適用することが可能であ
る。また、ＬＳＩチップ９０３もマイコンに限らなくと
もよい。サイズの異なるＬＳＩチップを用いたＭＣＰに
おいて、このような応力を考慮したＭＣＰにおけるＬＳ
Ｉチップの配置は、図１７に示す従来のＭＣＰにおいて
も適用しても十分効果があるものである。
【０１６３】このように、本発明においては、例えば、
２つのＬＳＩチップのうち、そのどちらをマイコンとし
て用い、どちらをメモリとして用いても適用できるもの
である。つまり、一方をＬＳＩチップ１０３のようにイ
ンターフェース用のパッド電極１２５とリードとの接続
用のパッド電極１０５とを設けておけば、他方のＬＳＩ
チップのサイズが大きい場合には、このＬＳＩチップの
上にパッド電極１０５とパッド電極２０５を有するＬＳ
Ｉチップを配置するようにすればよいし、他方のＬＳＩ
チップのサイズが小さい場合には、パッド電極１０５と
パッド電極２０５を有するＬＳＩチップの上にこのサイ
ズの小さいＬＳＩチップを配置するようにすればよい。
このように、一方のＬＳＩチップを開発することで、他
方のＬＳＩチップとして様々なサイズや機能のものが適
用でき、これにより種々のシステムＬＳＩを短期間に提
供することができる。この場合、一方のＬＳＩチップは
再度開発し直す必要がないので、コストも低減できる。
【０１６４】なお、図２４〜図３１を用いて説明した構
成においても、本明細書中で説明している種々の変形例
や応用例を適用することが可能である。
【０１６５】上記実施の形態や変形例、応用例にて示し
た回路におけるプルダウン抵抗やＮチャネル型ＭＯＳト
ランジスタは、選択信号ＳＥＬの電位レベルの用い方に
応じて、プルアップ抵抗としたり、ＰチャネルＭＯＳト
ランジスタとしてもよい。また、リセット信号ＲＥＳに
限らず、他の信号を用いてもよいが、ＬＳＩチップの動
作の初期時において、自動的に設定されるものとして
は、リセット信号ＲＥＳが好適である。
【０１６６】
【発明の効果】以上、本発明の半導体装置によれば、シ
ステムＬＳＩを複数のＬＳＩチップを樹脂にて封止した
半導体装置にて容易に実現することができる。
【０１６７】また、本発明の半導体装置によれば、さら
に、システムＬＳＩを複数のＬＳＩチップを樹脂にて封
止した半導体装置にて実現するにあたって生ずる問題点
を解決し、従来に比べてもシステムＬＳＩとしての機能
を損なうことなく実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるＭＣＰタイ
プの半導体装置１００の内部構造を示す断面図である。
【図２】本発明の第１の実施の形態におけるＭＣＰタイ
プの半導体装置１００の内部構造を示す平面図である。
【図３】図１における半導体装置１００の組立てを説明
する斜視図である。
【図４】一括消去可能なＥＥＰＲＯＭを搭載してなるマ
イコン５０の構成を示すブロック図である。
【図５】本発明の第２の実施の形態におけるＭＣＰタイ
プの半導体装置の内部構造を示す平面図であり、ＥＥＰ
ＲＯＭ版マイコンとしての半導体装置の図である。
【図６】本発明の第２の実施の形態におけるＭＣＰタイ
プの半導体装置の内部構造を示す平面図であり、マスク
ＲＯＭ版マイコンとしての半導体装置の図である。
【図７】パッド電極２０５ａに接続された、ＬＳＩチッ
プ２０３の回路を示す図である。
【図８】選択信号ＳＥＬが入力される選択回路２６０の
概念図である。
【図９】選択回路２６０の具体的な回路図である。
【図１０】図２の変形例を示す半導体装置の平面図であ
る。
【図１１】図２の変形例を示す半導体装置の平面図であ
る。
【図１２】図１１の応用例を示す半導体装置の平面図で
ある。
【図１３】図１２の変形例を示す半導体装置の平面図で
ある。
【図１４】図１３の応用例を示す半導体装置の平面図で
ある。
【図１５】ワイヤボンディングにおける変形例を示す半
導体装置の平面図である。
【図１６】従来の半導体装置を示す断面図である。
【図１７】他の従来の半導体装置を示す断面図である。
【図１８】図１７の半導体装置における平面図である。
【図１９】パッド電極２０５ａに接続された、ＬＳＩチ
ップ２０３の回路の変形例を示す図である。
【図２０】本発明の第２の実施の形態の変形例における
ＭＣＰタイプの半導体装置の内部構造を示す平面図であ
る。
【図２１】パッド電極２０５ａ及びパッド電極２０５ｂ
に接続された、 ＬＳＩチップ２０３の回路を示す図で
ある。
【図２２】本発明の変形例における、パッド電極の配置
とリードの配置を示す図である。
【図２３】パッド電極２０５ａ及びパッド電極２０５ｂ
に接続された、 ＬＳＩチップ２０３の回路の他の例を
示す図である。
【図２４】ＬＳＩチップ２０３に相当するＬＳＩチップ
９１３として、一括消去可能なＥＥＰＲＯＭを用いた場
合の、内部回路のレイアウトを示す図である。
【図２５】ＬＳＩチップ９１３の主表面に、ＬＳＩチッ
プ９０３を積層した平面図である。
【図２６】図２５におけるＬＳＩチップ９０３とＬＳＩ
チップ９１３における内部回路の配置との関係を示す平
面図である。
【図２７】図２５の２つの積層されたＬＳＩチップを樹
脂封止した半導体装置の断面図である。
【図２８】ＬＳＩチップ９１３における内部回路のレイ
アウトの変形例を示す図である。
【図２９】図２８の変形例において、ＬＳＩチップ９１
３の主表面に、ＬＳＩチップ９０３を積層した平面図で
ある。
【図３０】図２９の２つの積層されたＬＳＩチップを樹
脂封止した半導体装置の断面図（Ａ−Ａ’断面図）であ
る。
【図３１】図２９の２つの積層されたＬＳＩチップを樹
脂封止した半導体装置の断面図（Ｂ−Ｂ’断面図）であ
る。
【符号の説明】
９ リード １０３、２０３，５０３，６０３，７０３ ＬＳＩチ
ップ（下側） １１３、２１３，５１３，６１３，７１３ ＬＳＩチ
ップ（上側） １０５、２０５，５０５，６０５，７０５ パッド電
極（リード接続用） １１５、２１５，５１５，６１５，７１５ パッド電
極（内部インターフェース用） １２５、２２５，３２５，４２５，５２５，６２５，７
２５ パッド電極（内部インターフェース用） １０７、２０７，５０７ ワイヤ １１７、２１７，５１７，７１７ ワイヤ

Claims (29)

    【特許請求の範囲】
  1. 【請求項１】 第１の半導体素子と第２の半導体素子と
    を樹脂にて封止してなる半導体装置において、 前記第１の半導体素子の主表面に配置され、各々が該第
    １の半導体素子に設けられた複数の回路のいずれかと電
    気的に接続されており、外部との接続用の複数の端子の
    対応するものと電気的に接続される複数の第１のパッド
    電極と、 前記第１の半導体素子の主表面に配置され、各々が該第
    １の半導体素子に設けられた複数の回路のいずれかと電
    気的に接続されている複数の第２のパッド電極と、 前記第２の半導体素子の主表面に配置され、各々が該第
    ２の半導体素子に設けられた回路と電気的に接続されて
    おり、前記第２のパッド電極の対応するものと電気的に
    接続される第３のパッド電極とを有し、 前記第１の半導体素子は、前記第２の半導体素子に設け
    られた回路を用いることにより、所定の機能を実行する
    ことを特徴とする半導体装置。
  2. 【請求項２】 前記第２の半導体素子は、前記第１の半
    導体素子の主表面上に積層配置されることを特徴とする
    請求項１記載の半導体装置。
  3. 【請求項３】 前記半導体装置は、複数の配線が設けら
    れた基板を有し、前記第１の半導体素子と前記第２の半
    導体素子とは、前記基板の一方の表面に実装され、前記
    基板に設けられた配線を用いて、前記第２のパッド電極
    と前記第３のパッド電極とは電気的に接続されることを
    特徴とする請求項１記載の半導体装置。
  4. 【請求項４】 前記半導体装置は、複数の配線が設けら
    れた基板を有し、前記第１の半導体素子は前記基板の一
    方の表面に実装され、前記第２の半導体素子は前記基板
    の他方の表面に実装され、前記基板に設けられた配線を
    用いて、前記第２のパッド電極と前記第３のパッド電極
    とは電気的に接続されることを特徴とする請求項１記載
    の半導体装置。
  5. 【請求項５】 前記第１の半導体素子は、前記第２の半
    導体素子の主表面上に積層配置されることを特徴とする
    請求項１記載の半導体装置。
  6. 【請求項６】 前記第２の半導体素子はメモリであり、
    前記第１半導体素子は、前記第２の半導体素子のメモリ
    セルが配置された領域上を覆うように配置されているこ
    とを特徴とする請求項５記載の半導体装置。
  7. 【請求項７】 前記第１のパッド電極は前記第１の半導
    体素子の主表面における所望の辺に沿って整列配置さ
    れ、前記第２のパッド電極は前記第１の半導体素子にお
    ける、前記辺とは異なる辺に沿って整列配置されること
    を特徴とする請求項５または請求項６に記載の半導体装
    置。
  8. 【請求項８】 前記第１の半導体素子と前記第２の半導
    体素子とのいずれか一方は、動作のための電源電圧とし
    て第１の電源電圧を使用するための製造方法が適用され
    るものであり、他方は、動作のための電源電圧として前
    記第１の電源電圧より低い第２の電源電圧が適用される
    製造方法が適用されるものであることを特徴とする請求
    項１〜７のいずれか１つに記載の半導体装置。
  9. 【請求項９】 前記第１の半導体素子と前記第２の半導
    体素子とのいずれか一方は、アナログ回路を作り込むた
    めの製造方法が適用されるものであり、他方は、ロジッ
    ク回路を作り込むための製造方法が適用されるものであ
    ることを特徴とする請求項１〜５のいずれか１つに記載
    の半導体装置。
  10. 【請求項１０】 前記半導体装置はメモリに格納された
    プログラムにより動作するプログラマブル集積回路とし
    て機能するものであり、前記第２の半導体素子は前記メ
    モリの機能を有するものであることを特徴とする請求項
    １〜５のいずれか１つに記載の半導体装置。
  11. 【請求項１１】 前記第２の半導体素子は書換え可能な
    プログラマブルメモリであり、前記第１の半導体素子は
    前記メモリと同様なものとして使用するためのマスクＲ
    ＯＭを有し、前記第１の半導体素子には、前記第２の半
    導体素子あるいは前記マスクＲＯＭのいずれかの使用を
    選択可能とする選択手段を有することを特徴とする請求
    項１０記載の半導体装置。
  12. 【請求項１２】 前記選択手段は、前記複数の第１のパ
    ッド電極の少なくとも１つに供給される電圧に応じて、
    選択制御する選択回路であることを特徴とする請求項１
    １記載の半導体装置。
  13. 【請求項１３】 前記選択回路は、前記複数の第１のパ
    ッド電極のうちの１つである選択用パッド電極が、所望
    の固定電圧を供給するための前記端子と電気的に接続さ
    れるか否かに応じて選択処理を行うものであることを特
    徴とする請求項１１記載の半導体装置。
  14. 【請求項１４】 前記選択用パッド電極が、所望の第１
    の固定電圧を供給するための前記端子と電気的に接続さ
    れるか否か、あるいは前記選択用パッド電極が、所望の
    第２の固定電圧を供給するための前記端子と電気的に接
    続されるか否かに応じて選択処理を行うものであること
    を特徴とする請求項１３記載の半導体装置。
  15. 【請求項１５】 前記選択回路は、前記複数の第１のパ
    ッド電極のうちの第１の選択用パッド電極が、所望の第
    １の固定電圧を供給するための前記端子と電気的に接続
    されるか否か、並びに前記複数の第１のパッド電極のう
    ちの第２の選択用パッド電極が、所望の第２の固定電圧
    を供給するための前記端子と電気的に接続されるか否
    か、に応じて選択処理を行うものであることを特徴とす
    る請求項１２記載の半導体装置。
  16. 【請求項１６】 前記選択手段は、前記マスクＲＯＭを
    構成する層により接続状態が選択制御されるものである
    ことを特徴とする請求項１１記載の半導体装置。
  17. 【請求項１７】 前記選択手段は、前記第１の半導体素
    子に所定の電流を流すことで断線可能なヒューズからな
    ることを特徴とする請求項１１記載の半導体装置。
  18. 【請求項１８】 前記選択手段は、プログラムにより選
    択制御されることを特徴とする請求項１１記載の半導体
    装置。
  19. 【請求項１９】 前記第１の半導体素子はメモリを有
    し、前記第２の半導体素子は前記メモリに対する拡張用
    として用いられるメモリであることを特徴とする請求項
    １〜５のいずれか１つに記載の半導体装置。
  20. 【請求項２０】 前記複数の第２のパッド電極は、前記
    第２の半導体素子より、前記複数の第１のパッド電極に
    近接して配置されていることを特徴とする請求項２記載
    の半導体装置。
  21. 【請求項２１】 前記第１の半導体素子には、それぞれ
    個別にテスト可能なテスト回路が内蔵されていることを
    特徴とする請求項１〜６のいずれか１つに記載の半導体
    装置。
  22. 【請求項２２】 前記第２の半導体素子の前記主表面は
    矩形状であり、前記複数の第３のパッド電極は、該主表
    面の３辺以内に、それぞれの辺に沿って配置されている
    ことを特徴とする請求項２または請求項２０に記載の半
    導体装置。
  23. 【請求項２３】 前記複数の第１のパッド電極と前記外
    部との接続用の複数の端子との電気的な接続、並びに、
    前記複数の第２のパッド電極と前記複数の第３のパッド
    電極との電気的な接続は、ワイヤボンディングであるこ
    とを特徴とする請求項１〜請求項２２のいずれか１つに
    記載の半導体装置。
  24. 【請求項２４】 前記外部との接続用の複数の端子のう
    ち、電源用あるいは接地用の端子は、前記複数の第３の
    パッド電極のうち対応する電源用あるいは接地用のパッ
    ド電極とワイヤボンディングにて電気的に接続されるこ
    とを特徴とする請求項２３記載の半導体装置。
  25. 【請求項２５】 前記第２の半導体素子には、アナログ
    信号を使用する回路あるいは前記第１の半導体素子に内
    蔵された回路が使用する基準電圧とは異なる電圧を使用
    する回路を内蔵し、前記外部との接続用の複数の端子の
    うち、アナログ信号用の端子あるいは前記基準電圧とは
    異なる電圧用の端子と、前記複数の第３のパッド電極の
    対応するものとがワイヤボンディングにて電気的に接続
    されることを特徴とする請求項９記載の半導体装置。
  26. 【請求項２６】 前記第１の半導体素子は発振回路を内
    蔵し、前記第２の半導体素子に内蔵された回路は、該発
    振回路からのクロック信号に基づいて動作することを特
    徴とする請求項１〜請求項２５のいずれか１つに記載の
    半導体装置。
  27. 【請求項２７】 前記第２の半導体素子に内蔵された回
    路は、前記第１の半導体素子に内蔵された回路より応力
    による影響を受け易いことを特徴とする請求項２、請求
    項２０、請求項２２のいずれか１つに記載の半導体装
    置。
  28. 【請求項２８】 前記第１のパッド電極は前記第１の半
    導体素子の主表面を構成する辺に沿って整列配置され、
    前記第２のパッド電極は、整列配置された前記第１のパ
    ッド電極の整列方向に沿って整列配置され、前記第１の
    パッド電極と前記第２のパッド電極とで千鳥状になって
    いることを特徴とする請求項１〜請求項６、請求項８〜
    請求項２７のいずれか１つに記載の半導体装置。
  29. 【請求項２９】 前記第２のパッド電極の各々は、前記
    複数の第１のパッド電極に挟まれるように配置され、前
    記第１及び前記第２のパッド電極は、前記第１の半導体
    素子の主表面を構成する辺に沿って整列配置されること
    を特徴とする請求項１〜請求項６、請求項８〜請求項２
    ７のいずれか１つに記載の半導体装置。
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