JPS6295978A - ア−ム短絡防止回路 - Google Patents
ア−ム短絡防止回路Info
- Publication number
- JPS6295978A JPS6295978A JP60238103A JP23810385A JPS6295978A JP S6295978 A JPS6295978 A JP S6295978A JP 60238103 A JP60238103 A JP 60238103A JP 23810385 A JP23810385 A JP 23810385A JP S6295978 A JPS6295978 A JP S6295978A
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- JP
- Japan
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- circuit
- phase
- gate
- arm short
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体スイッチング素子を用いて構成され
るインバータ等電力変換回路のアーム短絡を防止するた
めの回路に関する。
るインバータ等電力変換回路のアーム短絡を防止するた
めの回路に関する。
半導体スイッチング素子をブリッジ接続してなるインバ
ータ等の電力変換装置では、電力変換回路（主回路）の
アーム短絡を防止するためのアーム短絡防止回路を設け
ている。
ータ等の電力変換装置では、電力変換回路（主回路）の
アーム短絡を防止するためのアーム短絡防止回路を設け
ている。
第３図は、例えば、特開昭６０−５１ ’４６９号公報
に示された従来のアーム短絡防止回路を、電力変換回路
の対をなす正負アーム対応分（Ｕ相アームとＸ相アーム
）だけ示したもので、第１の抵抗２０、第２の抵抗２１
、コンデンサ２２、比較器２３、基準電圧源（直流電源
）２４からなり、第５図に示すように、電力変換回路の
制御装置に設けられる。第５図において、１は誘導電動
機、２はトランジスタインバータ、３はトランジスタイ
ンバータ２の直流電源、４はベース駆動回路、５はアー
ム短絡防止回路、６は制御信号作成回路であるＰＷＭ信
号発生回路である。Ｕ、■、Ｗは正側（Ｐ側）の各相ア
ーム、ｘ、ｙ、ｚは負側（Ｎ側）の各相アームを示し、
Ｔｒはトランジスタを示す。
に示された従来のアーム短絡防止回路を、電力変換回路
の対をなす正負アーム対応分（Ｕ相アームとＸ相アーム
）だけ示したもので、第１の抵抗２０、第２の抵抗２１
、コンデンサ２２、比較器２３、基準電圧源（直流電源
）２４からなり、第５図に示すように、電力変換回路の
制御装置に設けられる。第５図において、１は誘導電動
機、２はトランジスタインバータ、３はトランジスタイ
ンバータ２の直流電源、４はベース駆動回路、５はアー
ム短絡防止回路、６は制御信号作成回路であるＰＷＭ信
号発生回路である。Ｕ、■、Ｗは正側（Ｐ側）の各相ア
ーム、ｘ、ｙ、ｚは負側（Ｎ側）の各相アームを示し、
Ｔｒはトランジスタを示す。
次に、この従来回路の動作を第４図に示す波形図を参照
して説明する。
して説明する。
今、ＰＷＭ信号発生回路６が送出するＰＷＭゲート信号
のＵ相ゲート信号ＶｉｎがＵ相入力端子Ｕに入力された
とものすると、咳Ｕ相ゲート信号■ｉｎは抵抗２０、抵
抗２１、コンデンサ２２からなる遅延回路により第４図
（Ｂ）に示すような遅延波形の信号■１となり、該信号
■１と基準電圧源の基準電圧Ｖｒｅｆとが比較器２３で
比較される。
のＵ相ゲート信号ＶｉｎがＵ相入力端子Ｕに入力された
とものすると、咳Ｕ相ゲート信号■ｉｎは抵抗２０、抵
抗２１、コンデンサ２２からなる遅延回路により第４図
（Ｂ）に示すような遅延波形の信号■１となり、該信号
■１と基準電圧源の基準電圧Ｖｒｅｆとが比較器２３で
比較される。
比較器２３はＶｌ＞Ｖｒｅｆになると信号ＶＵＩを発生
する。この信号ＶＵＩはＵ和ゲートパルスとしてベース
駆動回路４に供給されるが、Ｕ相ゲート信号’Ｖｉｎに
対して立上り時点だけが時間Ｔｄだけ遅れた信号となる
。ＰＷＭゲート信号のＸ和ゲート信号に対しても、同様
に、Ｕ相ゲート信号Ｖｉｎに対して論理が逆であるＸ和
ゲート信号に対し立上りが時間Ｔｄだけ遅れた信号が出
力され該信号がＸ相ゲートパルスＶＵ２としてベース駆
動回路４に供給される。
する。この信号ＶＵＩはＵ和ゲートパルスとしてベース
駆動回路４に供給されるが、Ｕ相ゲート信号’Ｖｉｎに
対して立上り時点だけが時間Ｔｄだけ遅れた信号となる
。ＰＷＭゲート信号のＸ和ゲート信号に対しても、同様
に、Ｕ相ゲート信号Ｖｉｎに対して論理が逆であるＸ和
ゲート信号に対し立上りが時間Ｔｄだけ遅れた信号が出
力され該信号がＸ相ゲートパルスＶＵ２としてベース駆
動回路４に供給される。
この従来の回路では、基準電圧源２４を可変としており
、時間Ｔｄをアーム短絡防止期間としてトランジスタＴ
ｒのターンオフ時間よりも充分大きく設定することによ
りＵ相とＸ相のアーム短絡、■相とＹ相のアーム短絡、
Ｗ相とＺ相のアーム短絡を防止するようにしている。
、時間Ｔｄをアーム短絡防止期間としてトランジスタＴ
ｒのターンオフ時間よりも充分大きく設定することによ
りＵ相とＸ相のアーム短絡、■相とＹ相のアーム短絡、
Ｗ相とＺ相のアーム短絡を防止するようにしている。
このように、従来の回路では、アーム短絡防止期間を設
定するための回路として、抵抗とコンデンサからなる遅
延回路を用いているので、時間Ｔｄを太き（とると信号
上の雑音により比較器２３が誤動作しやすく、該時間の
可変範囲が狭く、また、各相の精度にバラツキが生じや
すく、全体としての精度が良くないという問題があった
。
定するための回路として、抵抗とコンデンサからなる遅
延回路を用いているので、時間Ｔｄを太き（とると信号
上の雑音により比較器２３が誤動作しやすく、該時間の
可変範囲が狭く、また、各相の精度にバラツキが生じや
すく、全体としての精度が良くないという問題があった
。
この発明は、上記した従来の問題を解消するためになさ
れたもので、誤動作の恐れが極めて少なく、アーム短絡
防止期間を従来に比し広い範囲にしかも高精確に可変設
定することができるアーム短絡防止回路を得ることを目
的とする。
れたもので、誤動作の恐れが極めて少なく、アーム短絡
防止期間を従来に比し広い範囲にしかも高精確に可変設
定することができるアーム短絡防止回路を得ることを目
的とする。
この発明は上記目的を達成するため、制御信号作成回路
の出力が導かれるフリップフロップ、該フリップフロッ
プの出力中、クロックパルスを計数するカウンタからな
り、該カウンタのカウント“アップ信号に同期して上記
フリップフロップと上記カウンタがリセットされるアー
ム短絡防止期間設定回路と、上記フリップフロップの出
力の反転信号と上記制御信号作成回路の出力とが導かれ
上記電力変換回路の駆動回路に出力を供給するアンドゲ
ートを具える回路を、上記電力変換回路のアーム相数分
有する構成としたものである。
の出力が導かれるフリップフロップ、該フリップフロッ
プの出力中、クロックパルスを計数するカウンタからな
り、該カウンタのカウント“アップ信号に同期して上記
フリップフロップと上記カウンタがリセットされるアー
ム短絡防止期間設定回路と、上記フリップフロップの出
力の反転信号と上記制御信号作成回路の出力とが導かれ
上記電力変換回路の駆動回路に出力を供給するアンドゲ
ートを具える回路を、上記電力変換回路のアーム相数分
有する構成としたものである。
この発明では、クロックパルスを計数するカウンタによ
りアーム短絡防止期間を設定するようにし、全体を純デ
ジタル構成としたので、アーム短絡防止期間を広い範囲
にわたり高精度に設定することができる。
りアーム短絡防止期間を設定するようにし、全体を純デ
ジタル構成としたので、アーム短絡防止期間を広い範囲
にわたり高精度に設定することができる。
以下、この発明の一実施例を図面を参照して説明する。
第１図において、７はＵ相アーム短絡防止期間設定回路
であって、Ｄフリップフロップ８、アンドゲート９、カ
ウンタ１０、ノットゲート１１、ナントゲート１２から
なるデジタルワンショットマルチで構成されており、第
５図に示したＰＷＭ信号発生回路６が送出するＵ相ゲー
ト信号ＶｉｎとクロックパルスＣとが供給される。１７
はＸ相アーム短絡防止期間設定回路であって、Ｕ相アー
ム短絡防止期間設定回路７と同一の回路構成を有し、上
記Ｕ和ゲート信号Ｖｉｎをノットゲート１４により反転
した信号（Ｘ和ゲート信号）と上記クロックパルスＣが
供給される。１３はノアゲート、１５および１６はアン
ドゲートである。
であって、Ｄフリップフロップ８、アンドゲート９、カ
ウンタ１０、ノットゲート１１、ナントゲート１２から
なるデジタルワンショットマルチで構成されており、第
５図に示したＰＷＭ信号発生回路６が送出するＵ相ゲー
ト信号ＶｉｎとクロックパルスＣとが供給される。１７
はＸ相アーム短絡防止期間設定回路であって、Ｕ相アー
ム短絡防止期間設定回路７と同一の回路構成を有し、上
記Ｕ和ゲート信号Ｖｉｎをノットゲート１４により反転
した信号（Ｘ和ゲート信号）と上記クロックパルスＣが
供給される。１３はノアゲート、１５および１６はアン
ドゲートである。
この第１図には、第５図に示したトランジスタインバー
タ２の対をなす正負アーム、Ｕ相アームとＸ相アームに
対応する回路部分だけを示し、■相アームとＹ相アーム
の正負アーム対、Ｗ相アームとＺ相アームのアーム対に
対する回路部分は上記回路構成と同一回路構成であるの
で図示を省いである。
タ２の対をなす正負アーム、Ｕ相アームとＸ相アームに
対応する回路部分だけを示し、■相アームとＹ相アーム
の正負アーム対、Ｗ相アームとＺ相アームのアーム対に
対する回路部分は上記回路構成と同一回路構成であるの
で図示を省いである。
次の、この回路の動作について第２図の波形クイムチャ
−１・を参照して説明する。
−１・を参照して説明する。
Ｕ相ゲート信号ＶｉｎはＤフリップフロップ８のＤ入力
に結合され、Ｄフリップフロップ８がＵ相ゲート信号Ｖ
ｉｎを受けると、その立上りでセットされＱ出力からＨ
レベルの信号がアンドゲート９に送出され、クロックパ
ルスＣが該アンドゲート９を通してカウンタ１０に供給
される。カウンタ１０は到来するクロックパルスＣを設
定値Ｑｎだけ計数するとカウントアツプしてカウントア
ツプ信号を出力するが、該出力によりノットゲート１１
およびナントゲート１２からなるリセットパルス作成回
路により細巾のパルスが作成され該パルスはリセットパ
ルスとしてＤフリップフロップ８およびカウンタ１０の
リセット人力Ｒに供給される。これにより、Ｄフリップ
フロップ８およびカウンタ１０が共にリセットされる。
に結合され、Ｄフリップフロップ８がＵ相ゲート信号Ｖ
ｉｎを受けると、その立上りでセットされＱ出力からＨ
レベルの信号がアンドゲート９に送出され、クロックパ
ルスＣが該アンドゲート９を通してカウンタ１０に供給
される。カウンタ１０は到来するクロックパルスＣを設
定値Ｑｎだけ計数するとカウントアツプしてカウントア
ツプ信号を出力するが、該出力によりノットゲート１１
およびナントゲート１２からなるリセットパルス作成回
路により細巾のパルスが作成され該パルスはリセットパ
ルスとしてＤフリップフロップ８およびカウンタ１０の
リセット人力Ｒに供給される。これにより、Ｄフリップ
フロップ８およびカウンタ１０が共にリセットされる。
すなわち、Ｄフリップフロップ８にＵ相ゲート信号Ｖｉ
ｎが到来したのちカウンタ１０がカウントアツプするま
での間（時間Ｔｄ） 、Ｈレベルとなる信号を送出する
。一方、アーム短絡防止期間設定回路１７においては、
Ｕ相ゲート信号Ｖｉｎの立下り時点から時間Ｔｄが経過
するまでの間、Ｈレベルの信号を送出する。従って、Ｄ
フリップフロップ８がＨレベルの信号を出力している間
、ノアゲート１３の出力はＬレベルとなり、該ノアゲー
ト１３の出力とＵ和ゲート信号が導かれるアンドゲート
１５は、Ｕ相ゲート信号Ｖｉｎに対して、その立上りか
ら時間Ｔｄだけ遅くれて立上り、立下りに同期して立下
る信号を発生する。このアンドゲート１５の信号がＵ和
ゲートパスルとして第５図のベース駆動回路４に供給さ
れる。同様にして、アンドゲート １６は、Ｕ相ゲート
信号Ｖｉｎの反転信号に対して、その立下りから時間Ｔ
ｄだけ遅くれて立上り、立下りに同期して立下る信号を
発生する。このアンドゲート１６の信号はＸ和ゲートパ
スルとして第５図のベース駆動回路４に供給される。
ｎが到来したのちカウンタ１０がカウントアツプするま
での間（時間Ｔｄ） 、Ｈレベルとなる信号を送出する
。一方、アーム短絡防止期間設定回路１７においては、
Ｕ相ゲート信号Ｖｉｎの立下り時点から時間Ｔｄが経過
するまでの間、Ｈレベルの信号を送出する。従って、Ｄ
フリップフロップ８がＨレベルの信号を出力している間
、ノアゲート１３の出力はＬレベルとなり、該ノアゲー
ト１３の出力とＵ和ゲート信号が導かれるアンドゲート
１５は、Ｕ相ゲート信号Ｖｉｎに対して、その立上りか
ら時間Ｔｄだけ遅くれて立上り、立下りに同期して立下
る信号を発生する。このアンドゲート１５の信号がＵ和
ゲートパスルとして第５図のベース駆動回路４に供給さ
れる。同様にして、アンドゲート １６は、Ｕ相ゲート
信号Ｖｉｎの反転信号に対して、その立下りから時間Ｔ
ｄだけ遅くれて立上り、立下りに同期して立下る信号を
発生する。このアンドゲート１６の信号はＸ和ゲートパ
スルとして第５図のベース駆動回路４に供給される。
従って、第５図におけるアーム短絡防止回路として上記
実施例の回路を使用した場合には、例えば、Ｕ相からＸ
相への転流時、Ｕ相トランジスタへのベース電流の供給
が遮断されたのち時間Ｔｄの経過後にＸ相トランジスタ
へベース電流が供給され始めるので、該時間Ｔｄをトラ
ンジスタのターンオフ時間より大きく設定しておけばア
ーム短絡を防止することができる。なお、第２図におけ
る破線はアーム短絡防止回路を設けない場合の波形であ
る。
実施例の回路を使用した場合には、例えば、Ｕ相からＸ
相への転流時、Ｕ相トランジスタへのベース電流の供給
が遮断されたのち時間Ｔｄの経過後にＸ相トランジスタ
へベース電流が供給され始めるので、該時間Ｔｄをトラ
ンジスタのターンオフ時間より大きく設定しておけばア
ーム短絡を防止することができる。なお、第２図におけ
る破線はアーム短絡防止回路を設けない場合の波形であ
る。
この時間Ｔｄは、カウンタ１０の上記Ｑｎを変えること
により任意に設定することができ、時間精度はクロック
パルスの１周期以下であるので、クロック周波数を大き
くすることにより、極めて高精度のものにすることがで
きる。また、この時間はクロック周波数とＱｎとの積で
あるので、主回路の半導体スイッチング素子のターンオ
フ時間より十分に長くとることによりアーム短絡は確実
に防止することができる。
により任意に設定することができ、時間精度はクロック
パルスの１周期以下であるので、クロック周波数を大き
くすることにより、極めて高精度のものにすることがで
きる。また、この時間はクロック周波数とＱｎとの積で
あるので、主回路の半導体スイッチング素子のターンオ
フ時間より十分に長くとることによりアーム短絡は確実
に防止することができる。
なお、上記実施例では、半導体スイッチング素子がトラ
ンジスタの場合について説明したが、この発明は、サイ
リスク、ゲートターンオフサイリスク等の他の半導体ス
イッチング素子からなるインバータであっても、更に、
チョッパ装置、コンバータ等の他の電力変換回路に適用
して同様の効果を得ることができる。
ンジスタの場合について説明したが、この発明は、サイ
リスク、ゲートターンオフサイリスク等の他の半導体ス
イッチング素子からなるインバータであっても、更に、
チョッパ装置、コンバータ等の他の電力変換回路に適用
して同様の効果を得ることができる。
この発明は以上説明した通り、全デジタル構成としたの
で、アーム短絡防止期間の設定範囲は広範囲にしかも全
範囲について誤差を生ずることなく高精度に設定するこ
とができる上、ハードウェアの面からは集積化が容易で
、小型で安価に得ることができる利点がある。
で、アーム短絡防止期間の設定範囲は広範囲にしかも全
範囲について誤差を生ずることなく高精度に設定するこ
とができる上、ハードウェアの面からは集積化が容易で
、小型で安価に得ることができる利点がある。
第１図はこの発明の実施例を示すブロック図、第２図は
上記実施例の動作を説明するための各部波形図、第３図
は従来のアーム短絡防止回路の一部を示す回路図、第４
図は上記従来の動作を説明するための各部波形図、第５
図はアーム短絡防止回路を有する一般的なトランジスタ
インバータ装置の回路図である。 図において、７．１７−・−アーム短絡防止期間設定回
路、８・−〇フリップフロップ、９．１５、１６・−ア
ンドゲート、１０−カウンタ、１１．１４− ノットゲ
ート、１２−・−ナントゲート、１３−・−ノアゲート
。 なお、図中、同一符号は同一または相当部分を示す。
上記実施例の動作を説明するための各部波形図、第３図
は従来のアーム短絡防止回路の一部を示す回路図、第４
図は上記従来の動作を説明するための各部波形図、第５
図はアーム短絡防止回路を有する一般的なトランジスタ
インバータ装置の回路図である。 図において、７．１７−・−アーム短絡防止期間設定回
路、８・−〇フリップフロップ、９．１５、１６・−ア
ンドゲート、１０−カウンタ、１１．１４− ノットゲ
ート、１２−・−ナントゲート、１３−・−ノアゲート
。 なお、図中、同一符号は同一または相当部分を示す。
Claims (1)
- 半導体スイッチング素子を用いて構成される電力変換回
路の制御信号作成回路の出力が導かれるフリップフロッ
プ、該フリップフロップの出力中、クロック信号を計数
するカウンタからなり、該カウンタのカウントアップ信
号に同期して上記フリップフロップと上記カウンタがリ
セットされるアーム短絡防止期間設定回路と、上記フリ
ップフロップの出力の反転信号と上記制御信号作成回路
の出力とが導かれ上記電力変換回路の駆動回路に出力を
供給するアンドゲートを具える回路を、上記電力変換回
路のアーム相数分有することを特徴とするアーム短絡防
止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60238103A JPS6295978A (ja) | 1985-10-22 | 1985-10-22 | ア−ム短絡防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60238103A JPS6295978A (ja) | 1985-10-22 | 1985-10-22 | ア−ム短絡防止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6295978A true JPS6295978A (ja) | 1987-05-02 |
Family
ID=17025219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60238103A Pending JPS6295978A (ja) | 1985-10-22 | 1985-10-22 | ア−ム短絡防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6295978A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6580164B1 (en) | 2000-03-17 | 2003-06-17 | Oki Electric Industry Co., Ltd. | Semiconductor device and method of manufacturing same |
| US6674018B2 (en) | 1998-04-30 | 2004-01-06 | Kitigawa Industries Co., Ltd. | Grounding terminal and mounting structure of the same on a printed circuit board |
-
1985
- 1985-10-22 JP JP60238103A patent/JPS6295978A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6674018B2 (en) | 1998-04-30 | 2004-01-06 | Kitigawa Industries Co., Ltd. | Grounding terminal and mounting structure of the same on a printed circuit board |
| US6580164B1 (en) | 2000-03-17 | 2003-06-17 | Oki Electric Industry Co., Ltd. | Semiconductor device and method of manufacturing same |
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