JP2710661B2

JP2710661B2 - Ｐｗｍインバータの制御装置

Info

Publication number: JP2710661B2
Application number: JP1074552A
Authority: JP
Inventors: 国呈陳; 由紀夫川
Original assignee: Kasuga Denki Inc
Current assignee: Kasuga Denki Inc
Priority date: 1989-03-27
Filing date: 1989-03-27
Publication date: 1998-02-10
Anticipated expiration: 2013-02-10
Also published as: JPH02254978A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、交流電動機を駆動するに好適なPWMイン
バータに係り、特に、CPUから出力されるゲート信号に
よってタイマをクリアすると共に、タイムアップデータ
を設定し、このタイマのタイムアップ時の出力レベルの
変化を利用してPWMパターンを生成するPWMインバータの
制御装置に関するものである。

〔従来の技術〕

第５図はこの種の従来のPWMインバータの制御装置
を、インバータ主回路と併せて示したブロック図であ
る。同図において、交流電源１から供給される交流電圧
は、三相整流ブリッジ２および平滑用コンデンサ３によ
って整流、平滑されて直流電圧に変換される。次いで、
この直流電圧はインバータ・ブリッジ４によって可変電
圧、可変周波数の三相交流電圧に変換されて交流モータ
５に加えられる。一方、インバータ・ブリッジ４を制御
するために、速度設定器７から出力される速度指令電圧
がV/f変換器８によって周波数指令ｆに変換された後、C
PU9に入力される。CPU9は交流モータ５に供給すべき電
圧と周波数との関係に応じて、PWMパターンのレベル変
化タイミングを演算し、三相分のタイムアップデータを
タイマ12に設定する。タイマ12はCPU9のトリガパルス
（以下、ゲート信号GATEと言う）によってクリアさ
れ、設定時間を経過するとレベルが変化する三相分のタ
イマ信号OUT0,OUT1、OUT2を出力する。PAL （Programable Array Logic）13Aはこれらのタイマ信号
OUT0、OUT1、OUT2に対して論理演算を施して三相のPWM
パターンを生成する。このPWMパターンはオン・ディレ
イ回路14によって立上りのタイミング調整が行われた
後、ゲート・ドライブ回路15に与えられ、このゲート・
ドライブ回路15がインバータ・ブリッジ４を構成する各
スイッチング素子をトリガーする。

第６図はPAL13Aの詳細な構成を示す回路図である。こ
のPAL13Aはタイマ信号OUT0,OUT1、OUT2のレベルをそれ
ぞれNOT回路30,31,32で反転すると共に、CPU9からのRES
ET信号レベルをNOT回路33で反転してＤフリップ・フロ
ップ36のCLR端子に加え、タイマ信号OUT1のレベルをNOT
回路34で反転してＤフリップ・フロップ36のCK端子に加
える一方、Ｄフリップ・フロップ36のＱ端子出力をNOT
回路35で反転するようになっている。ここで、Ｄフリッ
プ・フロップ36はＤ入力端子と出力端子とが相互接続
されている。また、タイマ信号OUT0,OUT1、OUT2をそれ
ぞれ第１入力、Ｄフリップ・フロップ36のＱ端子出力を
第２入力とするANDゲート40,41,42と、NOT回路30,31,32
の出力をそれぞれ第１入力、NOT回路35の出力を第２入
力とするANDゲート43,44,45とを備えている。さらにま
た、ANDゲート40の出力を第１入力、ANDゲート43の出力
を第２入力とするORゲート50と、ANDゲート41の出力を
第１入力、ANDゲート44の出力を第２入力とするORゲー
ト51と、ANDゲート42の出力を第１入力、ANDゲート45の
出力を第２入力とするORゲート52とを備えている。

このPAL13Aの動作を、第７図のタイムチャートをも参
照して説明する。なお、三相のパルス信号PWM0,PWM1,PW
M2は互いに120度ずつ位相をずらしたものであることか
ら、Ｕ相のパルス信号PWM0の生成について説明する。

先ず、インバータのキャリア周期（PWMパターン）の
レベル変化タイミングをCPUで演算する場合には、三角
波等のキャリアを用いることはないが、理解を容易にす
るために、従来から慣用されていたキャリア周期をＴと
定義すると共に、Ｕ相のパルス信号PWM0のオン時間に対
応する幅をt2＋t3（必ずしもt2＝t3とは限らない）と定
義する。

次に、CPU9は、NOT回路33を介して、Ｄフリップ・フ
ロップ36にRESET信号を与えてこれをリセットした後、T
/2の周期で瞬間的に「Ｌ」に降下するGATE信号をタイマ
12に与えてその出力レベルを「Ｌ」にリセットした後、
データバスDBを通して、タイムアップデータt1（＝T/2
−t2）、t3（＝T/2−t4）を与えて、このタイマ12をセ
ットする。これによって、タイマ12は時間t1,t3の間
「Ｌ」で、時間t2,t4の間「Ｈ」のタイマ信号OUT0を出
力する。

次に、NOT回路34を介して、タイマ信号OUT0をＤフリ
ップ・フロップ36のCK端子に加えると、周期Ｔ内の前半
周期T/2だけ「Ｈ」で、後半周期T/2だけ「Ｌ」の方形波
信号ＢをＱ端子から出力する。

次に、タイマ信号OUT0を信号Ａとすると、 NOT回路30はこれを反転した信号を出力し、NOT回路35
は信号Ｂを反転した信号を出力する。従って、ANDゲ
ート40,43およびORゲート50は次式の演算を行ってパル
ス信号PWM0を得る。

PWM0＝Ａ・Ｂ＋・ …（１）なお、詳しい説明を省略したが、これと同様にして、
ORゲート51,52からそれぞれパルス信号PWM0に対して順
次120度ずつ位相の遅れたパルス信号PWM1,PWM2が出力さ
れる。

（発明が解決しようとする課題）以上説明したように、従来のインバータ制御装置は、
一相分のパルス信号を生成するためにCPU9はタイムアッ
プデータ（t1およびt3）を２回セットしなければなら
ず、三相のパルス信号PWM0,PWM1,PWM2を生成するために
は一つのキャリア周期Ｔ内でタイマ12に６回タイムアッ
プデータをセットしなければならないことになる。これ
らのデータは予めEPROMに書込んでおくが、CPU9は一つ
のキャリア周期Ｔ内でメモリおよびタイマを６回アクセ
スしなければならない。

実験によれば、10MHzの水晶発振器を使用するCPUが３
回アクセスすると約46μｓの時間を必要とする。従っ
て、６回アクセスすれば、約92μｓの時間を必要とす
る。これでも、キャリア周波数が低い場合は問題はなか
った。

しかしながら、近年、高速のスイッチング素子、例え
ば、MOSFETやIGBTが普及するに連れて、高キャリア周波
数のインバータ装置の開発および応用が盛んに行われて
いる。

周知の如く、キャリア周波数が高くなればなるほどキ
ャリア周期Ｔは短くなり、例えば、キャリア周波数を10
KHzとすれば、周期Ｔは100μｓとなる。かかる条件のも
とで上述したCPU9を使用してタイマ12にタイムアップデ
ータをセットするべく、メモリやタイマを６回アクセス
すれば、このために約92μｓの時間を必要とし、これ以
外のPWM制御に必要なデータ処理は殆ど行われないこと
になる。

換言すれば、従来のインバータの制御装置は、高キャ
リア周波数のインバータには適用できないという問題点
があった。

この発明は上記の問題点を解決するためになされたも
ので、メモリやタイマに対するCPUのアクセス回数を略
半分に減らすと共に、このCPUをPWM波形の生成以外の多
量の処理に使用できるインバータの制御装置を提供する
ことを目的とする。

〔課題を解決するための手段〕

この発明は、タイムアップ時にレベルが反転する信号
を出力するタイマと、周期がＴのトリガパルスを出力す
ると共に、このトリガパルスの出力時点及び中間時点に
てそれぞれレベルが反転するクロック信号を出力し、ト
リガパルスによってタイマをクリアし、かつ、T/2より
も小さいタイムアップデータｔ′をタイマに設定するCP
Uと、このCPUのクロック信号及びタイマの出力信号に基
づき、トリガパルスの出力時点を基準にして時間ｔ′を
経過する時刻から時間（Ｔ−ｔ′）を経過する時刻まで
有意となるパルスを発生する二倍幅パルス発生器とを備
え、この二倍幅パルス発生器の出力をPWMパターンとす
るものである。

〔作用〕

第４図（ａ）、（ｂ）は従来装置と本発明に係る装置
の原理的な相違を示したものである。すなわち、従来の
装置は同図（ａ）に示すように、幅（t2＋t3）のパルス
がキャリア周期Ｔの中心に位置していないから、このパ
ルスを生成するためにそれぞれタイムアップデータt1
（＝T/2−t2）とt3とを設定しなければならなかった。
本発明は同図（ｂ）に示すように、幅（t2＋t3）のパル
スをキャリア周期Ｔの中心に位置させても実質的に同一
なPWM制御が可能であるという経験を生かしたもので、
例えば、幅（t2＋t3）を２・ｔ″とすれば、このパルス
はキャリア周期Ｔの中心に対して左右にｔ″の幅を持っ
たものとなる。これに従って、タイマにそのタイムアッ
プデータｔ′＝（t1＋t4）/2を設定すれば、キャリア周
期Ｔの前半周期の波形、すなわち、ｔ′間だけ「Ｌ」で
ｔ″間だけ「Ｈ」のパルス信号が得られる。若し、この
前半周期の波形が得られるならば、後半周期の波形、す
なわち、ｔ″間だけ「Ｈ」でｔ′間だけ「Ｌ」波形は対
称になっているので、CPUを用いなくともこの対称部分
を併せたパルス信号を生成できる。

この発明においては、タイマ出力を入力とし、タイマ
をクリアした時刻を基準にして時間ｔ′を経過する時刻
から時間（Ｔ−ｔ′）を経過する時刻までスイッチング
素子のオン（またはオフ）に対応して有意となるパルス
を発生するパルス発生回路を備えているため、CPUから
タイマに対してタイムアップデータが１相につき１個で
済み、これによって、CPUのアクセス回数が大幅に減ら
されると共に、このCPUをPWM波形の生成以外の多量の処
理に使用することができる。

〔実施例〕

第１図はこの発明の一実施例を、インバータ主回路と
併せて示したブロック図であり、図中、第５図と同一の
符号を付したものはそれぞれ同一の要素を示している。
そして、従来装置を示す第５図中のPAL13Aの代わりに、
二倍幅パルス発生器13Bを用いた点が従来装置と異なっ
ている。

第２図はこの二倍幅パルス発生器13Bの詳細な構成を
示す回路図である。同図において、セレクタ16および17
の入力端子が共通接続され、このうち、セレクタ16はク
ロック信号CLK、すなわち、キヤリア周期Ｔの半分の時
間でレベルが順次反転する信号を反転して加える制御端
子を有し、セレクタ17はクロック信号CLKをそのまま加
える制御端子を有している。そして、セレクタ16の出力
端子は、ダイオード18および抵抗19（R₁）の並列接続回
路を介して、コンパレータ22の正極（＋）に接続され、
さらに、コンパレータ22の電源端子がセレクタ16の入力
端子に接続されると共に、抵抗21（R₃）を介して、コン
パレータ自体の出力端子に接続されている。また、この
コンパレータ22の正極（＋）と負極（−）との間に、コ
ンデンサ20（C₁）および23（C₂）の直列接続回路が接続
され、これらのコンデンサの相互接合点が接地されてい
る。一方、セレクタ17の出力端子は抵抗24（R₂）を介し
てコンパレータ22の負極（−）に接続され、このセレク
タ17の入力端子もまたダイオード25を介してコンパレー
タ22の負極（−）に接続されている。

上記のように構成された本実施例の動作を、第３図の
波形図をも参照して以下に説明する。なお、この実施例
でもＵ相のパルス信号PWM0の生成について説明する。

先ず、CPU9は周期がＴのゲート信号GATEを出力してタ
イマ12をクリアすると共に、タイムアップデータｔ′を
与えてこのタイマ12をセットする。従って、このタイマ
12からは、周期Ｔの最初のｔ′時間だけ「Ｌ」で、その
後「Ｈ」が続くタイマ信号OUT0が出力され、このタイマ
信号OUT0がセレクタ16,17にそれぞれ入力される。

次に、CPU9から周期Ｔの前半分だけ「Ｌ」で後半分が
「Ｈ」のクロック信号CLKが出力され、セレクタ16、17
の制御端子に加えられる。従って、周期Ｔの前半分の
間、セレクタ16はオン状態にあり、セレクタ17はオフ状
態にある。このため、セレクタ16の出力側、すなわち、
Ｐ点の電圧はタイマ信号OUT0と同じ形状で変化する。

ここで、抵抗19（R₁）およびコンデンサ20（C₁）は一
つの積分回路を構成し、抵抗24（R₂）およびコンデンサ
23（C₂）がもう一つの積分回路を構成している。いま、
抵抗19（R₁）およびコンデンサ20（C₁）でなる積分回路
がＰ点の電圧を積分すると、コンパレータ22の正極
（＋）の電圧、すなわち、Ｑ点の電圧はｔ′時間内は
「Ｌ」にあるがこれを過ぎるｔ″の間、次第に上昇す
る。この間、セレクタ17はクロック信号CLKによってオ
フ状態になっているため、その出力側、すなわち、Ｒ点
は高インピーダンス状態にあるから、コンパレータ22の
負極（−）の電圧、すなわち、Ｓ点の電圧は「Ｌ」に保
持される。また、前半周期におけるｔ″の間、コンパレ
ータ22の入力はV_Q＞V_Sになっているので、コンパレータ
22から出力されるパルス信号PWM0は「Ｈ」になる。

次に、周期Ｔの後半周期T/2の間、クロック信号CLKが
「Ｈ」に変化したので、セレクタ16の代わりに今度はセ
レクタ17がオン状態になる。このとき、Ｐ点は高インピ
ータンス状態に保持されるため、コンパレータ22のＱ点
のレベルは後半周期に入る直前のレベルに保持される。
このとき、セレクタ17の出力端子Ｒはタイマ信号OUT0と
同じ「Ｈ」にあるので、方形波信号CLKが立上がると同
時に、電圧V_Rが抵抗24（R₂）およびコンデンサ23（C₂）
でなる積分回路で積分される。この結果、電圧V_Sが電圧
V_Qを追い越すように上昇する。そして、V_Q＜V_Sとなると
き、コンパレータ22から出力されるパルス信号PWM0
「Ｌ」に反転する。この状態は次のゲート信号GATEが加
えられるまで保持される。

次に、ゲート信号GATEが加えられるとタイマ信号OUT0
はまた「Ｌ」に戻る。このとき、クロック信号CLKが
「Ｌ」に変化するに従って、セレクタ16はオン状態に選
ばれる。この瞬間コンデンサ20（C₁）、コンデンサ23
（C₂）にそれぞれ蓄えられた電荷がダイオード18および
ダイオード25を通して放電され、コンパレータ22の入力
端子ＱおよびＳの電位は急に「Ｌ」に変化する。以下前
述したと同様な動作が繰り返される。ただし、キャリア
周期Ｔの幅によってコンパレータ22から出力されるパル
ス信号PWM0の幅は変えられる。

かくして、Ｕ相についての一連のパルス信号PWM0が得
られる。また、第２図に示した二倍幅パルス発生器をそ
れぞれタイマ12に接続することによってＶ相およびＷ相
のパルス信号PWM1,PWM2が得られる。

なお、上記実施例では、セレクタ16、17、積分回路、
および、コンパレータ22でなる二倍幅パルス発生器を用
いたが、周期Ｔのゲート信号GATEによってタイマをクリ
アすると共に、T/2よりも小さいタイムアップデータ
ｔ′をタイマに設定し、このタイマのタイムアップ時の
出力レベルの変化を利用してPWMパターンを生成しよう
とするとき、タイマ出力を入力とし、このタイマをクリ
アした時刻を基準にして時間ｔ′を経過する時刻から時
間（Ｔ−ｔ′）を経過する時刻までスイッチング素子の
オンに対応してパルスを発生するパルス発生回路を備え
ておれば、上述したと同様な動作を行なわせることがで
きる。

また、上記実施例ではスイッチング素子のオンに対応
して「Ｈ」になるPWMパターンについて説明したが、必
要ならばスイッチング素子のオフに対応して「Ｈ」にな
るPWMパターンも上述したと同様にして生成することが
できる。

〔発明の効果〕

以上の説明によって明らかなように、この発明によれ
ば、タイマ出力を入力とし、このタイマをクリアした時
刻を基準にして時間ｔ′を経過する時刻から時間（Ｔ−
ｔ′）を経過する時刻までスイッチング素子のオン（ま
たはオフ）に対応して有意となるパルスを発生する二倍
幅パルス発生回路を備えているので、CPUのアクセス回
数が略半分に減らされると共に、このCPUをPWM波形の生
成以外の多量の処理にも使用できるという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を、適用対象と併せ
て示したブロック図、第２図は同実施例の主要素の詳細
な構成を示す回路図、第３図は同実施例の動作を説明す
るためのタイムチャート、第４図はこの発明の原理を説
明するための波形図、第５図は従来のインバータ制御装
置の構成を、適用対象と併せて示したブロック図、第６
図は同装置の主要素の詳細な構成を示す回路図、第７図
はこの装置の動作を説明するためのフローチャートであ
る。４…インバータ・ブリッジ、７…速度設定器、８…V/f
変換器、９…CPU、13B…二倍幅パルス発生器、14…オン
・ディレイ回路、15…ゲート・ドライブ回路、16、17…
セレクタ、18,25…ダイオード、19,21,22…抵抗、20,23
…コンデンサ。

Claims

(57)【特許請求の範囲】

【請求項１】タイムアップ時にレベルが反転する信号を
出力するタイマと、周期がＴのトリガパルスを出力する
と共に、このトリガパルスの出力時点及び中間時点にて
それぞれレベルが反転するクロック信号を出力し、前記
トリガパルスによって前記タイマをクリアし、かつ、T/
2よりも小さいタイムアップデータｔ′を前記タイマに
設定するCPUと、このCPUのクロック信号及び前記タイマ
の出力信号に基づき、前記トリガパルスの出力時点を基
準にして時間ｔ′を経過する時刻から時間（Ｔ−ｔ′）
を経過する時刻まで有意となるパルスを発生する二倍幅
パルス発生器とを備え、この二倍幅パルス発生器の出力
をPWMパターンとするPWMインバータの制御装置。