JP2005026469A - 半導体装置およびその製造方法 - Google Patents

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【課題】第１の半導体装置（１０）と第２の半導体装置（２０）を個別に電気検査することを可能とし、同時測定する為の複雑な検査プログラムも必要とせず、半導体装置内の配線長が短くなり電気信号の伝送遅延、伝送損失の抑制ができ、小型化が可能な半導体装置およびその製造方法を提供する。
【解決手段】相対的に端子の少ない第２の半導体素子（２１）を内蔵する第２の半導体装置（２０）と、相対的に端子の多い第１の半導体素子（１１）を内蔵する第１の半導体装置（１０）とを積層してなる半導体装置であって、第１の半導体装置（１０）は多層配線基板であり、第２の半導体装置（２０）の下段に配置され、第２の半導体装置（２０）の端子の少なくとも１端子以上は第１の半導体装置（２０）に内蔵する第１の半導体素子（２１）と電気的に接続されている。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は半導体素子の集積回路部を保護し、かつ外部装置と半導体素子の電気的接続を安定的に確保し、さらに最も高密度な実装を可能とした半導体装置に係り、特に半導体装置と半導体装置とを積層して一つの半導体装置を形成する半導体装置に関するものである。
【０００２】
【従来の技術】
従来の技術を図７によって説明する。図７は半導体装置の断面図を示したものである。図７に示すように、第１の半導体素子１１をキャリア基板４７に直接フリップチップし、第２の半導体素子２１を電気回路が上に向くよう搭載する構成の樹脂封止型半導体装置である。第１の半導体素子１１はＡｕバンプ４０でキャリア基板４７の配線１５にフリップチップ接続されている。第２の半導体素子２１はＡｕワイヤ４１で第２の半導体素子２１の電極パッドとキャリア基板４７の配線１５に電気的に接続する。図７において、４０ａは導電ペースト、４４はアンダーフィル樹脂、４５は封止樹脂、４６は接着剤である。
【０００３】
このように従来の半導体装置では複数の半導体素子を積み上げて、１つのパッケージに内蔵することで高機能化を実現している（下記特許文献１−２参照）。
【０００４】
【特許文献１】
特開平１１−２０４７２０号公報、図３
【０００５】
【特許文献２】
特開１１−２２２０２６２号
【０００６】
【解決しようとする課題】
しかし、半導体素子を半導体装置内で内蔵し積み上げることによって構成される半導体装置には以下の課題がある。第１に、半導体装置の電気検査において複数の半導体チップを同時に検査する必要があり長い検査時間を必要とする。また、検査プログラムが複雑になりプログラム作成そのものも困難になる。また積層される半導体素子の構成によっては、各々の半導体素子の要求する検査スペックが異なり同時に検査することは出来ない場合が発生する。第２に、半導体装置内に複数の半導体素子を積層する場合、半導体素子サイズによって電気接続時の制約事項が多い。特にワイヤボンド工法を用いた場合はワイヤボンド可能なワイヤ長の制約も加わり、自由な半導体素子の組み合わせが不可能になる。第３に各々の半導体素子の端子位置と積層順序によって半導体装置の電気信号入出力（出力数、出力位置）に制約がかかる。第４に各々の積層される半導体素子の位置によって、半導体素子間で接続される配線経路が長くなる場合があり、伝送遅延、伝送損失が大きくなる。
【０００７】
本発明は、前記従来の問題を解決するため、第１の半導体装置と第２の半導体装置を個別に電気検査することを可能とし、同時測定する為の複雑な検査プログラムも必要とせず、半導体装置内の配線長が短くなり電気信号の伝送遅延、伝送損失の抑制ができ、小型化が可能な半導体装置およびその製造方法を提供する。
【０００８】
【課題を解決するための手段】
本発明の半導体装置は、相対的に端子の少ない第２の半導体素子を内蔵する第２の半導体装置と、相対的に端子の多い第１の半導体素子を内蔵する第１の半導体装置とを積層してなる半導体装置であって、前記第１の半導体装置は多層配線基板であり、前記第２の半導体装置の下段に配置され、前記第２の半導体装置の端子の少なくとも１端子以上は前記第１の半導体装置に内蔵する第１の半導体素子と電気的に接続されていることを特徴とする。
【０００９】
次に本発明半導体装置の製造方法は、２層以上の多層配線層を持つ基板の表層配線と第１の半導体素子の電極パッドをフリップチップ接続し、所定の位置にインナーヴィアを有するコンポジット材を前記インナーヴィアと基板の配線を電気的に導通するように位置あわせして貼り付け、第１の半導体素子が実装された基板に押し付け、前記第１の半導体素子を包み込みながら貼り付け、前記コンポジット材の上に２層以下の配線層を持つ基板を貼り付ける際に、基板に押し付け、貼り付けるコンポジット材が第１の半導体装置の体積に等しいくぼみを有することを特徴とする。
【００１０】
【発明の実施の形態】
本発明は、前記第１の半導体装置は多層配線基板であり、前記第２の半導体装置の下段に配置され、前記第２の半導体装置の端子の少なくとも１端子以上は前記第１の半導体装置に内蔵する第１の半導体素子と電気的に接続されている。この発明によれば、第１の半導体装置と第２の半導体装置を個別に電気検査することが可能となるばかりでなく、同時測定する為の複雑な検査プログラムも必要としない。また、端子数の多い半導体装置を下段に配置している為、半導体装置内の配線長が短くなり電気信号の伝送遅延、伝送損失の抑制が可能となる。
【００１１】
前記半導体装置は、第１の半導体装置が、半導体素子の下層に２層以上配線層、上層に２層以下の配線層を持ち、半導体素子はフェイスダウンにて下層に接続され、第１の半導体素子の上下の配線層間はヴィアによって接続されていることが好ましい。この構成によれば、半導体装置の低背化を図りながら、半導体装置内の配線自由出が高く、第１、第２の半導体素子の電気信号を伝送遅延、伝送損失を抑えて半導体装置外部に導出ことが可能となる。
【００１２】
前記半導体装置は、第１の半導体装置が、半導体素子の下層に２層以上配線層、上層に２層以下の配線層を持ち、半導体素子はフェイスダウンにて下層に接続され、半導体素子の上下の配線層間はヴィアによって接続され、ヴィアは半導体素子周辺の２辺以上に配置されていることが好ましい。この構成によれば、半導体装置内の配線自由出が高く、第１、第２の半導体素子の電気信号を伝送遅延、伝送損失を抑えて半導体装置外部に導出できるのみでなく、半導体素子間の電気信号を伝送遅延、伝送損失を抑えることをも可能となる。
【００１３】
前記半導体装置は、第１の半導体装置に内蔵される半導体素子は、前記第２の半導体装置と電気的に接続される端子が２辺に配置されていることが好ましい。この構成によれば、第１、第２の半導体素子の電気信号を伝送遅延、伝送損失を抑えて半導体装置外部に導出できるのみでなく、半導体素子間の電気信号を伝送遅延、伝送損失を抑えることをも可能となる。
【００１４】
前記半導体装置は、第１の半導体装置に内蔵される半導体素子の前記第２の半導体装置と電気的に接続される端子は、前記半導体素子内の２辺に平行に配置され、前記第１の半導体装置の端子と略同一ライン上に配置されていることが好ましい。この構成によれば、第１、第２の半導体素子の電気信号を伝送遅延、伝送損失を抑えて半導体装置外部に導出できるのみでなく、半導体素子間の電気信号を伝送遅延、伝送損失を抑え、且つ各伝送経路の遅延、損失のマッチングが可能となる。
【００１５】
前記半導体装置は、第１の半導体装置と第２の半導体装置と電気的に接続される配線は、前記第１の半導体装置の上部の同一レイヤーに配置されていることが好ましい。また前記半導体装置は、第１の半導体装置と第２の半導体装置と電気的に接続される配線の少なくとも２本以上は略同一のインピーダンスであることが好ましい。前記構成によれば、第１、第２の半導体素子の電気信号を伝送遅延、伝送損失を抑えて半導体装置外部に導出できるのみでなく、半導体素子間の電気信号を伝送遅延、伝送損失を抑え、且つ各伝送経路の遅延、損失のマッチングが可能となる。
【００１６】
前記半導体装置は、第１の半導体装置が、半導体素子直上の配線層が接地層であることが好ましい。この構成によれば、第１、第２の半導体素子の電気信号の伝送経路によるノイズを低減することが可能となる。
【００１７】
本発明の半導体装置およびその製造方法の一実施形態について、以下、図面を参照しながら説明する。
【００１８】
図１は本発明の一実施形態にかかる半導体装置を示し、図１（ａ）は平面図、図１（ｂ）は図１（ａ）のＩ−Ｉ線断面図である。相対的に端子の多い第１の半導体素子１１を内蔵する第１の半導体装置１０の上段に相対的に端子の少ない第２の半導体素子２１を内蔵する第２の半導体装置２０を積層してなる半導体装置において、前記第１の半導体装置１０は第１の半導体素子１１の上下に配線基板（１２，１３）を配す構成であり、前記第１の半導体装置１０の上段に配置される第２の半導体装置２０の複数の端子は、下段の前記第１の半導体装置１０に内蔵する第１の半導体素子１１と電気的に接続されている半導体装置である。例えば、第１の半導体装置は、縦横各１０ｍｍ、厚さ０．１５ｍｍの３層配線基板上に縦横各６ｍｍ、厚さ０．１０ｍｍの第１の半導体素子をフリップチップ実装し、縦横各１０ｍｍ、厚さ０．０８ｍｍの配線基板を上下配線基板間に導通する為にビアを配された縦横各１０ｍｍ、厚さ０．１３ｍｍのコンポジット材により第１の半導体装置が実装された配線基板とを実装することにより、縦横各１０ｍｍ、縦横各０．３５ｍｍの半導体装置となり、そこに縦横各８ｍｍ、厚さ０．３ｍｍの第２の半導体装置を実装することにより、縦横各１０ｍｍ、厚さ０．６５ｍｍの半導体装置となる。
【００１９】
図２（ａ）〜（ｇ）は本発明の図１の一実施形態にかかる半導体装置の製造工程を示す断面図である。図２（ａ）の工程は２層以上からなる下層配線層１３にＡｕバンプ４０付きの第１の半導体装置１１をフリップチップ接続する。図２（ａ）は、Ａｕバンプと補強用樹脂が一体と実装を示しているが実装方法はこの方法に限定する物ではなく、はんだを用いた方法や導電性接着剤を用いた方法や異方性導電樹脂や絶縁性樹脂を用いた方法等手段を限定しない。しかし、半導体装置の熱履歴時の信頼性確保の為に半導体装置１１と下層配線層１３との間は樹脂等によって満たされていることが望ましい。ここで下層配線１３は絶縁性基板からなり導電性の配線１５とヴィア１４によって繋がれている。配線は例えばＣｕ箔層の上にＮｉ、Ａｕめっきが施されている。また下層配線１３の最下面の表面は格子状に配列した円形の外部端子が配列し、前記円形の外部端子上にはんだボール１７が実装されることもある。最上面の表面はＡｕバンプ４０付きの第１の半導体素子１１をフリップチップ接続できるようにＡｕバンプ４０と接続する位置に接続用電極配線を具備している。またＡｕバンプ４０はＳＢＢ（スタッドバンプボンディング）工法で形成する。これは図示していないがキャピラリーツールにＡｕワイヤーを通しておいて、Ａｕワイヤー先端を溶融してボール形成して第１の半導体素子１１の電極パッド４２に押しつけて超音波と熱で接合して後、ひきちぎってバンプ形成する方法である。
【００２０】
図２（ｂ）の工程はあらかじめ第１の半導体素子１１と体積よりも少し小さめのくぼみを形成し、任意の位置にインナーヴィア３１を配したコンポジット材３０を準備し、工程図２（ａ）までの半完成品に上部より貼り付ける。このときコンポジット材３０で第１の半導体素子１１を包み込む。ここでコンポジッド材３０の材質は例えばフィラーを主体とした成分に熱硬化樹脂、硬化材、硬化促進材からなる。またコンポジット材３０の粘度はいわゆる半生状の粘土層である。またインナーヴィア３１はコンポジット材３０の所定の位置にレーザーで穴明けし、導電性樹脂を貫通穴に注入しておく。
【００２１】
図２（ｃ）の工程はコンポジット材が第１の半導体素子１１を包み込んだ状態を示す。
【００２２】
図２（ｄ）の工程は工程図２（ｃ）までの半完成品に２層の上層配線層１２を貼り付ける。
【００２３】
図２（ｅ）の工程は工程図２（ｄ）までの半完成品を上下より圧力をかけながらコンポジット材を熱で硬化する。さらに必要に応じてはんだボール１７を下層配線層１３の下面の外部端子に取り付ける。はんだボールを取り付ける工程はこの後の工程図２（ｇ）でも良い。この段階で第１の半導体装置１０が完成する。またこの工程で前記第１の半導体装置１０を検査して良品を選択する。
【００２４】
図２（ｆ）の工程は第１の半導体装置１０の上部に第２の半導体装置２０を搭載する工程である。本実施例では第２の半導体装置２０は第２の半導体素子２１のＡｕバンプ４０を第１の半導体装置の最上部の配線にフリップチップ接続して成る。
【００２５】
図２（ｇ）の工程は第１の半導体装置１０に第２の半導体装置２０が電気的に接続され、完成された様子を示している。
【００２６】
図３（ａ）〜（ｃ）は図１の本発明の一実施形態にかかる半導体装置を示す平面図および断面図を更に詳細に説明した図である。図３（ａ）は半導体装置を上からみた平面図、図３（ｂ）は図３（ａ）のＩＩ−ＩＩ線の断面図、図３（ｃ）は第１の半導体装置１０の下層配線層１３の上面（図３（ｂ）のＩＩＩ−ＩＩＩ線）から見た平面図である。また図３（ｄ）は第１の半導体素子１１（ロジック系ＬＳＩチップ）を電極パッド４２面から見た平面図である。
【００２７】
ロジック系ＬＳＩチップである第１の半導体素子１１を電極パッド４２面から見た図に示すようにメモリー対応のＩ／Ｏ（入出力）領域を２辺に配置することで、メモリー系ＬＳＩチップとなる第２の半導体素子２１への最短経路を確保できる。さらに第１の半導体装置１０の上面の配線を第１の半導体素子１１のメモリー対応のＩ／Ｏ領域を擁する２辺に合わせることで、ロジック系ＬＳＩチップからメモリー系ＬＳＩチップへの配線経路を短くでき伝送遅延、伝送損失を最小に押さえることが可能となる。ロジック系ＬＳＩチップ１１からメモリー系ＬＳＩチップ２１への電気信号の配線経路は、ロジック系ＬＳＩチップ１１の電極パッド４２上Ａｕパンプ４０から下層配線層１３の配線１５を通り、インナーヴィア３１を伝って上層配線層１２の配線１５を通りメモリー系ＬＳＩチップ２１へ到達する。また半導体装置外部への電気信号はロジック系ＬＳＩチップ１１の電極パッド４２上Ａｕパンプ４０から下層配線層１３のはんだボール１７へ伝達される。
【００２８】
ここでメモリー系ＬＳＩチップのＩ／Ｏ（入出力）となる電極パッドの数は数十ピン、ロジック系ＬＳＩチップのＩ／Ｏ（入出力）となる電極パッドの数は百数十ピンである。
【００２９】
図４は本発明の別の実施形態にかかる半導体装置を示す断面図を示すものである。図４の特徴は、第１の半導体装置上部１０に積層される第２の半導体装置２０はＴＳＯＰ（Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ）である。ＴＳＯＰはメモリー系ＬＳＩチップ専用のパッケージであり、第１の半導体装置の上部にはんだで実装をする。この構成の利点は第１の半導体装置１０の上部に第２の半導体装置２０であるＴＳＯＰをはんだで接合して実装しているため、容易に乗せ換え可能であることである。またＴＳＯＰは扱いが簡便であり、汎用品のために容易に入手できる。
【００３０】
例えば第２の半導体装置２０は他の形態のパッケージ例えば、ＳＯＮ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｎｏｎ−Ｌｅａｄｅｄ Ｐａｃｋａｇｅ）、ＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ−Ｌｅａｄｅｄ Ｐａｃｋａｇｅ）、ＦＬＧＡ（Ｆｉｎｅ ｐｉｔｃｈ Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ Ｐａｃｋａｇｅ）、ＦＢＧＡ（Ｆｉｎｅ ｐｉｔｃｈ Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ Ｐａｃｋａｇｅ）等の面実装型小型パッケージいずれでもよい。また、ＫＧＤ（ｋｎｏｗｍ Ｇｏｏｄ Ｄｉｅ）化されたベアチップも同様に扱うことが出来る。
【００３１】
図５は本発明のさらに別の実施形態にかかる半導体装置を示す断面図を示すものである。図５の特徴は、第１の半導体装置１０内に２つの第１の半導体素子１１ａ、１１ｂを内蔵している点である。例えば第１の半導体素子１１ａをベースバンドプロセッサー、１１ｂをＳＲＡＭ（スタティクランダムアクセスメモリー）、上段の第２の半導体素子２１をフラシュメモリーにすることでメモリー機能を付加したシステムＬＳＩの小型モジュールが実現可能となる。
【００３２】
図６は本発明のさらに別の実施形態にかかる半導体装置を示す断面図を示すものである。図６の特徴は、受動部品１８（抵抗、コンデンサ）を第１の半導体装置１０に内蔵したり、上部の第２の半導体装置２０の周囲に配置したりすることで、半導体装置の機能を向上することができる。
【００３３】
【発明の効果】
以上説明した通り、本発明の半導体装置によれば、第１の半導体装置と第２の半導体装置を個別に電気検査することが可能となるばかりでなく、同時測定する為の複雑な検査プログラムも必要としない。また、端子数の多い半導体装置を下段に配置している為、半導体装置内の配線長が短くなり電気信号の伝送遅延、伝送損失の抑制が可能となる。その結果、情報通信機器、事務用電子機器、家庭用電子機器、測定装置、組み立てロボット等の産業用電子機器、医療用電子機器、電子玩具等の小型化を容易にできる。
【００３４】
また、例えば第１の半導体素子が比較的、入出力数が多い、ロジック系ＬＳＩで第２の半導体素子は比較的、入出力数が少ないメモリー系ＬＳＩの組み合わせにすることでロジック系ＬＳＩとメモリー系ＬＳＩの伝送経路も短距離化が可能で、その結果伝送遅延、伝送損失を低減できる。
【００３５】
またロジック系ＬＳＩでなる第１の半導体素子を内蔵する第１の半導体装置とメモリー系ＬＳＩでなる第２の半導体素子を内蔵する第２の半導体装置を各々検査することができる。
【図面の簡単な説明】
【図１】（ａ）は本発明の一実施形態にかかる半導体装置を示す平面図、（ｂ）は（ａ）のＩ−Ｉ線断面図
【図２】（ａ）〜（ｇ）は、同半導体装置の製造工程を示す断面図
【図３】（ａ）本発明の一実施形態にかかる半導体装置を示す平面図、（ｂ）は（ａ）のＩＩ−ＩＩ線断面図、（ｃ）は第１の半導体装置の下層配線層の上面から見た平面図、（ｄ）は第１の半導体素子を電極パッド面から見た平面図
【図４】本発明の別の実施形態にかかる半導体装置を示す断面図
【図５】本発明のさらに別の実施形態にかかる半導体装置を示す断面図
【図６】本発明のさらに別の実施形態にかかる半導体装置を示す断面図
【図７】従来の半導体装置を示す断面図
【符号の説明】
１０ 第１の半導体装置
１１ 第１の半導体素子（ロジック系ＬＳＩチップ）
１２ 上層配線層
１３ 下層配線層
１４ ヴィア
１５ 配線
１６ 接地層
１７ はんだボール
１８ 受動部品
２０ 第２の半導体装置
２１ 第２の半導体素子
２２ アウターリード
３０ コンポジッド材
３１ インナーヴィア
３２ くぼみ
４０ Ａｕバンプ
４０ａ 導電ペースト
４１ Ａｕワイヤー
４２ 電極パッド
４３ メモリー対応Ｉ／Ｏ領域
４４ アンダーフィル樹脂
４５ 樹脂
４６ 接着剤
４７ キャリア基板

Claims (11)

  1. 相対的に端子の少ない第２の半導体素子を内蔵する第２の半導体装置と、相対的に端子の多い第１の半導体素子を内蔵する第１の半導体装置とを積層してなる半導体装置であって、
    前記第１の半導体装置は多層配線基板であり、前記第２の半導体装置の下段に配置され、
    前記第２の半導体装置の端子の少なくとも１端子以上は前記第１の半導体装置に内蔵する第１の半導体素子と電気的に接続されていることを特徴とする半導体装置。
  2. 前記第１の半導体装置は、半導体素子の下層に２層以上配線層と、上層に２層以下の配線層を持ち、半導体素子はフェイスダウンにて下層に接続され、第１の半導体素子の上下の配線層間はヴィアによって接続されている請求項１に記載の半導体装置。
  3. 前記ヴィアは半導体素子周辺の２辺以上に配置されている請求項１に記載の半導体装置。
  4. 前記第１の半導体装置に内蔵される半導体素子は、前記第２の半導体装置と電気的に接続される端子が２辺に配置されている請求項１〜３のいずれか１項に記載の半導体装置。
  5. 前記第１の半導体装置に内蔵される半導体素子の前記第２の半導体装置と電気的に接続される端子は、前記半導体素子内の２辺に平行に配置され、前記第１の半導体装置の端子と略同一ライン上に配置されている請求項４に記載の半導体装置。
  6. 前記第１の半導体装置と第２の半導体装置と電気的に接続される配線は、前記第１の半導体装置の上部の同一レイヤーに配置されている請求項４または５に記載の半導体装置。
  7. 前記第１の半導体装置と第２の半導体装置と電気的に接続される配線の少なくとも２本以上は略同一のインピーダンスである請求項４または５に記載の半導体装置。
  8. 前記第１の半導体装置は、半導体素子直上の配線層が接地層である請求項１〜７のいずれか１項に記載の半導体装置。
  9. 前記第２の半導体装置はメモリ系の半導体装置であり、前記第２の半導体装置はロジック系の半導体装置である請求項１〜８のいずれか１項に記載の半導体装置。
  10. ２層以上の多層配線層を持つ基板の表層配線と第１の半導体素子の電極パッドをフリップチップ接続し、
    所定の位置にインナーヴィアを有するコンポジット材を前記インナーヴィアと基板の配線を電気的に導通するように位置あわせして貼り付け、第１の半導体素子が実装された基板に押し付け、前記第１の半導体素子を包み込みながら貼り付け、
    前記コンポジット材の上に２層以下の配線層を持つ基板を貼り付ける際に、
    基板に押し付け、貼り付けるコンポジット材が第１の半導体装置の体積に等しいくぼみを有することを特徴とする半導体装置の製造方法。
  11. 前記第１の半導体装置に積層する第２の半導体装置を積層する以前に前記第１の半導体装置を検査し、良否判定を行う請求項１０に記載の半導体装置の製造方法。
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