JP2002170903A

JP2002170903A - 半導体装置

Info

Publication number: JP2002170903A
Application number: JP2000363901A
Authority: JP
Inventors: Yasuro Matsuzaki; 康郎松崎
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2000-11-29
Filing date: 2000-11-29
Publication date: 2002-06-14
Anticipated expiration: 2020-11-29
Also published as: JP4616985B2

Abstract

(57)【要約】【課題】遅延時間が短くかつ消費電力が少ない半導体
装置を提供する。【解決手段】半導体基板上に形成された配線層を覆う
絶縁層上に設けた導電線（３０）を有する半導体装置で
あって、前記導電線は、前記配線層に設けられた複数の
第１の電極（２３）と、前記導電線上に設けられた外部
接続用の少なくとも１つの第２の電極（２４）を互いに
接続する構成、又は前記導電線は、前記配線層に設けら
れた少なくとも１つの第１の電極と、前記導電線上に設
けられた外部接続用の複数の第２の電極を互いに接続す
る構成の半導体装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の半導体チッ
プを高密度で実装するマルチチップモジュール及びマル
チチップパッケージに関する。

【０００２】電子機器類は多機能、高速、低電力、省ス
ペース（高密度実装）の方向に年々進んでおり、そのた
めの大きな手段としてロジックとメモリを混載するシス
テムＬＳＩが登場した。当初は１チップ内にロジックと
メモリを混載するシステムＬＳＩが主流になると考えら
れてた。しかし、両者は元々製造プロセス条件が異なる
ため、統一したプロセス条件でロジックとメモリを製造
して高性能なデバイスを製造することは難しい。たとえ
ある程度統一したプロセス条件としても、製造コストが
高いものとなっている。

【０００３】近年、上記システムＬＳＩに代わるものと
して登場したのが、ロジック・メモリ混載のマルチチッ
プパッケージ（マルチチップモジュールともいう）であ
る。このようなマルチチップパッケージは、別々に製造
したメモリとロジックのチップを一つのパッケージ（又
はモジュール）に混載するものである。それぞれのチッ
プに応じた最適のプロセスで製造したチップを組み立て
時に混載するので、高性能を低コストで実現できる。

【０００４】

【従来の技術】図１に、従来のロジック・メモリ混載パ
ッケージの構成例を示す。図１のパッケージは、ロジッ
クチップ（デバイス）１の上にメモリチップ（デバイ
ス）２を載せたもので、メモリチップ２は素子面（チッ
プ面とも言う）を下に伏せた状態でバンプ等により接続
する。図面上の記号とその意味については、図１の凡例
に記載してある。太い実線は後述する巨大配線（再配線
ともいう）、太い実線の四角形はチップ間コンタクト用
パッド（平坦状の電極）、太い実線の丸はバンプやハン
ダボールなどの突起電極、細い実線の丸は巨大配線と回
路のコンタクト、黒塗りの四角形は外部端子用（外部接
続用）パッド（電極）である。

【０００５】図示する構成では、メモリチップ２上にバ
ンプを配置し、ロジックチップ１上にバンプとのコンタ
クト用のバッドを配置している。つまり、メモリチップ
２のバンプ＊とロジックチップ１のバンプ＊とが重な
り、電気的に接続される。図１では、メモリチップ２の
素子面が上から透視して見えるように図示してある。

【０００６】メモリチップ２とロジックチップ１の信号
を接続するバンプやパッドは、これらのチップ間で位置
的に対応するように配置する必要がある。また、これら
のバンプやパッドは最小でも数十μｍピッチで配置する
必要があり、チップ上で面積を必要とするため、回路素
子がある場所にポリイミド系の樹脂を敷いた上に配置さ
れる。これバンプやパッドはその直下の回路と必ずしも
接続されるわけではなく、普通は離れた場所にある回路
と接続され、その接続には再配線（又は巨大配線）と一
般に呼ばれる技術が用いられる。

【０００７】再配線技術とは、チップ上にポリイミド層
を敷いた上に配線を形成し、回路から信号線や電源線を
単に引き出す技術である。この配線はチップ上に敷かれ
たポリイミドの上にパッド又はバンプの数だけアルミな
どの導電体で形成される配線を設ければ良いので、回路
形成用に使用されている配線ほどの微細加工の技術は必
要なく、５〜１０μｍ程度の加工技術で形成している。
そのため、幅は広く巨大配線とも呼ばれている。

【０００８】巨大配線は微細加工で形成する通常の配線
に対して、次のような利点がある。幅が広いため電気抵抗が小さい。バルクとの絶縁層の層間が厚く、また巨大配線間の配
線間隔が広いため寄生容量が小さい。以上より、巨大配線の時定数は非常に低く高速動作に
向いている。

【０００９】

【発明が解決しようとする課題】従来のロジック・メモ
リ混載マルチチップパッケージの内部構成をブロック図
にすると、図２のようになる。巨大配線５はチップ間の
Ｉ／Ｏ回路６、７を接続する部分に用いられる。また、
ロジックチップ１及びメモリチップ２はそれぞれ複数の
ブロックから構成されており、これらはチップ内のバス
線３、４で接続されている。これらのバス線３、４は複
数のブロックにまたがって配線されるため配線長が長
く、微細ルールで作られているため寄生容量も大きい。
チップ内のバス線３、４における遅延時間は集積度が大
きくなるにつれて増大していく。また、バス線３、４の
寄生容量も増大していくためこれらを駆動するための電
力も増大していき、今後大きな問題となっていく。

【００１０】従って、本発明は従来技術の問題点を解決
し、遅延時間が短くかつ消費電力が少ない半導体装置を
提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明は、半導体基板上
に形成された配線層を覆う絶縁層上に設けた導電線を有
する半導体装置であって、前記導電線は、前記配線層に
設けられた複数の第１の電極と、前記導電線上に設けら
れた外部接続用の少なくとも１つの第２の電極を互いに
接続する構成、又は前記導電線は、前記配線層に設けら
れた少なくとも１つの第１の電極と、前記導電線上に設
けられた外部接続用の複数の第２の電極を互いに接続す
る構成の半導体装置である。

【００１２】半導体基板上に形成された配線層を覆う絶
縁層上に設けられた導電線、いわゆる巨大配線が複数の
第１の電極又は第２の電極を互いに接続する。つまり、
端子を１対１に接続する単なる引き出し線（再配線）と
しての機能ではなく、回路のノード間を接続する信号線
や電源線として機能する。信号線として巨大配線を用い
る構成なので、遅延時間が短くかつ消費電力が少ない半
導体装置となる。

【００１３】

【発明の実施の形態】まず、図３を参照して本発明の原
理を説明する。

【００１４】本発明は、巨大配線３０でバスを形成し、
１つの半導体装置であるロジックチップ１０や、１つの
半導体装置であるメモリチップ２０内の各ブロックをバ
ス３０に接続する構成を有する。つまり、ブロック間を
またぐバス３０を導電線である巨大配線で形成し、ロジ
ックチップ１０とメモリチップ２０でバス３０を共有す
る。バス３０を構成する巨大配線は寄生容量が小さいの
で、駆動能力の小さいバッファ（Ｉ／Ｏ回路）で駆動す
ることができ、この結果遅延時間と消費電力を大幅に削
減できる。また、バッファを設けることなく各ブロック
とバス３０とを直接接続することもできる。更に、図２
に示すようロジックチップ１とメモリチップ２を接続す
るためのＩ／Ｏ回路６、７を必要としないので、この分
だけ遅延時間と消費電力を更に削減できる。

【００１５】なお、後述するように、バス１３はロジッ
クチップ１１又はメモリチップ１２のどちらか一方に形
成しても良く、両方に形成しても良い。

【００１６】次に、本発明の第１の実施の形態を説明す
る。

【００１７】図４は本発明の第１の実施の形態によるマ
ルチチップ半導体装置を示す図である。図示するマルチ
チップ半導体装置は、ロジックチップ１０Ａと、この上
に搭載されるメモリチップ２０Ａとを有する。メモリチ
ップ２０Ａを搭載する際、ロジックチップ１０Ａのチッ
プ面とメモリチップ２０Ａのチップ面とを向かい合わせ
にする。メモリチップ２０Ａは、ロジックチップ１０Ａ
よりも大きい。メモリチップ２０Ａは、半導体チップに
形成された４つのメモリブロック２１_１〜２１ _４と、４
つのＩ／Ｏ回路（バッファ回路）２２_１〜２２_４とを具
備し、更に巨大配線で形成されるバス３０Ａとを具備す
る。各Ｉ／Ｏ回路２２_１〜２２_４とバス３０Ａとは、コ
ンタクト部２３で電気的に接続されている。Ｉ／Ｏ回路
２２_１〜２２_４とメモリブロック２１_１〜２１_４はそれ
ぞれ電気的に接続されているので、メモリブロック２１
_１〜２１_４はバス３０Ａを介して互いに接続されてい
る。また、バス３０Ａの各バス線には、ロジックチップ
１０Ａと電気的接続を取るためのパッド２４が設けられ
ている。

【００１８】図５は、図４に示すメモリチップ２０Ａの
Ｉで示す部分の断面図である。半導体基板３３上（チッ
プ面上）には、多層配線層３５が形成されている。多層
配線層３５は、多層に構成された配線層３５ａ、３５ｂ
を有する。各配線層３５ａ、３５ｂはポリイミドなどの
絶縁層で絶縁され、最上部の配線層３５ｂ上にはポリイ
ミドなどの絶縁層が設けられている。図５では、便宜
上、多層配線層３５の絶縁層を一括して参照番号３４で
示してある。また、多層配線層３５は電極３６（第１の
電極）を有する。電極３６はコンタクト部４１ａ、４１
ｂ及び中間の配線層を介して、半導体基板３３に形成さ
れた拡散層３３ａに電気的に接続される。

【００１９】絶縁層３４上には絶縁層３７が設けられ、
この上に巨大配線層３８が形成されている。巨大配線層
３８は、図４に示すバス３０Ａの１本のバス線を構成す
る。巨大配線層３８は、コンタクト部２３で電極３６と
コンタクトしている。電極部３６は、絶縁層３４に設け
られたコンタクトホールから露出している。コンタクト
部２３は、絶縁層３４と３７に形成されたコンタクトホ
ールに巨大配線層３８が入り込んで電極３６に接続する
構成である。巨大配線層３８の幅及び厚みは多層配線層
３５の配線層３５ａ、３５ｂよりも大きく、例えば５〜
１０μｍである。

【００２０】巨大配線層３８の上には、カバー膜３９が
設けられている。カバー膜３９は開口部（スルーホー
ル）を有し、そこから巨大配線層３８が露出している。
開口部は、外部接続用（ロジックチップ１０Ａと接続す
るための）の電極４２（第２の電極）であり、パッド２
４に相当する。

【００２１】ロジックチップ１０Ａは、半導体チップに
形成された３つの機能ブロック２７ _１〜２７_３を有す
る。各機能ブロック２７_１〜２７_３上は、これらとコン
タクトするコンタクト部２８、とコンタクト部２８に接
続された外部接続用（メモリチップ２０Ａに接続するた
めの）突起電極であるバンプ２９とが設けられている。
バンプ２９と、メモリチップ２０Ａのパッド２４とは、
ロジックチップ１０Ａをメモリチップ２０Ａに重ね合わ
せた場合に、互いにコンタクトして電気的接続がなされ
るように配置されている。

【００２２】図６は、ロジックチップ１０ＡのＩＩで示
す部分の断面図である。なお、説明を簡単にするため
に、図５に示す部分と同様の部分には同じ参照番号を付
してある。バンプ２９となる突起電極４０（第２の電
極）が巨大配線３８Ａ上に形成されている。巨大配線３
８Ａは、コンタクト部２８を形成する電極３６（第１の
電極）と突起電極４０とを電気的に接続するためのもの
であり、メモリチップ２０Ａの巨大配線３８のように、
長手方向に長く延びてはいない。ロジックチップ１０Ａ
をメモリチップ２０Ａ上に搭載した際、バンプ４０がパ
ッド４２に接触し、電気的な接続が形成される。つま
り、図４において、各バンプ２９は対応するパッド２４
上に重なり、電気的な接続が形成される。

【００２３】この結果、ロジックチップ１０Ａの機能ブ
ロック２７_１〜２７_３は、メモリチップ２０Ａのバス３
０Ａを介して互いに接続される。つまり、バス３０Ａは
ロジックチップ１０Ａとメモリチップ２０Ａとで共用さ
れる。なお、図４に示すロジックチップ１０Ａ上の破線
は、メモリチップ２０Ａ上のバス３０Ａとの位置的対応
を示すものである。

【００２４】図４の構成では、巨大配線で形成されるバ
ス３０の各バス線には、複数のコンタクト部２３と複数
のパッド２４とが接続されている。しかしながら、この
構成は複数のブロックが設けられている場合の一例であ
って、この構成に限定されない。各バス線に１つのコン
タクト部２３と複数のパッド２４が接続される構成や、
各バス線に複数のコンタクト部２３と１つのパッド２４
が接続される構成もある。また、図４の構成では各バス
線に接続されるコンタクト部２３とパッド２４の数は同
じであるが、各バス線毎に異なる構成もある。更に、ロ
ジックチップ１０Ａが複数の機能ブロックに分割されて
いない場合には、例えば、図４に示す機能ブロック２上
のコンタクト２８とバンプ２９のみを設ける構成で良
い。

【００２５】また、巨大配線のバス３０Ａはメモリチッ
プ２０Ａでははく、ロジックチップ１０Ａに形成しても
よい。

【００２６】図４に示すマルチチップ半導体装置と外部
とのインタフェースは、ロジックチップ１０Ａを介す
る。図４に示す構成では、ロジックチップ１０Ａがメモ
リチップ２０Ａよりも小さく、外部接続用（外部インタ
フェース用）の電極をロジックチップ１０Ａに設ける余
裕がない。このため、メモリチップ２０Ａの周辺領域で
あって、ロジックチップ１０Ａと重なり合わない領域
に、外部接続用のパッド２６を形成している。外部接続
用パッド２６は、巨大配線４３を介してチップ間コンタ
クト用パッド２５に１対１に接続されている。外部接続
用パッド２６は、例えば図５に示す電極３６と同様に設
けられている。外部接続用パッド２６は絶縁層から露出
している。巨大配線４３は、図５に示す巨大配線３８と
同じレベル、つまり絶縁層３７の上に設けられており、
チップ間コンタクト用パッド２５は電極４２と同様に設
けられている。パッド２５はメモリチップ２０Ａの内部
回路に直接接続されない。

【００２７】ロジックチップ１０Ａには、対応する機能
ブロック２７_１〜２７_３と電気的に接続されるコンタク
ト部３１と、これに接続されるバンプなどの突起電極３
２が形成されている。コンタクト部３１と突起電極３２
とは、コンタクト部２８と突起電極２９と同様の構成で
ある。ロジックチップ１０Ａをメモリチップ２０Ａ上に
重ね合わせると、突起電極３２がパッド２５にコンタク
トして、機能ブロック２７_１〜２７_３と外部接続用パッ
ド２６とが電気的に接続される。なお、外部接続用パッ
ド２６には、ボンディングワイヤやＴＡＢ（Ｔａｐｅ
ＡｕｔｏｍａｔｅｄＢｏｎｄｉｎｇ）などが接続され
る。

【００２８】以上説明したように、本発明の第１の実施
の形態によれば、図３を参照して説明した効果が得られ
る。

【００２９】次に、本発明の第２の実施の形態について
説明する。

【００３０】図７は、本発明の第２の実施の形態による
マルチチップ半導体装置を示す図である。図中、前述し
た構成要素と完全に同一又は同一性のある構成要素には
同一の参照番号を付す。図示するマルチチップ半導体装
置は、ロジックチップ１０Ｂとメモリチップ２０Ｂとを
有する。第２の実施の形態が第１の実施の形態と相違す
る部分は、次の通りである。

【００３１】ロジックチップ１０Ｂは、前述した３つの
機能ブロック２７_１〜２７_３に加え、４番目の機能ブロ
ック２７_４を具備する。なお、第１の実施の形態におけ
るロジックチップ１０Ａの機能ブロック２７_２と第２の
実施の形態におけるロジックチップ１０Ｂの機能ブロッ
ク２７_２とは大きさが異なるが、１つの機能ブロックと
いう意味において同一性のある構成要素なので、同一の
参照番号を付してある。この扱いは、他の構成要素でも
同様である。

【００３２】機能ブロック２７_４をメモリチップ２０Ｂ
の巨大配線のバス３０Ａに接続させるために、ロジック
チップ１０Ｂに巨大配線によるバス４０Ａを設けてい
る。バス４０Ａは、バス３０Ａから分岐したバスと言え
る。また、両方のチップに巨大配線のバスを設けたとも
言える。バス４０Ａの各バス線は、コンタクト部２８を
介して機能ブロック２７_４に接続されている。また、各
バス線には、バンプなどの突起電極２９ａが設けられて
いる。突起電極２９ａは、突起電極２９と同じ構成であ
る。

【００３３】ロジックチップ１０Ｂをメモリチップ２０
Ｂに重ね合わせた時、突起電極２９ａは、メモリチップ
２０Ｂのバス３０Ａに設けられたパッド２４ａに接続す
る。つまり、突起電極２９ａとパッド２４ａとは対応す
る位置に配置されている。これにより、機能ブロック２
７_４はバス４０Ａを介してバス３０Ａに接続される。

【００３４】次に、図８を参照して本発明の第３の実施
の形態によるマルチチップ半導体装置を説明する。図
中、前述した構成要素と完全に同一又は同一性のある構
成要素には同一の参照番号を付す。図示するマルチチッ
プ半導体装置は、ロジックチップ１０Ｃとメモリチップ
２０Ｃとを有する。ロジックチップ１０Ｃは第２の実施
の形態と同様に４つの機能ブロック２７_１〜２７_４を有
するが、その配置が大きく異なる。ロジックチップ１０
Ｃをメモリチップに重ね合わせた場合に、機能ブロック
２７_１〜２７_４は、メモリチップ２０Ｃのバス３０Ａ上
に位置しないので、第１や第２の実施の形態のような配
置では、機能ブロック２７_１〜２７_４をバス３０Ａに接
続できない。

【００３５】第３の実施の形態は、この点を考慮したも
ので、ロジックチップ１０Ｃに機能ブロック２７_１〜２
７_４を互いに接続する巨大配線のバス４０Ｂを設けたも
のである。各機能ブロック２７_１〜２７_４とのコンタク
トを適切に取るために、バス４０Ｂは直線ではなく、屈
曲している。バス４０Ｂの途中には、バンプなどの突起
電極２９が設けられている。突起電極２９に対応して、
メモリチップ２０Ｃのバス３０Ａにはパッド２４ａが設
けられている。ロジックチップ１０Ｃをメモリチップ２
０Ｃに重ね合わせると、突起電極２９がパッド２４ａに
コンタクトする。これにより、バス３０Ａと４０Ｂとが
電気的に接続される。

【００３６】次に、図９を参照して本発明の第４の実施
の形態によるマルチチップ半導体装置を説明する。図
中、前述した構成要素と完全に同一又は同一性のある構
成要素には同一の参照番号を付す。図示するマルチチッ
プ半導体装置は、ロジックチップ１０Ｄとメモリチップ
２０Ｄとを有する。

【００３７】メモリチップ２０Ｄは、４つのメモリブロ
ック２１_１〜２１_４と、６つのＩ／Ｏ回路（バッファ）
２２_１〜２２_６と、２つの平行に延びているバス３０Ｂ
_１、３０Ｂ_２とを有する。各バス３０Ｂ_１、３０Ｂ_２は
巨大配線で形成されている。バス３０Ｂ_１は、コンタク
ト部２３を介してＩ／Ｏ回路２２_１、２２_３、２２_６に
接続されている。また、パッド２４が図示するように配
列されている。同様に、バス３０Ｂ_２は、コンタクト部
２３を介してＩ／Ｏ回路２２_２、２２_４、２２ _５に接続
されている。また、パッド２４が図示するように配列さ
れている。図９に示すＩ／Ｏ回路２２_１〜２２_６の配置
は、チップ面を効率的に利用するものである。

【００３８】ロジックチップ１０Ｄは、２つの機能ブロ
ック２７_１、２７_２と、巨大配線で形成される２つのバ
ス４０Ｃ_１、４０Ｃ_２を具備する。これらのバス４０Ｃ
_１、４０Ｃ_２は、ロジックチップ１０Ｄをメモリチップ
２０Ｄに重ね合わせた時に、メモリチップ２０Ｄのバス
３０Ｂ_１と３０Ｂ_２を互いに接続するために設けられて
いる。バス４０Ｃ_１、４０Ｃ_２は平行で、ロジックチッ
プ１０Ｄの短手方向に延びている。バス４０Ｃ_１は、コ
ンタクト部２８を介して機能ブロック２７_１とコンタク
トする。バス４０Ｃ_１には、バンプなどの突起電極２９
が形成されている。１本のバス線には２つの突起電極が
形成されている。同様に、バス４０Ｃ_２は、コンタクト
部２８を介して機能ブロック２７_２とコンタクトする。
バス４０Ｃ_２には、バンプなどの突起電極２９が形成さ
れている。１本のバス線には２つの突起電極が形成され
ている。

【００３９】ロジックチップ１０Ｄをメモリチップ２０
Ｄに重ね合わせると、ロジックチップ１０Ｄの突起電極
２９は、メモリチップ２０Ｄの対応するパッド２４に接
続される。これにより、メモリチップ２０Ｄに設けられ
たバス３０Ｂ_１、３０Ｂ_２の対応するバス線同士がバス
４０Ｃ_１、４０Ｃ_２を介して互いに接続されるととも
に、機能ブロック２７_１、２７_２にも接続される。つま
り、一方のチップに設けられた複数のバスを、他方のチ
ップに設けられたバスで互いに接続する。

【００４０】図１０は、本発明の第５の実施の形態によ
るマルチチップ半導体装置を示す図である。図中、前述
した構成要素と完全に同一又は同一性のある構成要素に
は同一の参照番号を付す。図示するマルチチップ半導体
装置は、ロジックチップ１０Ｅとメモリチップ２０Ｅと
を有する。

【００４１】メモリチップ２０Ｅは８つのメモリブロッ
ク２１_１〜２１_８と、対応する８つのＩ／Ｏ回路２２_１
〜２２_８と、巨大配線で形成されたループ状のバス３０
Ｃを有する。各Ｉ／Ｏ回路２２_１〜２２_８はコンタクト
部２３を介してバス３０Ｃに接続される。また、バス３
０Ｃ上には、ロジックチップ１０Ｅとのコンタクト用パ
ッド２４が設けられている。ロジックチップ１０Ｅは、
３つの機能ブロック２７_１〜２７_３と、コンタクト部２
８と、バンプなどの突起電極２９とを具備する。

【００４２】ロジックチップ１０Ｅをメモリチップ２０
Ｃ上に重ね合わせることで、突起電極２９がパッド２４
にコンタクトする。これにより、ロジックチップ１０Ｅ
の機能ブロック２７_１〜２７_３はループ状のバス３０Ｃ
に接続される。

【００４３】バス３０Ｃはループ状なので、バスと回路
との接続の自由度が高くなる。また、バス３０Ｃには端
がないため信号の反射がなく、高速動作が可能である。

【００４４】図１１は、本発明の第５の実施の形態によ
るマルチチップ半導体装置の変形例を示す図である。図
中、前述した構成要素と完全に同一又は同一性のある構
成要素には同一の参照番号を付す。図示するマルチチッ
プ半導体装置は、ロジックチップ１０Ｆとメモリチップ
２０Ｆとを有する。

【００４５】図１１に示す構成が図１０に示す構成と相
違する点は、ロジックチップ１０Ｆの方がメモリチップ
２０Ｆよりも大きいこと、巨大配線で形成されるループ
状のバスがロジックチップ１０Ｆに設けられていること
（参照番号４０Ｃで示す）、外部とのインタフェース用
のパッドがロジックチップ１０Ｆに設けられていること
（参照番号４９で示す）、及びメモリチップ２０Ｆをロ
ジックチップ１０Ｆ上に重ね合わせることである。

【００４６】ロジックチップ１０Ｆに設けられたループ
状のバス４０Ｃは、コンタクト部４６を介して機能ブロ
ック２７_１〜２７_３に接続される。また、バス４０Ｃ上
には、メモリチップ２０Ｆとコンタクトするためのパッ
ド４７が設けられている。

【００４７】メモリチップ２０Ｆには、各Ｉ／Ｏ回路２
２_１〜２２_８とコンタクトするコンタクト部４４、及び
これに接続するバンプなどの突起電極４５が設けられて
いる。コンタクト部４４と突起電極４５とは、図６に示
すような構成の巨大配線で接続されている。

【００４８】ロジックチップ１０Ｆのパッド４７とメモ
リチップ２０Ｆの突起電極４５は、メモリチップ２０Ｆ
をロジックチップ１０Ｆに重ね合わせた時にコンタクト
するように配置されている。これにより、メモリチップ
２０Ｆのメモリブロック２１ _１〜２１_８は、Ｉ／Ｏ回路
２１_１〜２１_８及び巨大配線で形成されたループ上のバ
ス４０Ｃを介して互いに接続される。

【００４９】図１２は、本発明の第６の実施の形態によ
るマルチチップ半導体装置を示す図である。図中、前述
した構成要素と完全に同一又は同一性のある構成要素に
は同一の参照番号を付す。図示するマルチチップ半導体
装置は、ロジックチップ１０Ｇとメモリチップ２０Ｇと
を有する。

【００５０】メモリチップ２０Ｇは、巨大配線で形成さ
れるＵ字状のバス３０Ｄを有する。Ｕ字状のバス３０Ｄ
は、バスをループ状に形成できない場合に有効である。
バス３０Ｄの各バス線は、コンタクト部２３を介して各
Ｉ／Ｏ回路２２_１〜２２_８に接続されている。各バス線
の一端は、Ｉ／Ｏ回路２２_１で終端され、他端はＩ／Ｏ
回路２２_２で終端されている。また、各バス線上にはパ
ッド２４が形成されている。ロジックチップ１０Ｇは、
３つの機能ブロック２７_１〜２７_３と、コンタクト部２
８と、バンプなどの突起電極２９とを具備する。

【００５１】ロジックチップ１０Ｇをメモリチップ２０
Ｇ上に重ね合わせることで、突起電極２９がパッド２４
にコンタクトする。これにより、ロジックチップ１０Ｇ
の機能ブロック２７_１〜２７_３はＵ字状のバス３０Ｄに
接続される。

【００５２】図１３は、本発明の第７の実施の形態によ
るマルチチップ半導体装置を示す図である。図中、前述
した構成要素と完全に同一又は同一性のある構成要素に
は同一の参照番号を付す。図示するマルチチップ半導体
装置は、ロジックチップ１０Ｈとメモリチップ２０Ｈと
を有する。

【００５３】第７の実施の形態は、第６の実施の形態に
対し、ロジックチップ２０Ｉに巨大配線で形成されるバ
ス４０Ｄを設け、ロジックチップ１０Ｈをメモリチップ
２０Ｈに重ね合わせた状態で、Ｕ字状のバス３０Ｄとバ
ス４０Ｄとが互いに接続され、ループ状のバスが形成さ
れることを特徴とする。このために、バス４０の両端に
はバンプなどの突起電極２９ｂが構成され、これに対応
するバス３０Ｄ上の位置にパッド２４ｂが形成されてい
る。

【００５４】図１４は、本発明の第８の実施の形態によ
るマルチチップ半導体装置を示す図である。図中、前述
した構成要素と完全に同一又は同一性のある構成要素に
は同一の参照番号を付す。図示するマルチチップ半導体
装置は、ロジックチップ１０Ｉとメモリチップ２０Ｉと
を有する。

【００５５】第８の実施の形態は、巨大配線を多層構造
にしたことを特徴とする。メモリチップ２０Ｉは、２層
構成の巨大配線を有する。第１層目はバス３０Ｂ_１、３
０Ｂ _２を構成する巨大配線であり、第２層目はバス３０
Ｅ_１、３０Ｅ_２を構成する巨大配線である。図１４で
は、第２層目のバス３０Ｅ_１、３０Ｅ_２を二重線で図示
してある。図示する構成では、第１層目と第２層目のバ
スは直交するように配置されている。第１層目のバス３
０Ｂ_１、３０Ｂ_２と第２層目のバス３０Ｅ_１、３０Ｅ_２
とはスルーホール（ビアホール）５０を介して接続され
ている。また、第２層目のバス３０Ｅ_１、３０Ｅ_２に
は、ロジックチップ１０Ｉとの接続用パッド２４ｃが図
示するように設けられている。

【００５６】図１５は、第１層目の巨大配線と第２層目
の巨大配線との関係を示す断面図である。第１層目の巨
大配線３８と第２層目の巨大配線５１とは、スルーホー
ル５０を介して電気的に接続されている。第２層目の巨
大配線５１は、カバー膜５３で覆われている。なお、１
層構成の場合、絶縁膜３９はカバー膜であったが、図１
５の例のように多層構造ではポリイミドなどの層間絶縁
膜となる。巨大配線５１を一部露出させ、ロジックチッ
プ１０Ｉとの電気的接続を形成するためのパッド５２と
する。このパッド５２は、図１４に示すパッド２４ｃに
相当する。なお、図１５に示す第１層目の巨大配線３８
と第２層目の巨大配線５１は平行であり図１４と異なる
が、図１５はあくまで第１層目と第２層目の巨大配線間
の多層関係を分り易く図示すために敢えてそのように図
示してある。

【００５７】第１層目のバス３０Ｂ_１と３０Ｂ_２との電
気的接続は第２層目のバス３０Ｅ_１と３０Ｅ_２とで形成
されるため、ロジックチップ１０Ｉは図９に示すロジッ
クチップ１０Ｄの巨大配線によるバス４０Ｃ_１、４０Ｃ
_２を具備しない。

【００５８】本発明の多層構造は上述したような２層構
造に限定されず、何層であっても良い。

【００５９】図１６は、本発明の第９の実施の形態によ
るマルチチップ半導体装置を示す図である。図中、前述
した構成要素と完全に同一又は同一性のある構成要素に
は同一の参照番号を付す。図示するマルチチップ半導体
装置は、ロジックチップ１０Ｊとメモリチップ２０Ｊと
を有する。

【００６０】第９の実施の形態は、巨大配線をチップ内
の回路を接続する配線としても用いることを特徴とす
る。巨大配線５８は、ロジックチップ１０Ｊ内の機能ブ
ロッ２７_１と２７_３を接続するものである。巨大配線５
８の両端部は、コンタクト部６０により機能ブロッ２７
_１と２７_３に接続されている。

【００６１】巨大配線５４は、ロジックチップ１０Ｊの
機能ブロック２７_１と２７_３を接続するために、メモリ
チップ２０Ｊ側に設けられたものである。機能ブロック
２７ _１と２７_３には、コンタクト部６２とこれに接続す
るバンプなどの突起電極６２が設けられている。メモリ
チップ２０Ｊに設けられた巨大配線５４の両端には、重
ね合わせた時に突起電極６１と接続されるパッド５５が
設けられている。機能ブロック２７_１と２７_３は、メモ
リチップ２０Ｊに設けられた巨大配線５４で電気的に接
続される。

【００６２】巨大配線５９はロジックチップ１０Ｊに設
けられ、メモリチップ２０Ｊの巨大配線によるバス３０
の上下にあるパッド状の電極５７を電気的に接続するも
のである。電極５７は、メモリチップ２０Ｊの回路に接
続するコンタクト部５６と電気的に接続されている。コ
ンタクト部５６と電極５７とは、図５に示す構成と同様
に構成されている。

【００６３】以上の通り、巨大配線はチップ内の回路を
接続するためにも利用できる。

【００６４】以上説明した第１から第９の実施の形態に
おけるメモリチップ２０Ａ〜２０Ｊのメモリブロックを
以下に説明するように構成すると、汎用性の高いシステ
ムＬＳＩが構成できる。

【００６５】図１７は、上記の点を考慮したシステムＬ
ＳＩの構成例である。図示するシステムＬＳＩは、フラ
ッシュ（Ｆｌａｓｈ）などの不揮発性メモリ６５、キャ
ッシュメモリなどとして用いられるＳＲＡＭなどの高速
メモリ６６、及びＤＲＡＭなどの大容量ＲＡＭ６７を具
備する。これらのメモリは、巨大配線で形成されるバス
３００に接続されている。また、このバス３００には、
機能ブロック６８〜７０を具備するロジック部２００が
接続されている。各機能ロジック６８〜７０は、バス３
００を介して各メモリ６５〜６７に自由にアクセスでき
る。これにより、数々の用途に対応できるシステムＬＳ
Ｉとなる。

【００６６】以下に説明する各実施の形態は、図１７に
示すシステムＬＳＩを構成するものである。

【００６７】図１８は、本発明の第１０の実施の形態に
よるマルチチップ半導体装置を示すである。図中、前述
した構成要素と完全に同一又は同一性のある構成要素に
は同一の参照番号を付す。図示するマルチチップ半導体
装置は、ロジックチップ１０Ｋとメモリチップ２０Ｋと
を有する。

【００６８】メモリチップ２０Ｋは、単一のチップの中
に、フラッシュメモリなどの不揮発性メモリ６５、ＳＲ
ＡＭなどの高速メモリ６６、ＤＲＡＭなどの大容量メモ
リ６７の各メモリブロックを形成し、これらを巨大配線
で形成されたループ状のバス３０Ｄ（図１７のバス３０
０に相当する）で接続したものである。換言すれば、メ
モリチップ２０Ｋは、図１０に示すメモリチップ２０Ｅ
のメモリブロックをフラッシュ、ＳＲＡＭ及びＤＲＡＭ
に造り分けたものに相当する。

【００６９】ロジックチップ１０Ｋは、複数の機能ブロ
ック２７_１〜２７_３（それぞれ図１７の機能ブロック６
８〜７０に対応する）、コンタクト部２８及びこれに接
続されるバンプなどの突起電極２９を具備するもので、
図１０に示すロジックチップ１０Ｅに相当する。ロジッ
クチップ１０Ｋは、メモリチップ２０Ｋ上に搭載され
る。

【００７０】図１９は、本発明の第１１の実施の形態に
よるマルチチップ半導体装置を示す図である。図中、前
述した構成要素と完全に同一又は同一性のある構成要素
には同一の参照番号を付す。

【００７１】上述した第１０の実施の形態で用いられる
メモリチップ２０Ｋは、１つのチップに３種類の異なる
メモリを混在させるため、統一したプロセス技術が必要
になる。これに対し、図１９に示す構成は、３つの異な
るメモリを別チップとしたもので、プロセス上の制約な
く製造できる。

【００７２】図１９に示すように、フラッシュメモリな
どの不揮発性メモリチップ６５Ａ、ＳＲＡＭなどの高速
メモリチップ６６Ｂ、ＤＲＡＭなどの大容量メモリチッ
プ６７Ａをロジックチップ１０Ｌ上に搭載する。ロジッ
クチップ１０Ｌは、３つのメモリチップ６５Ａ〜６７Ａ
を合わせたチップ面積よりも広いチップ面積を有する。
各メモリチップ６５Ａ〜６７Ａは、内部回路とコンタク
トするコンタクト部４４及びバンプなどの突起電極４５
を具備する。

【００７３】ロジックチップ１０Ｌは、巨大配線で形成
されたループ上のバス４０Ｃを有し、コンタクト部４６
を介して機能ブロック２７_１〜２７_３に接続されてい
る。各バス線上には、３つのメモリチップ６５Ａ、６６
Ａ及び６７Ａの突起電極４５にコンタクトする４７が形
成されている。

【００７４】なお、巨大配線によるバス４０Ｃは必ずし
もロジックチップ１０Ｌに用意する必要はなく、例えば
全部又は一部をメモリチップに形成しても良い。例え
ば、前述した図１３に示す本発明の第７の実施の形態と
同様に、メモリチップ６７Ａに巨大配線によるバスを形
成し、ロジックチップ１０Ｌのバスと接続することでル
ープ状のバスを形成することとしても良い。

【００７５】図２０は、本発明の第１２の実施の形態に
よるマルチチップ半導体装置を示す図である。図中、前
述した構成要素と完全に同一又は同一性のある構成要素
には同一の参照番号を付す。図２０に示すマルチチップ
半導体装置は、フラッシュメモリなどの不揮発性メモリ
チップ６５Ｂ、ＳＲＡＭなどの高速メモリチップ６６
Ｂ、及びＤＲＡＭ等の大容量メモリ６７Ｂ、及びロジッ
クチップ１０Ｍを具備する。ロジックチップ１０Ｍのチ
ップ面積は、３つのメモリチップ６５Ｂ、６５Ｂ、６７
Ｂを合わせたチップ面積よりも狭い。

【００７６】ロジックチップ１０Ｍは、巨大配線による
ループ状のバス４０Ｃを有する。３つのメモリチップ６
５Ｂ〜６７Ｂを図示するように配置し、その上にロジッ
クチップ１０Ｍを載せる。これにより、各メモリチップ
６５Ｂ〜６７Ｂの突起電極４６がバス４０Ｃ上のパッド
４７に接続し、これらのチップとバス４０Ｃとが電気的
に接続される。各メモリチップ６５Ｂ〜６７Ｂは、バン
プなどの突起電極７１、外部接続用のバッド７３、及び
突起電極７１と外部接続用パッド７３とを接続する巨大
配線７２を具備する。ロジックチップ１０Ｍは内部回路
に接続されるコンタクト部６９と、これに接続されるパ
ッド７０とを具備する。ロジックチップ１０Ｍをメモリ
チップ６５Ｂ〜６７Ｂに搭載すると、パッド７０が対応
するメモリチップ６５Ｂ〜６７Ｂの突起電極７１に接続
する。これにより、ロジックチップ１０Ｍを介した外部
とのインタフェースがメモリチップ６５Ｂ〜６７Ｂを介
して実現できる。

【００７７】図２１は、メモリチップ６５Ｂ〜６７Ｂ上
にロジックチップ１０Ｍと搭載した状態のマルチチップ
半導体装置の斜視図である。メモリチップ６５Ｂ〜６７
Ｂは、パッケージのステージ上に搭載されている。つま
り、紙面はパッケージのステージに相当する。ボンディ
ングワイヤ７６を用いて、メモリチップ６５Ｂ〜６７Ｂ
の外部接続用パッド７１とパッケージのステージ上に形
成された電極７５とが電気的に接続される。メモリチッ
プ６５Ｂ〜６７Ｂ及びロジックチップ１０Ｍは、図示を
省略する樹脂で覆われる。

【００７８】図２２は、本発明の第１３の実施の形態に
よるマルチチップ半導体装置を示す図である。図中、前
述した構成要素と完全に同一又は同一性のある構成要素
には同一の参照番号を付す。図２２に示すマルチチップ
半導体装置は、フラッシュメモリなどの不揮発性メモリ
チップ６５Ｃ、ＳＲＡＭなどの高速メモリチップ６６
Ｃ、及びＤＲＡＭ等の大容量メモリ６７Ｃ、及びロジッ
クチップ１０Ｎを具備する。

【００７９】図２２に示す構成は、図２０に示す構成の
変形例に相当するもので、メモリチップ６７Ｃに巨大配
線で形成されるループ状のメインのバス３０Ｅを設け、
その他のメモリチップ６５Ｃ、６６Ｃに支線のバス３０
Ｅ_１、３０Ｅ_２をそれぞれ設け、更にロジックチップ１
０Ｎに支線となる２組のバス４０Ｄ_１、４０Ｄ_２を設け
たものである。

【００８０】メモリチップ６７Ｃは、バス３０Ｅと内部
回路とを電気的に接続するコンタクト部２３、及びバス
３０Ｅ上に設けられたパッド２４とを有する。メモリチ
ップ６５Ｃは、バス３０Ｅ_１と内部回路とを電気的に接
続するコンタクト部２８、及びバス３０Ｅ_１上に設けら
れたバンプなどの突起電極２９を有する。バス３０Ｅ _１
は、屈曲したパターンを有する。同様に、メモリチップ
６６Ｃは、バス３０Ｅ _２と内部回路とを電気的に接続す
るコンタクト部２８、及びバス３０Ｅ_２上に設けられた
バンプなどの突起電極２９を有する。バス３０Ｅ_２は、
屈曲したパターンを有する。ロジックチップ１０Ｎは、
バス４０Ｄ_１、４０Ｄ_２と内部回路とを電気的に接続す
るコンタクト部２８、及びバス４０Ｄ_１、４０Ｄ_２上に
設けられたバンプなどの突起電極２９を有する。また、
ロジックチップ１０Ｎは、外部接続用のパッド７７を有
する。

【００８１】メモリチップ６７Ｃを図示するようにして
他のチップ６５Ｃ、６６Ｃ、１０Ｎ上に重ねると、チッ
プ６５Ｃ、６６Ｃ、１０Ｎの突起電極２９がメモリチッ
プ６７Ｃのパッド２４にコンタクトする。これにより、
メインのバス３０Ｅに支線のバス３０Ｅ_１、３０Ｅ_２、
４０Ｄ_１、４０Ｄ_２が接続される。

【００８２】なお、上記説明では便宜上、メモリチップ
６５Ｃ、６６Ｃ、６７Ｃをそれぞれ不揮発性メモリチッ
プ、高速メモリチップ及び大容量メモリチップとした
が、本実施の形態はこの組み合わせに限定されない。例
えば、メモリチップ６７Cが高速メモリチップであって
も良い。また、ロジックチップ１０Ｎをメモリチップと
し、６５Ｃ〜６７Ｃのいずれか一つをロジックチップと
しても良い。

【００８３】図２３は、本発明の第１４の実施の形態に
よるマルチチップ半導体装置を示す図である。図中、前
述した構成要素と完全に同一又は同一性のある構成要素
には同一の参照番号を付す。図２３に示すマルチチップ
半導体装置は、４つのチップ８０_１〜８０_４を具備し、
チップ８０_１と８０_２を長手方向の辺が向かい合うよう
に並べ、その上にチップ８０_３と８０_４を載せる構成で
ある。このように組み立てた状態で、巨大配線で形成さ
れるループ状のバス８１が形成される。

【００８４】チップ８０_１と８０_２はそれぞれ、巨大配
線で形成されるバス８１_１、８１_２、内部回路とバスと
を電気的に接続するコンタクト部２３、バス上に形成さ
れたパッド２４、及び外部接続用のパッド７７を具備す
る。チップ８０_３と８０_４はそれぞれ、巨大配線で形成
されるバス８１_３、８１_４、内部回路とバスとを電気的
に接続するコンタクト部２８、及びバス上に形成された
バンプなどの突起電極２９を具備する。

【００８５】チップ８０_３と８０_４をチップ８０_１と８
０_２に載せることで突起電極２８とパッド２３とがコン
タクトし（図中、黒丸で示す）、ループ状のバス８１が
形成される。

【００８６】図２４は、図２３に示すマルチチップ半導
体装置の斜視図である。チップ８０ _１〜８０_４は、パッ
ケージのステージ上に搭載されている。つまり、紙面は
パッケージのステージに相当する。ボンディングワイヤ
７６を用いて、チップ８０_１〜８０_４の外部接続用パッ
ド７１とパッケージのステージ上に形成された電極７５
とが電気的に接続される。チップ８０_１〜８０_４は、図
示を省略する樹脂で覆われる。

【００８７】図２５は、本発明の第１５の実施の形態に
よるマルチチップ半導体装置を示す図である。図中、前
述した構成要素と完全に同一又は同一性のある構成要素
には同一の参照番号を付す。図２５に示すマルチチップ
半導体装置は、３つのチップ８５_１〜８５_４を具備し、
チップ８５_１と８５_２を長手方向の辺が向かい合うよう
に並べ、その上にチップ８５_３を載せる構成である。

【００８８】チップ８５_１と８５_２はそれぞれ、巨大配
線で形成されるバス８６_１、８６_２、内部回路とバスと
を電気的に接続するコンタクト部２３、バス上に形成さ
れたパッド２４、及び外部接続用のパッド７７を具備す
る。チップ８５_３は、巨大配線で形成されるバス８
６_３、内部回路とバスとを電気的に接続するコンタクト
部２８、及びバス上に形成されたバンプなどの突起電極
２９を具備する。

【００８９】図２５に示すようにしてチップ８５_３をチ
ップ８５_１と８５_２に載せることで突起電極２８とパッ
ド２３とがコンタクトし（図中、黒丸で示す）、バス８
６_１、８６_２とバス８６_３とが電気的に接続される。

【００９０】図２６は、システムＬＳＩとして汎用性の
高い別の（図１７とは異なる）構成のマルチチップ半導
体装置を示すブロック図である。図示するマルチチップ
半導体装置は、フラッシュメモリなどの不揮発性メモリ
６５、ＤＲＡＭなどの大容量メモリ６７、画像データを
格納するフレームメモリ９１、巨大配線で形成されるバ
ス３００Ａ、及びロジックチップ６８を具備する。

【００９１】ロジックチップ６８は、フレームメモリ９
１に格納された画像データに所定の画像処理を施し、処
理で得られたデータをメモリチップ６５、６７に送る。
実際の処理では、フレームメモリ９１からデータを読出
しつつ、画像処理したデータをメモリチップ６５、６７
へ送出する。従って、図１７に示すシステム構成ではバ
ス３００が各チップに共通に設けられているため、上記
並列処理を効率的に行うことは難しい。

【００９２】図２６はこの点を考慮したもので、フレー
ムメモリ９１をバス３００Ａに接続せず、バス９２を用
いてロジックチップ６８に直接接続する構成である。バ
ス９２も巨大配線で構成することが好ましい。

【００９３】図２７は、図２６に示すシステム構成を有
する本発明の第１６の実施の形態によるマルチチップ半
導体装置を示す図である。図中、前述した構成要素と完
全に同一又は同一性のある構成要素には同一の参照番号
を付す。

【００９４】不揮発性メモリチップ６５Ｄ、大容量メモ
リチップ６７Ｄ及びフレームメモリ９１を図示するよう
に配置し、その上にロジックチップ６８Ｄを載せる。不
揮発性メモリチップ６５Ｄ、大容量メモリチップ６７Ｄ
及びフレームメモリ９１はそれぞれ、内部回路とコンタ
クトするコンタクト部９３、外部接続用のパッド９４及
びコンタクト部９３と外部接続用パッド９４とを接続す
る巨大配線８８とを有する。また、不揮発性メモリチッ
プ６５Ｄ、大容量メモリチップ６７Ｄ及びフレームメモ
リ９１はそれぞれ、内部回路とコンタクトするコンタク
ト部９５、及びこれに接続するバンプなどの突起電極９
６を具備する。コンタクト部９５と突起電極９６とは、
巨大配線で接続されている。突起電極９６は、ロジック
チップ６８Ｄとの電気的接続を形成するためのものであ
る。

【００９５】ロジックチップ６８Ｄは、巨大配線で形成
される２組のバス４０Ｅ、４０Ｅ_１、内部回路とコンタ
クトするコンタクト部９７、及び巨大配線を介してコン
タクト部９７に接続されるパッド９８とを具備する。バ
ス４０Ｅはコンタクト部１０３を介して内部回路に接続
する。また、バス４０Ｅの両端には、対応するチップと
の接続用パッド１０４が設けられている。バス４０Ｅ_１
の一端には内部回路と接続するコンタクト部１０１が設
けられ、他端には対応するチップとの接続用パッド１０
２が設けられている。

【００９６】ロジックチップ６８Ｄをメモリチップ６５
Ｄ、６７Ｄ及び９１上に図示するように載せる。この組
み立て状態において、ロジックチップ６８Ｄのパッド１
０４がメモリチップ６５Ｄ及び６７Ｄの突起電極９６に
コンタクトし、ロジックチップ６８Ｄとメモリチップ６
５Ｄ、６７Ｄがバス４０Ｅ（第１の配線系統）を介して
接続される。また、ロジックチップ６８Ｄのパッド１０
２はフレームメモリ９１の突起電極９６とコンタクト
し、ロジックチップ６８Ｄとフレームメモリ９１とがバ
ス４０Ｅ_１（第２の配線系統）を介して接続される。つ
まり、図２７に示すマルチチップ半導体装置は図２６に
示すシステム構成を具備する。

【００９７】以上説明した各実施の形態では、組み合わ
される各チップのバスは巨大配線で形成されていたが、
一部のチップのみに巨大配線を用い、残りのチップは通
常のバスを用いた構成であっても良い。この例を図２８
に示す。

【００９８】図２８に示すマルチチップ半導体装置は、
ロジックチップ１０Ｑとメモリチップ２０Ｑとを有す
る。メモリチップ２０Ｑは、メモリブロックを互いに接
続する巨大配線で形成されたバス３０Ｑを具備する。他
方、ロジックチップ１０Ｑは通常のチップ構成であり、
バス１０３に機能ブロックが接続され、外部との接続は
Ｉ／Ｏ回路１０２を介して行われる。メモリチップ２０
Ｑとロジックチップ１０Ｑとの接続は、ロジックチップ
１０２のＩ／Ｏ回路１０２をメモリチップ２０Ｑのバス
３０Ｑに接続させることでなされる。

【００９９】図２８に示す構成は、複数のチップが巨大
配線で形成されるバスを共有する構成に比べ、遅延時間
の短縮や消費電力の削減の効果は小さいものとなるが、
図２に示す構成に比べれば効果は大である。

【０１００】以上、本発明の実施の形態を説明した。本
発明は、上述した実施の形態に限定されない。

【０１０１】例えば、上述した実施の形態では、ロジッ
クチップがメモリチップより大きい場合や、メモリチッ
プがロジックチップより大きい場合があったが、どちら
が大きくても本発明に含まれる。

【０１０２】上述した実施の形態では、ロジックチップ
で外部とのインタフェースを取る構成であったが、メモ
リで外部とのインタフェースを取る構成であっても良
い。また、メモリチップとロジックチップを混載する構
成であったが、メモリチップ同士を混載しても良いし、
メモリチップ同士を混載しても良い。更に、ロジックチ
ップやメモリチップ以外のチップを用いた構成も本発明
に含まれる。

【０１０３】上述した実施の形態では、重ね合わせたチ
ップ間の接続は突起電極とパッドであったが、突起電極
とバンプをどちらのチップに設けても良い。また、パッ
ドに代えてバンプなどの突起電極を用い、突起電極同士
を接続するようにしても良い。また、突起電極はバンプ
に限定されるものではなく、他の構成の突起電極を用い
ても良い。更に、突起電極に限らず、他の構成の電極を
用いても良い。

【０１０４】上述した実施の形態では、ボンディングワ
イヤを用いて外部接続用端子から他の端子への引き出し
を行っているが、ＴＡＢやバンプなど他の引き出し手段
を用いても良い。

【０１０５】上述した実施の形態では、チップを覆う樹
脂をいちいち図示していないが、マルチチップ半導体装
置を構成する各チップを樹脂で覆うことは本発明の範囲
内である。（付記）以上説明した本発明の要旨は次の通りである。

【０１０６】（付記１）半導体基板上に形成された配線
層を覆う絶縁層上に設けられた導電線を有する半導体装
置であって、前記導電線は、前記配線層に設けられた複
数の第１の電極と、前記導電線上に設けられた外部接続
用の少なくとも１つの第２の電極を互いに接続する半導
体装置。

【０１０７】（付記２）半導体基板上に形成された配線
層を覆う絶縁層上に設けられた導電線を有する半導体装
置であって、前記導電線は、前記配線層に設けられた少
なくとも１つの第１の電極と、前記導電線上に設けられ
た外部接続用の複数の第２の電極を互いに接続する半導
体装置。

【０１０８】（付記３）半導体基板上に形成された配線
層を覆う絶縁層上に設けられた複数の導電線を有する半
導体装置であって、該半導体装置は、前記各導電線が前
記配線層に設けられた複数の第１の電極と前記各導電線
上に設けられた外部接続用の少なくとも１つの第２の電
極とを互いに接続する第１の構成と、前記配線層に設け
られた少なくとも１つの第１の電極と前記各導電線上に
設けられた外部接続用の複数の第２の電極とを互いに接
続する第２の構成の少なくとも一方を具備し、当該半導
体装置と他の半導体装置とを重ね合わせた場合に、前記
第２の電極が前記他の半導体装置の対応する電極に接続
することで、前記複数の導電線の少なくとも一部は互い
に接続されるように、前記第２の電極が配置されている
半導体装置。

【０１０９】（付記４）付記１ないし３の何れか一項記
載の半導体装置において、前記導電線はループ状の導電
線を含む半導体装置。

【０１１０】（付記５）付記１ないし３の何れか一項記
載の半導体装置において、当該半導体装置と他の半導体
装置とを重ね合わせた場合に、当該半導体装置の第２の
電極が前記他の半導体装置の対応する電極に接続するこ
とで前記導電線がループを構成するように、前記複数の
第２の電極が配置されている半導体装置。

【０１１１】（付記６）半導体基板上に形成された配線
層を覆う絶縁層上に設けられた複数の導電線を有する半
導体装置であって、前記複数の導電線はそれぞれ、前記
配線層に設けられた第１の電極と外部接続用の第２の電
極とを接続し、当該半導体装置と他の半導体装置とを重
ね合わせた場合に、当該半導体装置の第２の電極が前記
他の半導体装置の対応する電極に接続することで前記導
電線が互いに接続されるように、前記第２の電極が配置
されている半導体装置。

【０１１２】（付記７）複数のチップを具備し、このう
ちの少なくとも１つのチップは半導体基板上に形成され
た配線層を覆う絶縁層上に設けられた導電線を有し、更
に、前記少なくとも１つのチップは、前記導電線が前記
配線層に設けられた複数の第１の電極と前記導電線上に
設けられた外部接続用の少なくとも１つの第２の電極と
を互いに接続する第１の構成と、前記配線層に設けられ
た少なくとも１つの第１の電極と前記導電線上に設けら
れた外部接続用の複数の第２の電極とを互いに接続する
第２の構成の少なくとも一方を具備する半導体装置。

【０１１３】（付記８）第１及び第２のチップを具備
し、第１のチップは、第１の半導体基板上に形成された
第１の配線層を覆う第１の絶縁層上に設けられた第１の
導電線を有し、更に前記第１の導電線が前記第１の配線
層に設けられた複数の第１の電極と前記第１の導電線上
に設けられた外部接続用の少なくとも１つの第２の電極
とを互いに接続する第１の構成と、前記第１の配線層に
設けられた少なくとも１つの第１の電極と前記第１の導
電線上に設けられた外部接続用の複数の第２の電極とを
互いに接続する第２の構成の少なくとも一方を具備し、
第２のチップは第２の半導体基板上に形成された第２の
配線層を覆う第２の絶縁層上に設けられた第２の導電線
を有し、更に、前記複数の第２の導電線は前記第２の配
線層内の第３の電極と外部接続用の第４の電極とを接続
し、前記第１及び第２のチップを重ね合わせた場合に、
前記第４の電極が前記第２の電極に接続する半導体装
置。

【０１１４】（付記９）第１及び第２のチップを具備
し、該第１のチップは、半導体基板上に形成された配線
層を覆う絶縁層上に設けられた導電線を有し、各導電線
は前記配線層に設けられた第１の電極とこの上に設けら
れた外部接続用の第２の電極とを接続し、第２のチップ
は、第１のチップと重ね合わせた場合に、前記第２の電
極に接続して前記複数の導電線を互いに接続する複数の
第３の電極を具備する半導体装置。

【０１１５】（付記１０）第１及び第２のチップを具備
し、該第１のチップは、半導体基板上に形成された配線
層を覆う絶縁層上に設けられた複数の導電線を有し、各
導電線は前記配線層に設けられた第１の電極とこの上に
設けられた外部接続用の複数の第２の電極とを接続し、
前記第２のチップは、前記第１のチップと重ね合わされ
た場合に、前記第２の電極に接続して前記複数の導電線
の各々をループ状にする複数の第３の電極を具備する半
導体装置。

【０１１６】（付記１１）半導体基板上に形成された配
線層を覆う第１の絶縁層上に設けられ、前記配線層に設
けられた第１の電極と前記第１の絶縁層に形成されたコ
ンタクトホール内に設けられた第２の電極を接続する第
１の導電線と、該導電線上に設けられた第２の絶縁層上
に設けられ、前記第２の電極と前記第１の絶縁層に形成
されたコンタクトホール内に設けられた第３の電極を接
続する第２の導電線とを有する半導体装置。

【０１１７】（付記１２）複数のチップを具備し、各チ
ップは、半導体基板上に形成された配線層を覆う絶縁層
上に設けられた導電線を有し、該導電線は前記配線層内
の第１の電極とこの上に設けられた外部接続用の複数の
第２の電極とを接続し、前記複数のチップを重ね合わせ
た場合に、前記複数の第２の電極同士が接続し、各チッ
プの導電線は互いに接続されてループを構成する半導体
装置。

【０１１８】（付記１３）複数のチップを具備し、各チ
ップは、半導体基板上に形成された配線層を覆う絶縁層
上に設けられた導電線を有し、該導電線は前記配線層内
の第１の電極とこの上に設けられた外部接続用の複数の
第２の電極とを接続し、前記複数のチップを重ね合わせ
た場合に、前記複数の第２の電極同士が接続し、各チッ
プの導電線が複数の配線系統を構成する半導体装置。

【０１１９】（付記１４）前記導電線は、バスを構成す
る付記１ないし１４のいずれか一つに記載の半導体装
置。

【０１２０】（付記１５）前記導電線は、半導体装置又
はチップに形成された複数のブロックを互いに接続する
配線である付記１ないし１４のいずれか一つに記載の半
導体装置。

【０１２１】（付記１６）前記半導体装置は外部接続用
の電極を有し、該外部接続用の電極は、他の半導体装置
と重なり合わない前記半導体基板上の領域に設けられて
いる付記１ないし１５のいずれか一つに記載の半導体装
置。

【０１２２】（付記１７）第１及び第２のチップを有
し、第１のチップは内部回路に接続される複数の電極を
有し、第２のチップは、半導体基板上に形成された配線
層を覆う絶縁層上に設けられた導電線を有し、該導電線
は前記配線層に設けられた第１の電極と、前記導電線上
に設けられた外部接続用の複数の第２の電極とを互いに
接続し、第１及び第２のチップを重ね合わせた状態で、
前記複数の第２の電極が前記第１のチップの複数の電極
に接続して、当該第１のチップの複数の電極が電気的に
接続される半導体装置。

【０１２３】（付記１８）前記複数の半導体装置又は複
数のチップは、メモリチップとロジックチップとを含む
ことを特徴とする付記７〜１０、１２、１３のいずれか
一つに記載の半導体装置。

【０１２４】

【発明の効果】以上説明したように、本発明によれば、
半導体基板上に形成された配線層を覆う絶縁層上に設け
られた導電線、いわゆる巨大配線が複数の第１の電極又
は第２の電極を互いに接続するので遅延時間が短くかつ
消費電力が少ない半導体装置を提供することができる。

【図面の簡単な説明】

【図１】従来のロジック・メモリ混載パッケージの構成
例を示す図である。

【図２】従来のロジック・メモリ混載マルチチップパッ
ケージの内部構成を示すブロック図である。

【図３】本発明の原理を説明するブロック図である。

【図４】本発明の第１の実施の形態によるマルチチップ
半導体装置を示す図である。

【図５】図４に示すメモリチップ２０ＡのＩで示す部分
の断面図である。

【図６】図４に示すメモリチップ２０ＡのＩＩで示す部
分の断面図である。

【図７】本発明の第２の実施の形態によるマルチチップ
半導体装置を示す図である。

【図８】本発明の第３の実施の形態によるマルチチップ
半導体装置を示す図である。

【図９】本発明の第４の実施の形態によるマルチチップ
半導体装置を示す図である。

【図１０】本発明の第５の実施の形態によるマルチチッ
プ半導体装置を示す図である。

【図１１】本発明の第５の実施の形態によるマルチチッ
プ半導体装置の変形例を示す図である。

【図１２】本発明の第６の実施の形態によるマルチチッ
プ半導体装置を示す図である。

【図１３】本発明の第７の実施の形態によるマルチチッ
プ半導体装置を示す図である。

【図１４】本発明の第８の実施の形態によるマルチチッ
プ半導体装置を示す図である。

【図１５】図１４に示す第１層目の巨大配線と第２層目
の巨大配線との関係を示す断面図である。

【図１６】本発明の第９の実施の形態によるマルチチッ
プ半導体装置を示す図である。

【図１７】システムＬＳＩの構成例を示す図である。

【図１８】本発明の第１０の実施の形態によるマルチチ
ップ半導体装置を示すである。

【図１９】本発明の第１１の実施の形態によるマルチチ
ップ半導体装置を示す図である。

【図２０】本発明の第１２の実施の形態によるマルチチ
ップ半導体装置を示す図である。

【図２１】図２０に示すマルチチップ半導体装置の斜視
図である。

【図２２】本発明の第１３の実施の形態によるマルチチ
ップ半導体装置を示す図である。

【図２３】本発明の第１４の実施の形態によるマルチチ
ップ半導体装置を示す図である。

【図２４】図２３に示すマルチチップ半導体装置の斜視
図である。

【図２５】本発明の第１５の実施の形態によるマルチチ
ップ半導体装置を示す図である。

【図２６】システムＬＳＩの別の構成例を示すブロック
図である。

【図２７】本発明の第１６の実施の形態によるマルチチ
ップ半導体装置を示す図である。

【図２８】図３に示す構成の変形例を示すブロック図で
ある。

【符合の説明】

１０、１０Ａ…ロジックチップ２０、２０Ａ…メモリチップ２２_１〜２２_４…Ｉ／Ｏ回路２３…コンタクト部２４…パッド２５…パッド２６…外部接続用パッド２７_１〜２７_３…機能ブロック２８…コンタクト部２９…突起電極３０、３０Ａ…巨大配線３１…コンタクト部３２…突起電極

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/822 27/10 ４９５

Claims

【特許請求の範囲】

【請求項１】半導体基板上に形成された配線層を覆う
絶縁層上に設けた導電線を有する半導体装置であって、前記導電線は、前記配線層に設けられた複数の第１の電
極と、前記導電線上に設けられた外部接続用の少なくと
も１つの第２の電極を互いに接続する半導体装置。
【請求項２】半導体基板上に形成された配線層を覆う
絶縁層上に設けられた導電線を有する半導体装置であっ
て、前記導電線は、前記配線層に設けられた少なくとも１つ
の第１の電極と、前記導電線上に設けられた外部接続用
の複数の第２の電極を互いに接続する半導体装置。
【請求項３】半導体基板上に形成された配線層を覆う
絶縁層上に設けられた複数の導電線を有する半導体装置
であって、前記複数の導電線はそれぞれ、前記配線層に設けられた
第１の電極と外部接続用の第２の電極とを接続し、当該
半導体装置と他の半導体装置とを重ね合わせた場合に、
当該半導体装置の第２の電極が前記他の半導体装置の対
応する電極に接続することで前記導電線が互いに接続さ
れるように、前記第２の電極が配置されている半導体装
置。
【請求項４】複数のチップを具備し、このうちの少な
くとも１つのチップは半導体基板上に形成された配線層
を覆う絶縁層上に設けられた導電線を有し、更に、前記少なくとも１つのチップは、前記導電線が前
記配線層に設けられた複数の第１の電極と前記導電線上
に設けられた外部接続用の少なくとも１つの第２の電極
とを互いに接続する第１の構成と、前記配線層に設けら
れた少なくとも１つの第１の電極と前記導電線上に設け
られた外部接続用の複数の第２の電極とを互いに接続す
る第２の構成の少なくとも一方を具備する半導体装置。
【請求項５】第１及び第２のチップを具備し、第１のチップは、第１の半導体基板上に形成された第１
の配線層を覆う第１の絶縁層上に設けられた第１の導電
線を有し、更に前記第１の導電線が前記第１の配線層に
設けられた複数の第１の電極と前記第１の導電線上に設
けられた外部接続用の少なくとも１つの第２の電極とを
互いに接続する第１の構成と、前記第１の配線層に設け
られた少なくとも１つの第１の電極と前記第１の導電線
上に設けられた外部接続用の複数の第２の電極とを互い
に接続する第２の構成の少なくとも一方を具備し、第２のチップは第２の半導体基板上に形成された第２の
配線層を覆う第２の絶縁層上に設けられた第２の導電線
を有し、更に、前記複数の第２の導電線は前記第２の配
線層内の第３の電極と外部接続用の第４の電極とを接続
し、前記第１及び第２のチップを重ね合わせた場合に、前記
第４の電極が前記第２の電極に接続する半導体装置。
【請求項６】第１及び第２のチップを具備し、該第１のチップは、半導体基板上に形成された配線層を
覆う絶縁層上に設けられた導電線を有し、各導電線は前
記配線層に設けられた第１の電極とこの上に設けられた
外部接続用の第２の電極とを接続し、第２のチップは、第１のチップと重ね合わせた場合に、
前記第２の電極に接続して前記複数の導電線を互いに接
続する複数の第３の電極を具備する半導体装置。
【請求項７】第１及び第２のチップを具備し、該第１のチップは、半導体基板上に形成された配線層を
覆う絶縁層上に設けられた複数の導電線を有し、各導電
線は前記配線層に設けられた第１の電極とこの上に設け
られた外部接続用の複数の第２の電極とを接続し、前記第２のチップは、前記第１のチップと重ね合わされ
た場合に、前記第２の電極に接続して前記複数の導電線
の各々をループ状にする複数の第３の電極を具備する半
導体装置。
【請求項８】半導体基板上に形成された配線層を覆う
第１の絶縁層上に設けられ、前記配線層に設けられた第
１の電極と前記第１の絶縁層に形成されたコンタクトホ
ール内に設けられた第２の電極を接続する第１の導電線
と、該導電線上に設けられた第２の絶縁層上に設けられ、前
記第２の電極と前記第１の絶縁層に形成されたコンタク
トホール内に設けられた第３の電極を接続する第２の導
電線とを有する半導体装置。
【請求項９】複数のチップを具備し、各チップは、半導体基板上に形成された配線層を覆う絶
縁層上に設けられた導電線を有し、該導電線は前記配線
層内の第１の電極とこの上に設けられた外部接続用の複
数の第２の電極とを接続し、前記複数のチップを重ね合わせた場合に、前記複数の第
２の電極同士が接続し、各チップの導電線は互いに接続
されてループを構成する半導体装置。
【請求項１０】複数のチップを具備し、各チップは、半導体基板上に形成された配線層を覆う絶
縁層上に設けられた導電線を有し、該導電線は前記配線
層内の第１の電極とこの上に設けられた外部接続用の複
数の第２の電極とを接続し、前記複数のチップを重ね合わせた場合に、前記複数の第
２の電極同士が接続し、各チップの導電線が複数の配線
系統を構成する半導体装置。