JP2000195891A - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法

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Abstract

(57)【要約】 【課題】 既存のポリイミド層より水分の吸湿率が低
く、半導体パッケージ内部の腐食を防止することにより
信頼度を向上させることができ、アルファ粒子の遮断効
果に優れた材質を利用してチップコーティングすること
によりソフトエラーを低減することができる半導体素子
の製造方法を提供する。 【解決手段】 ボンドパッド再配列用金属パターン１１
０が形成された結果物にＢＣＢ層１１２を１０〜１００
μｍの厚さで形成する。ＢＣＢ層１１２はスピンコーテ
ィング方式を用いて積層する。スピンコーティングを実
施した後、約２７０℃の温度条件で数分間キュアリング
工程を実施し、ＢＣＢ層１１２を硬化させる。ＢＣＢ層
は水分の吸湿率が低く、アルファ粒子の遮断効果に優れ
ているので、半導体素子のソフトエラーを防止すること
ができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子の製造方
法に関し、さらに詳しくはソフトエラーを防止する半導
体素子の製造方法に関する。
【０００２】
【従来の技術】パッケージングとは、ウェーハ状態で機
能が構成された半導体チップの外部を包装して電子機器
の印刷回路基板に実装できるように再加工する一連の作
業を指称する。したがって、パッケージング済みの半導
体素子はいかなる外部環境からも内部のチップが保護可
能な状態となる。このような半導体パッケージは小型軽
量化、高速化、高機能化を要求する電子機器の必要に応
じるため、新しい形態が継続的に開発され種類が多様化
している。
【０００３】一方、半導体パッケージ、特にメモリ素子
において高集積化が急進展することによってパッケージ
ング材料に起因するソフトエラーが頻繁に発生してい
る。ソフトエラーとは、パッケージの内部を包むエポキ
シモールドコンパウンドのように、自ら放射線元素を放
射するパッケージ材料から放射されたアルファ粒子がメ
モリセルに影響を与え内部メモリセル内に貯蔵されたデ
ータ、すなわち０または１の情報を反対の状態に変化さ
せる現像をいう。このような問題は、メモリ機能を有す
る半導体パッケージの信頼性を著しく低下させる深刻な
現像であり、必ず解決しなければならない問題である。
【０００４】上述のソフトエラーを防止するために用い
られる典型的な予防策として、アルファ粒子の放射を
最小化したパッケージング材料を用いる方法、アルフ
ァ粒子が半導体チップのメモリセルに影響を及ぼすこと
を最小化するチップコーティングを実施する方法、ア
ルファ粒子の影響に対する抵抗力を向上するために回路
素子のデザインとレイアウトを変更する方法などが一般
的に用いられている。
【０００５】上述のソフトエラー防止策中でチップコ
ーティングを用いる方法では、メモリセルが構成された
半導体チップの最終保護膜上にポリイミド層を１０μｍ
以上積層させることによって半導体パッケージを構成す
る材料から生じるアルファ粒子のエネルギーを低減させ
たり、メモリセル内で生成される電子と正孔の生成を抑
制する技術が開発された。これに対する技術がアメリカ
合衆国特許第６，３９１，９１５号に登録されている。
【０００６】しかし、最近は半導体パッケージの形態が
ＤＩＰ（Dual Line Package）、ＳＯＰ（Small Outline
Package）、ＰＬＣＣ（Plastic Leaded Chip Carrie
r）、ＱＦＰ（Quad Flat Package）などのようにリード
線により外部と連結される形態としてアルファ粒子を放
射するソルダボールを利用し外部と連結されるマイクロ
ＢＧＡ（ボールグリッドアレイ）、ＣＳＰ（チップスケ
ールパッケージ）となって発展している。これにより、
既存の方法とは異なる方法を用いてアルファ粒子の影響
を排除することにより、ソフトエラーを抑制する必要が
生じる。なぜなら、既存のポリイミド層のみを用いてア
ルファ粒子の影響を減らす方法はＥＭＣで生じる微量の
アルファ粒子は遮断できるものの、マイクロＢＧＡおよ
びＣＳＰのソルダボールから出てくる大量のアルファ粒
子、例えばポロニウムを効果的に防止できないからであ
る。
【０００７】
【発明が解決しようとする課題】そこで本発明の目的
は、既存のポリイミド層より水分の吸湿率が低く、半導
体パッケージ内部の腐蝕を防止することにより信頼度を
向上させることができ、アルファ粒子の遮断効果に優れ
た材質を利用してチップコーティングすることによりソ
フトエラーを低減することができる半導体素子の製造方
法を提供する。
【０００８】
【課題を解決するための手段】前記技術的課題を達成す
るための本発明による半導体素子の製造方法は、まず半
導体基板にメモリセルのような下部構造を形成して最上
部メタル層を形成する。この際、最上部メタル層にはボ
ンドパッドが含まれる。その後、最上部メタル層上に湿
気や不純物の浸透を防ぐ最終保護膜を形成する。続い
て、最終保護膜をパターニングしてボンドパッドを露出
させた後、最終保護膜上にボンドパッドと連結されてい
るボンドパッド再配列用金属パターンを形成する。最後
にボンドパッド再配列用金属パターン上にＢＣＢ（Benz
o Cyclo Butene）層を含む絶縁膜を形成する工程を遂行
する。
【０００９】ＢＣＢ層を含む絶縁膜はＢＣＢ層の単一膜
またはＢＣＢ層を含む複合膜を利用して形成する。ＢＣ
Ｂ層を含む複合膜を形成する工程はＢＣＢ層をまず積層
し、その上部にポリイミド層を積層、または反対にポリ
イミド層をまず積層し、その上部にＢＣＢ層を積層す
る。望ましくは、最終保護膜は窒化ケイ素（ＳｉＮ）
膜、窒化チタン（ＴｉＮ）膜、ＰＥＯＸ（Plasama Enha
nced Oxide）膜、ＰＳＧ（Phosphor Silicate Glass）
膜でなる群から選択される少なくとも一つの膜質が含ま
れた単一膜または複合膜を用いることが適している。ま
た、ＢＣＢ層は１０〜１００μｍの厚さで形成すること
によりアルファ粒子の影響を最小化することができる。
また、ＢＣＢ層を含む絶縁膜を形成する工程後、ボンド
パッド再配列用金属パターンをソルダボールのような外
部連結手段と連結させる工程をさらに進める。
【００１０】本発明による半導体素子の製造方法は、ボ
ンドパッド再構成用金属パターンの位置を最終保護膜上
でＢＣＢ層を含む複合膜よりなる絶縁膜の中間に挟み込
んで形成することができる。また他の変形例としてＢＣ
Ｂ層の位置を最終保護膜上に形成する代わりに、最終保
護膜を複合膜で形成した後、最終保護膜の中間にＢＣＢ
層を挟み込んで形成する形態に変形することができる。
【００１１】本発明によると、吸湿率が低いＢＣＢ層を
チップコーティング膜として用いるため、ボンドパッド
やソルダボールが付着される領域で発生できる腐蝕を防
止することができるので、半導体パッケージの信頼度を
向上させることができる。また、ＢＣＢ層はアルファ粒
子の放射がほとんどないため、アルファ粒子を遮断する
効果が既存のチップコーティング用膜質より優秀であ
り、ソフトエラーの発生を抑制することができる。
【００１２】
【発明の実施の形態】以下、添付された図面に基づいて
本発明の望ましい実施例を詳しく説明する。本明細書で
いう外部連結手段はソルダボールのような特定形状を限
定する意味ではない。本発明の実施例においては外部連
結手段がソルダボールであるが、これは他の形状で置換
できる。また、ソフトエラーを減少するための半導体素
子のパッケージ形状をＣＳＰパッケージを中心に説明し
たが、これは他のパッケージ形状に置き換えできること
はもちろんである。最終保護膜を複合膜で構成したが、
これは単一膜で構成してもよい。ボンドパッド再配列用
金属パターンを銅を用いて形成したが、これは異なる導
電性を有する他の金属で置き換え可能である。したがっ
て、下の望ましい実施例で記載した内容は例示的なこと
に過ぎず、限定する意味ではない。
【００１３】（第１実施例）図１〜図４は本発明の第１
実施例による半導体素子の製造方法を説明するために示
す断面図である。図１に示すように、半導体基板１００
にウェーハ製造工程を実施して図示しないメモリセルを
含む下部構造を形成した後、アルミニウムのような図示
しない導電膜を積層し、これをパターニングすることに
より図示しない最上部メタル層を形成する。最上部メタ
ル層には半導体素子の機能を外部に拡張するために用い
られ、連結通路の役割をするボンドパッド１０２が形成
されている。続いて、外部の湿気および不純物の浸透を
防止し、外部の物理的な衝撃から半導体基板の表面が損
傷することを防止するための最終保護膜１０８を形成す
る。最終保護膜１０８は窒化ケイ素膜、窒化チタン膜、
ＰＥＯＸ膜、ＰＳＧ膜よりなる群から選択された一つの
膜質が含まれた単一膜または複合膜を用いて形成する。
本実施例では下部最終保護膜１０４としてＰＥＯＸ膜あ
るいはＰＳＧ膜を用い、上部最終保護膜１０６として窒
化ケイ素膜または窒化チタン膜を用いた。そして、最終
保護膜１０８上にフォトレジストを塗布してエッチング
工程を実施しボンドパッド１０２を露出させる。
【００１４】図２に示すように、ボンドパッド１０２が
露出した半導体基板の全面にボンドパッドの位置を再び
配列するための導電層、例えば銅層を形成し、これをパ
ターニングして銅で構成されたボンドパッド再配列用金
属パターン１１０を形成する。ボンドパッド再配列用金
属パターン１１０は、ボンドパッド１０２の位置を半導
体パッケージの縁部にのみ制限することなく、全面積に
ボンドパッドを均一に形成できるようにすることによっ
て半導体パッケージを小型化する。
【００１５】図３に示すように、ボンドパッド再配列用
金属パターン１１０が形成された結果物にＢＣＢ層１１
２を１０〜１００μｍの厚さで形成する。ＢＣＢ層１１
２はスピンコーティング方式を用いて積層する。スピン
コーティングを実施した後、約２７０℃の温度条件で数
分間キュアリング工程を実施し、ＢＣＢ層１１２を硬化
させる。ＢＣＢのガラス転移温度Ｔｇは既存のチップコ
ーティング膜として用いるポリイミドのガラス転移温度
２９０℃より約６０℃程度高いため、パッケージング工
程中の高温状態に比較的安定であるという長所がを有す
る。続いて、ＢＣＢ層１１２上にフォトレジストを塗布
した後、フォトおよびエッチング工程を実施し、ソルダ
ボールのような外部連結手段が連結されるボールパッド
１１８を形成する。
【００１６】図４に示すように、ボールパッドが形成さ
れた半導体基板に外部連結手段、例えばソルダボール１
１４を取り付けて半導体パッケージが印刷回路基板に実
装できるようにする。既存の半導体パッケージはチップ
コーティング膜上にＥＭＣのような低いアルファ粒子を
放射する物質があった。しかし、本発明の全図に示すよ
うにＣＳＰ、μＢＧＡのような半導体パッケージでは既
存のＥＭＣに比べて高いアルファ粒子を放射するソルダ
ボールが構成される。これにより、アルファ粒子がチッ
プ下部に形成されたメモリセルに影響を与える確率が相
対的に高まるといえる。
【００１７】
【表１】
【００１８】表１はソルダボール、電気メッキされたソ
ルダ試片、ＢＣＢ層およびＥＭＣで放射するアルファ粒
子の量を測定した結果である。アルファ粒子の測定のた
めの計測器としては低水準用比例計数器を用いた。ここ
でアルファ粒子の測定単位はＣＰＨ（Count Per Hour／
ｃｍ2）である。
【００１９】表１に示すように、ソルダボールが半導体
基板の上部に構成された場合、従来のように一般用ＥＭ
Ｃがある場合と比較すると、約１４０倍以上アルファ粒
子によるソフトエラーが発生する可能性が高くなってい
る。したがって、アルファ粒子の影響を小さくするため
には使用するチップコーティングの膜質を検討する必要
がある。
【００２０】上記のような問題を解決するため、ポリイ
ミド層の代わりに高温耐久性に優れ、水分吸収率が優秀
なＢＣＢを材質とする膜を１０〜１００μｍの厚さでチ
ップコーティングした。従来のポリイミドとＢＣＢとの
物性を比較すると以下の表２のようになる。
【００２１】
【表２】
【００２２】表２に示すように高温耐久性および水分吸
収率以外にもＢＣＢ層はポリイミド層に比べ揮発性が低
く加工が容易である。また、キュアリング工程で腐蝕性
副産物が生成されないという長所がある。このような長
所は半導体パッケージの取扱過程で生じる環境条件を半
導体パッケージに許容し、これに対して半導体パッケー
ジが耐えられる耐久性を検査する環境シミュレーション
検査を通して明確になる。すなわち、環境シミュレーシ
ョン検査にはＩＲリフロー検査、吸湿検査、低温と高温
間を半導体パッケージを繰り返し移動させた後、これに
対する抵抗力を測定する検査などがある。ＢＣＢ層を適
用した場合、ポリイミド層の場合に比べ半導体パッケー
ジ内部の水分吸収率を減少させ、腐蝕に起因する不良を
減らすことができる。また、ＩＲリフロー検査において
も膨張が生じるという欠陥を低減することができる。
【００２３】
【表３】
【００２４】表３は、ポリイミドを用いてチップコーテ
ィングする場合と、ＢＣＢを用いてチップコーティング
する場合とでソフトエラーの発生する頻度を比較したも
のである。ソフトエラー発生程度を比較するための試料
は２種類のチップコーティングを実施した膜を有するＣ
ＳＰパッケージを抽出し、試料の個数は各々５個であ
る。すなわち、ポリイミド層を１０μｍの厚さでチップ
コーティングしたＣＳＰ半導体パッケージと、ＢＣＢ層
を１０μｍの厚さでコーティングしたＣＳＰ半導体パッ
ケージである。
【００２５】表１中で１ＦＩＴは、１０9個の半導体素
子を１時間使用した際に１個の不良が生じることを示す
単位である。１サイクルは半導体メモリ素子で一度の書
込み／読出動作を実行する時間であり単位はナノ秒（ｎ
ｓ）である。Ｖｃｃ電圧は書込みと読出動作が行われる
時のＶｃｃ電圧を意味する。
【００２６】表３に示すように、ＢＣＢ層を用いた場
合、ポリイミド層を用いた場合と比較してソフトエラー
の発生率が少ないことが分かる。例えばＶｃｃが４Ｖで
サイクルが５１２ｎｓの場合、ポリイミド層を用いた場
合はＦＩＴが６５４であるのに対し、ＢＣＢ層を用いた
場合はＦＩＴが３５０となり約１／２であった。すなわ
ち、ＢＣＢをチップコーティング膜として用いる場合、
ＣＳＰパッケージの上部に形成されたソルダボールから
放射されるアルファ粒子を効率的に遮断したことが分か
る。
【００２７】（第２実施例）以下、第２実施例から第３
実施例は第１実施例を変形した実施例を示している。し
たがって、製造方法が相互同一な部分は重複を避けて説
明を省略し、違う部分のみ詳しく説明する。図５は、本
発明の第２実施例による半導体素子の製造方法を説明す
るために示す断面図である。
【００２８】図５に示すように、第２実施例ではＢＣＢ
層１１２を含む絶縁膜を複合膜で形成し、単一膜で形成
した第１実施例と異なる。すなわち、ボンドパッド再配
列用金属パターン１１０を形成した後、ＢＣＢ層を積層
し、その上部にポリイミド層１１６を積層したものであ
る。その後、ＢＣＢ層を含む絶縁膜をパターニングしボ
ールパッドを形成した後、外部連結手段であるソルダボ
ール１１４を取り付ける。チップコーティング膜として
ＢＣＢ層１１２とポリイミド層１１６とを同時に用いる
ことによってソルダボールで発生するアルファ粒子の固
有エネルギーをまずポリイミド層１１６で減少させ、最
終的にＢＣＢ層１１２で減少させることにより、二重で
アルファ粒子の影響を防止しソフトエラーの発生を防止
する。
【００２９】（第３実施例）図６は、本発明の第３実施
例による半導体素子の製造方法を説明するために示す断
面図である。図６に示すように、第３実施例では第２実
施例と同様にＢＣＢ層１１２を含む絶縁膜を複合膜で形
成している。ボンドパッド再配列用金属パターン１１０
を形成した後、複合膜としてポリイミド層１１６を積層
し、その上にＢＣＢ層１１２を積層した後、外部連結手
段１１４であるソルダホールを形成している。
【００３０】第３実施例によると、第２実施例のように
ソルダボールで放射されるアルファ粒子の影響が半導体
基板１００の図示しないメモリセル及ぶことを二重で遮
断する効果がある。
【００３１】（第４実施例）図７は、本発明の第４実施
例による半導体素子の製造方法を説明するために示す断
面図である。図７に示すように、第１実施例から第３実
施例では、ボンドパッド再配列用金属パターン１１０を
最終保護膜１０８上に形成している。
【００３２】第４実施例ではボンドパッド再配列用金属
パターン１１０をポリイミド層１１６とＢＣＢ層１１２
との二層からなる絶縁膜の中間に挟み込んで形成してい
る。ポリイミド層１１６を最終保護膜１０８上にまず形
成した後、その上部にボンドパッド再配列用金属パター
ン１１０を形成し、最後にＢＣＢ層１１２を形成してい
る。ここでボンドパッド１０２を露出させるための最終
保護膜１０８およびポリイミド層１１６のエッチングは
一度または二度に分けて実施する。
【００３３】第４実施例によると、上述の第２実施例お
よび第３実施例と同様に、ソルダボール１１４で放射さ
れるアルファ粒子の影響が半導体基板１００の図示しな
いメモリセルに及ぶことを二重で遮断する効果を得るこ
とができる。
【００３４】（第５実施例）図８は、本発明の第５実施
例による半導体素子の製造方法を説明するために示す断
面図である。図８に示すように、第５実施例では第４実
施例と同様にボンドパッド再配列用金属パターン１１０
をＢＣＢ層１１２とポリイミド層１１６との二層からな
る絶縁膜の中間に挟み込んで形成している。
【００３５】第４実施例との相違点は、ＢＣＢ層１１２
とポリイミド層１１６との位置が変更されて形成されて
いることである。ここでも、ボンドパッド１０２を露出
させるために最終保護膜１０８およびＢＣＢ１１２のエ
ッチングは一度または二度に分けて実施する。
【００３６】（第６実施例）図５は、本発明の第２実施
例による半導体素子の製造方法を説明するために示す断
面図である。図９に示すように、第６実施例ではＢＣＢ
層１１２をボンドパッド再配列用金属パターン１１０の
下部の最終保護膜との間に形成している。
【００３７】第６実施例では、最終保護膜１０８は窒化
ケイ素膜または窒化チタン膜を材質とする第１膜１０４
と、ＰＳＧまたはＰＥＯＸを材質とする第３膜１０６の
複合膜であり、ＢＣＢ層である第２膜１１２は第１膜１
０４と第３膜１０６との中間に形成されている。
【００３８】
【発明の効果】したがって、上述した本発明によると、
パッケージング材料から自然放射されるアルファ粒子の
影響から半導体チップ内部のメモリセルが影響を受ける
問題を最上部メタル層上にＢＣＢ層を形成して遮断する
ことにより次のような効果を得ることができる。
【００３９】ソフトエラーの発生を抑制できる。 ＢＣＢ層が有する固有物性的特性、すなわち水分吸湿
率が低い特性を利用し半導体パッケージ内部で生じる腐
蝕による欠陥を低減し、半導体パッケージの信頼性を向
上することができる。 ＢＣＢ層は高温耐久性が従来のチップコーティング用
物質に比べて優れるため、高温工程で生じる欠陥を減ら
すことができる。 ＢＣＢ層は揮発性がなく、キュアリングを進める際も
腐蝕性副産物を生成しないため工程を安定に維持でき
る。
【００４０】本発明は前記した実施例に限らず、本発明
が属する技術的思想内で当分野の通常の知識を有する者
により多くの変形が可能なのが明白である。
【図面の簡単な説明】
【図１】本発明の第１実施例による半導体素子の製造方
法を説明するために示す断面図である。
【図２】本発明の第１実施例による半導体素子の製造方
法を説明するために示す断面図である。
【図３】本発明の第１実施例による半導体素子の製造方
法を説明するために示す断面図である。
【図４】本発明の第１実施例による半導体素子の製造方
法を説明するために示す断面図である。
【図５】本発明の第２実施例による半導体素子の製造方
法を説明するために示す断面図である。
【図６】本発明の第３実施例による半導体素子の製造方
法を説明するために示す断面図である。
【図７】本発明の第４実施例による半導体素子の製造方
法を説明するために示す断面図である。
【図８】本発明の第５実施例による半導体素子の製造方
法を説明するために示す断面図である。
【図９】本発明の第６実施例による半導体素子の製造方
法を説明するために示す断面図である。
【符号の説明】
１００ 半導体基板 １０２ ボンドパッド １０４ 下部最終保護膜 １０６ 上部最終保護膜 １０８ 最終保護膜 １１０ ボンドパッド再配列用金属パターン １１２ ＢＣＢ層

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 ａ）下部にメモリセルが形成されている
    半導体基板にボンドパッドが設けられている最上部メタ
    ル層を形成する工程と、 ｂ）前記最上部メタル層の上に湿気や不純物の浸透を防
    止する最終保護膜を形成する工程と、 ｃ）前記ボンドパッドが露出するように前記最終保護膜
    をパターニングする工程と、 ｄ）前記最終保護膜の上に前記ボンドパッドと連結され
    るボンドパッド再配列用金属パターンを形成する工程
    と、 ｅ）前記ボンドパッド再配列用金属パターンの上にＢＣ
    Ｂ層が形成されている絶縁膜を形成する工程と、 を含むことを特徴とする半導体素子の製造方法。
  2. 【請求項２】 前記絶縁膜は、ＢＣＢ層の単一膜または
    ＢＣＢ層を含有する複合膜を利用することを特徴とする
    請求項１に記載の半導体素子の製造方法。
  3. 【請求項３】 前記絶縁膜の前記複合膜を形成する工程
    は、ボンドパッド再配列用金属パターンの上にＢＣＢ層
    を積層し、その上部にポリイミド層を積層することを特
    徴とする請求項２に記載の半導体素子の製造方法。
  4. 【請求項４】 前記絶縁膜の前記複合膜を形成する工程
    は、ボンドパッド再配列用金属パターンの上にポリイミ
    ド層を積層し、その上部にＢＣＢ層を積層することを特
    徴とする請求項２に記載の半導体素子の製造方法。
  5. 【請求項５】 前記最終保護膜は、窒化ケイ素膜、窒化
    チタン膜、ＰＥＯＸ膜、ＰＳＧ膜からなる群から選択さ
    れる少なくとも一つの膜質を含有する単一膜または複合
    膜を用いることを特徴とする請求項１に記載の半導体素
    子の製造方法。
  6. 【請求項６】 前記ＢＣＢ層は、１０〜１００μｍの厚
    さで形成されていることを特徴とする請求項１に記載の
    半導体素子の製造方法。
  7. 【請求項７】 前記絶縁膜を形成する工程の後、前記ボ
    ンドパッド再配列用金属パターンと外部連結手段とを連
    結する工程をさらに含むことを特徴とする請求項１に記
    載の半導体素子の製造方法。
  8. 【請求項８】 ａ）下部にメモリセルが形成されている
    半導体基板にボンドパッドが設けられている最上部メタ
    ル層を形成する工程と、 ｂ）前記最上部メタル層の上に湿気や不純物の浸透を防
    止する最終保護膜を形成する工程と、 ｃ）前記最終保護膜の上に第１絶縁膜を積層する工程
    と、 ｄ）前記ボンドパッドが露出するように前記第１絶縁膜
    をパターニングする工程と、 ｅ）前記第１絶縁膜の上に前記ボンドパッドと連結され
    ているボンドパッド再配列用金属パターンを形成する工
    程と、 ｆ）前記ボンドパッド再配列用金属パターン上にＢＣＢ
    層が設けられている第２絶縁膜を形成する工程と、 を含むことを特徴とする半導体素子の製造方法。
  9. 【請求項９】 前記最終保護膜を形成する工程の後、前
    記ボンドパッドが露出するようにパターニングする工程
    をさらに含むことを特徴とする請求項８に記載の半導体
    素子の製造方法。
  10. 【請求項１０】 前記最終保護膜は、窒化ケイ素膜、窒
    化チタン膜、ＰＥＯＸ膜、ＰＳＧ膜からなる群から選択
    される少なくとも一つの膜質を含有する単一膜または複
    合膜を用いることを特徴とする請求項８に記載の半導体
    素子の製造方法。
  11. 【請求項１１】 前記ＢＣＢ層は１０〜１００μｍの厚
    さで形成されていることを特徴とする請求項８に記載の
    半導体素子の製造方法。
  12. 【請求項１２】 前記第２絶縁膜を形成する工程の後、
    前記ボンドパッド再配列用金属パターンと外部連結手段
    とを連結する工程をさらに含むことを特徴とする請求項
    ８に記載の半導体素子の製造方法。
  13. 【請求項１３】 前記第１絶縁膜としてポリイミド層を
    利用することを特徴とする請求項８に記載の半導体素子
    の製造方法。
  14. 【請求項１４】 ａ）下部にメモリセルが形成されてい
    る半導体基板にボンドパッドが設けられている最上部メ
    タル層を形成する工程と、 ｂ）前記最上部メタル層の上に湿気や不純物の浸透を防
    止する最終保護膜を形成する工程と、 ｃ）前記最終保護膜の上にＢＣＢ層が設けられている第
    １絶縁膜を積層する工程と、 ｄ）前記ボンドパッドが露出するように前記第１絶縁膜
    をパターニングする工程と、 ｅ）前記第１絶縁膜の上に前記ボンドパッドと連結され
    ているボンドパッド再配列用金属パターンを形成する工
    程と、 ｆ）前記ボンドパッド再配列用金属パターンの上に第２
    絶縁膜を形成する工程と、 を含むことを特徴とする半導体素子の製造方法。
  15. 【請求項１５】 前記最終保護膜を形成する工程の後、
    前記ボンドパッドが露出するようにパターニングする工
    程をさらに含むことを特徴とする請求項１４に記載の半
    導体素子の製造方法。
  16. 【請求項１６】 前記最終保護膜は、窒化ケイ素膜、窒
    化チタン膜、ＰＥＯＸ膜、ＰＳＧ膜からなる群から選択
    される少なくとも一つの膜質を含有する単一膜または複
    合膜を用いることを特徴とする請求項１４に記載の半導
    体素子の製造方法。
  17. 【請求項１７】 前記ＢＣＢ層は、１０〜１００μｍの
    厚さで形成されていることを特徴とする請求項１４に記
    載の半導体素子の製造方法。
  18. 【請求項１８】 前記第２絶縁膜を形成する工程の後、
    前記ボンドパッド再配列用金属パターンと外部連結手段
    とを連結する工程をさらに含むことを特徴とする請求項
    １４に記載の半導体素子の製造方法。
  19. 【請求項１９】 前記第２絶縁膜としてポリイミド層を
    利用することを特徴とする請求項１４に記載の半導体素
    子の製造方法。
  20. 【請求項２０】 ａ）下部にメモリセルが形成されてい
    る半導体基板に最上部メタル層を形成する工程と、 ｂ）前記最上部メタル層の上にＢＣＢ層が設けられてい
    る複合膜からなる最終保護膜を形成する工程と、 ｃ）前記ボンドパッドが露出するように前記最終保護膜
    をパターニングする工程と、 ｄ）前記最終保護膜の上に前記ボンドパッドと連結され
    ているボンドパッド再配列用金属パターンを形成する工
    程と、 ｅ）前記ボンドパッド再配列用金属パターンの上に絶縁
    膜を形成する工程と、を含むことを特徴とする半導体素
    子の製造方法。
  21. 【請求項２１】 前記絶縁膜を形成する工程の後、前記
    ボンドパッド再配列用金属パターンと外部連結手段とを
    連結する工程をさらに含むことを特徴とする請求項２０
    に記載の半導体素子の製造方法。
  22. 【請求項２２】 前記ＢＣＢ層は、１０〜１００μｍの
    厚さで形成されていることを特徴とする請求項２０に記
    載の半導体素子の製造方法。
  23. 【請求項２３】 前記最終保護膜は、窒化ケイ素膜また
    は窒化チタン膜からなる第１膜、ＢＣＢからなる第２
    膜、ならびにＰＳＧまたはＰＥＯＸからなる第３膜を有
    していることを特徴とする請求項２０に記載の半導体素
    子の製造方法。
  24. 【請求項２４】 前記第２膜は、前記第１膜と前記第３
    膜との間に形成されていることを特徴とする請求項２３
    に記載の半導体素子の製造方法。
  25. 【請求項２５】 前記絶縁膜は、材質としてポリイミド
    が用いられていることを特徴とする請求項２０に記載の
    半導体素子の製造方法。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002170903A (ja) * 2000-11-29 2002-06-14 Fujitsu Ltd 半導体装置
US6781869B2 (en) 2002-01-29 2004-08-24 Renesas Technology Corp. Semiconductor memory
JP2005117067A (ja) * 2005-01-13 2005-04-28 Rohm Co Ltd 半導体装置
JP4431628B1 (ja) * 2008-06-05 2010-03-17 新光電気工業株式会社 半導体装置及びその製造方法
JP2012089901A (ja) * 2012-02-09 2012-05-10 Rohm Co Ltd 半導体装置
US8564131B2 (en) 2001-01-15 2013-10-22 Rohm Co., Ltd. Semiconductor device and method for manufacturing the same
CN104078442A (zh) * 2013-03-26 2014-10-01 南茂科技股份有限公司 芯片结构及其制作方法

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6303423B1 (en) * 1998-12-21 2001-10-16 Megic Corporation Method for forming high performance system-on-chip using post passivation process
JP2002217377A (ja) 2001-01-18 2002-08-02 Hitachi Ltd 半導体集積回路装置およびその製造方法
DE10231385B4 (de) * 2001-07-10 2007-02-22 Samsung Electronics Co., Ltd., Suwon Halbleiterchip mit Bondkontaktstellen und zugehörige Mehrchippackung
US20030082906A1 (en) * 2001-10-30 2003-05-01 Lammert Michael D. Via formation in polymers
US6593220B1 (en) * 2002-01-03 2003-07-15 Taiwan Semiconductor Manufacturing Company Elastomer plating mask sealed wafer level package method
US6974659B2 (en) * 2002-01-16 2005-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a solder ball using a thermally stable resinous protective layer
KR100448344B1 (ko) * 2002-10-22 2004-09-13 삼성전자주식회사 웨이퍼 레벨 칩 스케일 패키지 제조 방법
US20040102022A1 (en) * 2002-11-22 2004-05-27 Tongbi Jiang Methods of fabricating integrated circuitry
US20040187050A1 (en) * 2003-03-19 2004-09-23 Baumann Robert Christopher Test structure and method for accurate determination of soft error of logic components
US6914447B2 (en) * 2003-04-23 2005-07-05 Texas Instruments Incorporated High activity, spatially distributed radiation source for accurately simulating semiconductor device radiation environments
US7164197B2 (en) * 2003-06-19 2007-01-16 3M Innovative Properties Company Dielectric composite material
JP2005268730A (ja) * 2004-03-22 2005-09-29 Toshiba Corp 半導体装置
TWI241001B (en) * 2004-03-26 2005-10-01 Advanced Semiconductor Eng Method of improving adhesive characteristic between photoresist layer and substrate, and bumping process
US8384189B2 (en) * 2005-03-29 2013-02-26 Megica Corporation High performance system-on-chip using post passivation process
US7348210B2 (en) * 2005-04-27 2008-03-25 International Business Machines Corporation Post bump passivation for soft error protection
US7381635B2 (en) * 2005-07-18 2008-06-03 International Business Machines Corporation Method and structure for reduction of soft error rates in integrated circuits
TWI305951B (en) 2005-07-22 2009-02-01 Megica Corp Method for forming a double embossing structure
US8058726B1 (en) 2008-05-07 2011-11-15 Amkor Technology, Inc. Semiconductor device having redistribution layer
US20090294961A1 (en) * 2008-06-02 2009-12-03 Infineon Technologies Ag Semiconductor device
US8076786B2 (en) * 2008-07-11 2011-12-13 Advanced Semiconductor Engineering, Inc. Semiconductor package and method for packaging a semiconductor package
US8362612B1 (en) 2010-03-19 2013-01-29 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
KR101680082B1 (ko) 2010-05-07 2016-11-29 삼성전자 주식회사 웨이퍼 레벨 패키지 및 웨이퍼 레벨 패키지의 형성방법
US8552557B1 (en) 2011-12-15 2013-10-08 Amkor Technology, Inc. Electronic component package fabrication method and structure
US8664090B1 (en) 2012-04-16 2014-03-04 Amkor Technology, Inc. Electronic component package fabrication method
US9269678B2 (en) * 2012-10-25 2016-02-23 United Microelectronics Corp. Bond pad structure and method of manufacturing the same
US9795752B2 (en) 2012-12-03 2017-10-24 Mhs Care-Innovation, Llc Combination respiratory therapy device, system, and method
US9245862B1 (en) 2013-02-12 2016-01-26 Amkor Technology, Inc. Electronic component package fabrication method and structure
KR102340973B1 (ko) 2015-09-18 2021-12-17 삼성전자주식회사 반도체 테스트 장치 및 방법과 데이터 분석 장치
KR102374310B1 (ko) * 2017-11-09 2022-03-15 후지필름 가부시키가이샤 장치, 유기층 형성용 조성물

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5568659A (en) 1978-11-20 1980-05-23 Hitachi Ltd Semiconductor device and manufacturing method thereof
US5391915A (en) 1978-11-20 1995-02-21 Hatachi, Ltd. Integrated circuit having reduced soft errors and reduced penetration of alkali impurities into the substrate
JP2773660B2 (ja) * 1994-10-27 1998-07-09 日本電気株式会社 半導体装置
US5691652A (en) * 1996-02-20 1997-11-25 Hewlett-Packard Co. Completion detection as a means for improving alpha soft-error resistance
US5970346A (en) * 1997-09-19 1999-10-19 Taiwan Semiconductor Manufacturing Company, Ltd. Fuse window guard ring structure for nitride capped self aligned contact processes
US6103552A (en) * 1998-08-10 2000-08-15 Lin; Mou-Shiung Wafer scale packaging scheme

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002170903A (ja) * 2000-11-29 2002-06-14 Fujitsu Ltd 半導体装置
JP4616985B2 (ja) * 2000-11-29 2011-01-19 富士通セミコンダクター株式会社 半導体装置
US8564131B2 (en) 2001-01-15 2013-10-22 Rohm Co., Ltd. Semiconductor device and method for manufacturing the same
US6781869B2 (en) 2002-01-29 2004-08-24 Renesas Technology Corp. Semiconductor memory
JP2005117067A (ja) * 2005-01-13 2005-04-28 Rohm Co Ltd 半導体装置
JP4431628B1 (ja) * 2008-06-05 2010-03-17 新光電気工業株式会社 半導体装置及びその製造方法
JP2010074120A (ja) * 2008-06-05 2010-04-02 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
US8193617B2 (en) 2008-06-05 2012-06-05 Shinko Electric Industries Co., Ltd. Semiconductor device and manufacturing method therefor
JP2012089901A (ja) * 2012-02-09 2012-05-10 Rohm Co Ltd 半導体装置
CN104078442A (zh) * 2013-03-26 2014-10-01 南茂科技股份有限公司 芯片结构及其制作方法

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Publication number Publication date
KR100301052B1 (ko) 2001-11-02
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