KR20060011342A - 반도체 메모리 장치 및 그 제조 방법 - Google Patents

반도체 메모리 장치 및 그 제조 방법 Download PDF

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Abstract

반도체 메모리 장치 및 그 제조 방법이 개시된다. 본 발명에 따른 반도체 메모리 장치는 반도체 칩, 반도체 칩의 입출력 패드를 개방하는 패시베이션층, 패시베이션층 상의 버퍼층, 및 패시베이션층과 버퍼층을 관통하여 퓨즈 박스를 개방하는 퓨즈 박스 홀을 매립하고 반도체 칩 가장자리 상의 버퍼층을 덮고 있는 퓨즈 커버층을 포함한다.

Description

반도체 메모리 장치 및 그 제조 방법{Device of semiconductor memory and method of fabricating the same}
도 1a 및 도 1b는 종래의 반도체 메모리 장치들을 보여주는 단면도들이다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 메모리 장치들을 보여주는 단면도들이다.
도 3a는 본 발명에 따른 반도체 메모리 장치의 제조 방법을 보여주는 흐름도이다.
도 3b 내지 도 3h는 본 발명에 따른 반도체 메모리 장치의 제조 방법을 보여주는 단면도들이다.
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 퓨즈 박스를 구비하는 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
반도체 메모리 장치는 메모리 기능을 수행하기 위한 복수의 커패시터로 구성되는 메모리 소자를 포함하는 셀 및 주변 회로를 포함하는 반도체 칩을 구비한다. 이러한 커패시터의 수 및 각 커패시터의 용량이 메모리 장치의 용량을 결정하게 된 다. 하지만, 각 셀은 수많은 메모리 소자를 포함하고 있기 때문에 이 가운데 몇몇 메모리 소자가 설계 마진 또는 제조상의 마진 부족으로 오동작을 일으키는 경우 해당 셀을 사용하지 못하게 되어 반도체 칩의 수율이 나빠지게 된다.
이러한 문제를 극복하기 위해, 반도체 메모리 장치를 제조할 때에는 에러가 난 메모리 소자들을 대체하기 위해 서브 블록에 리던던시(redundancy) 셀을 제조하여 수율 향상을 도모하는 것이 일반적이다. 즉, 반도체 칩을 제조한 후 이를 패키지하기 전에, 각 반도체 칩에 대해 전기적 시험을 거쳐 불량 셀을 리던던시 셀로 대체하는 것이다. 이러한 전기적 시험을 불량 다이를 분리해 낸다는 의미에서 전기적 다이 소팅(electrical die sorting; EDS) 시험이라고 한다. 이렇게 불량 셀을 리던던시 셀로 대체하는 단계는 퓨즈 수리(fuse repair)를 통해 수행된다.
각 반도체 칩은 각 셀과 리던던시 셀의 대체를 제어하기 위한 퓨즈들로 구성되는 퓨즈 박스(fuse box)를 구비하고 있다. 그래서, EDS 시험 결과 불량인 셀이 발견되면 그 셀에 해당하는 퓨즈를 절단하여 해당 셀을 리던던시 셀로 대체한다. 퓨즈를 절단하기 위해서는 과전류로 퓨즈를 녹이거나 레이저빔으로 퓨즈를 태우는 방법이 있다. 특히, 레이저빔을 이용하여 퓨즈를 절단하는 방식이 단순하면서도 확실하므로 널리 사용되고 있다. 이하 도면을 참조하여 퓨즈 박스를 구비하는 종래의 반도체 메모리 장치 및 그 제조 방법에 대해 설명하기로 한다.
도 1a 및 도 1b는 종래의 반도체 메모리 장치들을 보여주는 단면도들이다.
도 1a를 참조하면, 종래의 반도체 메모리 장치에는 반도체 기판(120) 상에 복수의 메모리 소자들을 포함하는 셀(125), 복수의 퓨즈를 포함하고 있는 퓨즈 박 스(130) 및 상기 메모리 소자들을 외부 단자와 연결시키기 위한 입출력 패드(135)를 포함하는 반도체 칩(140)이 구비된다. 상기 셀(125)은 메모리 기능을 수행하기 위한 커패시터로 구성되는 메모리 소자들을 포함하고 있다. 또한, 상기 퓨즈 박스(130)는 상기 셀(125)을 리던던시 셀(미도시)로 대체하는 것을 제어하기 위한 퓨즈들로 구성되어 있다.
상기 셀(125)과 퓨즈 박스(130) 상에는 상기 입출력 패드(135)를 개방하는 패시베이션층(145)이 구비되고, 상기 패시베이션층(145) 상에는 버퍼층(150)이 구비되어 있다. 상기 패시베이션층(145)은 셀 내의 회로에 수분 등이 침투하는 것을 방지하기 위한 것으로서, 산화막, 질화막 또는 이들의 합성막 등으로 형성된다. 상기 버퍼층(150)은 습기와 같은 외부 환경 및 패키지 구조물로부터 상기 반도체 칩(140)을 더욱 보호하는 역할을 한다. 상기 버퍼층(150)은 감광성 폴리이미드막(photo-sensitive polyimide film)을 스핀 코팅하여 형성될 수 있다.
또한, 상기 퓨즈 박스(130)를 개방하기 위한 퓨즈 박스 홀(155)이 상기 버퍼층(150) 및 패시베이션층(145)을 관통하여 형성되어 있다. 상기 퓨즈 박스 홀(155)을 통해 레이저빔을 조사함으로써 해당 퓨즈를 절단하여 퓨즈 수리를 수행할 수 있다.
그러나, 상기의 종래 반도체 메모리 장치는 상기 퓨즈 박스 홀(155)이 개방된 상태로 이후 패키지 단계가 계속 진행되기 때문에, 외부 환경에 개방된 퓨즈에 수분이 흡수되어 퓨즈가 부식되는 문제가 발생하게 된다. 특히, 패키지 단계에서 사용되는 폴리머층의 경화 공정 등의 열처리 공정 또는 신뢰도 분석 시의 압력 쿠 커 시험(pressure cooker test; PCT)과 같은 고온 다습한 환경 하에서 이러한 수분 흡수에 따른 퓨즈 부식 문제가 더욱 심각해진다. 따라서, 이로 인해 반도체 메모리 장치의 리프레쉬 특성이 저하되거나, 신뢰성 저하로 수율이 감소된다.
도 1b는 도 1a의 반도체 칩 구조에 리드 온 칩(lead on chip; LOC) 패키지를 부가한 반도체 메모리 소자를 보여준다. 회로보드의 리드(170)가 반도체 칩(140) 상에 구비되고, 상기 리드(170)는 상기 반도체 칩(140)의 입출력 패드(135)와 금선(gold wire)과 같은 도전성 와이어(171)를 통해 연결된다.
다만, 상기와 같은 LOC 패키지에 있어서는 상기 반도체 칩(140)과 리드(170)의 부착 시, 상기 반도체 칩(140)의 가장자리 부분(A)과 상기 리드(170)가 접촉하여 상기 반도체 칩(140) 상에 물리적인 손상이 발생할 수가 있다.
본 발명이 이루고자 하는 기술적 과제는 퓨즈 부식이 없고 패키지 결함이 없어 리프레쉬 특성이 우수하고 신뢰도가 높은 반도체 메모리 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 퓨즈 부식을 방지하고, 패키지 결함 생성을 방지할 수 있는 신뢰도가 높은 반도체 메모리 장치의 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치는, 반도체 기판 상에 형성된 복수의 메모리 소자들로 구성되는 셀, 상기 셀 주변에 형 성된 복수의 퓨즈를 포함하고 있는 퓨즈 박스, 및 상기 복수의 메모리 소자들을 외부 단자와 연결시키기 위하여 상기 셀 및 퓨즈 박스 상에 형성된 하나 이상의 입출력 패드를 포함하고 있는 반도체 칩; 상기 반도체 칩 상에 형성되고 상기 입출력 패드를 개방하는 패시베이션층; 상기 반도체 칩의 입출력 패드를 개방하는 상기 패시베이션층 상의 버퍼층; 상기 패시베이션층과 버퍼층을 관통하여 상기 퓨즈 박스를 개방하는 퓨즈 박스 홀을 매립하고, 상기 입출력 패드를 개방하는 퓨즈 커버층을 포함한다.
상기 퓨즈 커버층은 상기 반도체 칩 가장자리의 손상을 방지하기 위해 상기 반도체 칩 가장자리의 버퍼층을 덮고 있는 것이 바람직하다. 또는, 상기 퓨즈 커버층은 상기 버퍼층 상면을 덮고 있을 수 있다.
나아가, 상기 버퍼층은 감광성 폴리이미드막으로 형성될 수 있고, 3 ㎛ 내지 8 ㎛ 범위의 두께인 것이 바람직하다.
또한, 상기 퓨즈 커버층은 감광성 고분자막으로 형성될 수 있으며, 상기 버퍼층 상을 기준으로 1 ㎛ 내지 5 ㎛ 범위의 두께인 것이 바람직하다.
또한, 상기 반도체 칩의 퓨즈 커버층 상에 상기 입출력 패드와 연결되는 회로 보드가 구비되는 보드 온 칩 구조의 패키지 구조물을 더 포함할 수 있다.
또한, 상기 반도체 칩의 퓨즈 커버층 상에 상기 입출력 패드와 연결되는 리드가 구비되는 리드 온 칩 구조의 패키지 구조물을 더 포함할 수 있다.
또한, 상기 반도체 칩의 퓨즈 커버층 상에 상기 입출력 패드와 연결되는 재배선 라인을 더 구비할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 제조 방법은, 반도체 기판 상에 복수의 메모리 소자들로 구성되는 셀, 복수의 퓨즈를 포함하고 있는 상기 셀 주변의 퓨즈 박스, 및 상기 복수의 메모리 소자들을 외부 단자와 연결시키기 위한 상기 셀 및 퓨즈 박스 상의 하나 이상의 입출력 패드를 포함하는 복수의 반도체 칩을 형성하는 단계; 상기 각 반도체 칩의 입출력 패드를 포함하는 반도체 기판 전면에 패시베이션층을 형성하는 단계; 상기 각 반도체 칩의 패시베이션층 상에 버퍼층을 형성하는 단계; 상기 각 반도체 칩의 패시베이션층 및 버퍼층을 식각하여 상기 각 반도체 칩의 입출력 패드를 개방하는 단계; 상기 각 반도체 칩의 패시베이션층 및 버퍼층을 관통하여 상기 퓨즈 박스를 개방하는 퓨즈 박스 홀을 형성하는 단계; 상기 각 반도체 칩의 입출력 패드에 전기적인 신호를 가하여 전기적 다이 소팅(electrical die sorting) 시험을 하는 단계; 상기 전기적 다이 소팅 시험 결과에 따라 상기 각 반도체 칩의 퓨즈 박스 내의 퓨즈에 퓨즈 수리를 수행하는 단계; 상기 각 반도체 칩의 퓨즈 박스 홀을 매립하도록 상기 반도체 기판 전면에 퓨즈 커버층을 형성하는 단계; 및 상기 각 반도체 칩의 퓨즈 커버층을 식각하여 입출력 패드를 개방하는 단계를 포함한다.
상기 버퍼층을 형성하는 단계는 감광성 폴리이미드막을 코팅하여 수행할 수 있고, 상기 버퍼층의 두께는 3 ㎛ 내지 8 ㎛ 범위의 두께인 것이 바람직하다.
또한, 상기 퓨즈 커버층을 형성하는 단계는 감광성 고분자막을 스핀 코팅하여 수행할 수 있고, 감광성 고분자막을 스크린 프린팅하여 수행할 수도 있다. 상기 퓨즈 커버층은 상기 버퍼층 상을 기준으로 1 ㎛ 내지 5 ㎛ 범위의 두께로 형성되는 것이 바람직하다.
또한, 상기 퓨즈 커버층을 식각하여 입출력 패드를 개방하는 단계는 상기 각 반도체 칩의 가장자리에 퓨즈 커버층이 남도록 식각하는 것이 바람직하다.
또한, 상기 퓨즈 커버층을 형성하는 단계 후, 상기 퓨즈 커버층을 저온 경화하는 단계를 더 포함할 수 있다. 상기 저온 경화 단계는 100 ℃ 내지 250 ℃ 범위의 온도에서 열처리하여 수행할 수 있다.
상기 퓨즈 커버층을 식각하여 상기 입출력 패드를 개방하는 단계 후, 상기 각 반도체 칩 상에 상기 입출력 패드와 연결되는 재배선 라인 형성 단계를 더 포함할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 첨부된 도면에서 여러 막과 영역들의 두께는 명료성을 위해 강조되었다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 메모리 장치들을 보여주는 단면도들이다.
도 2a를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치(200)에는 반도체 기판(220) 상에 복수의 메모리 소자들을 포함하는 셀(225), 복수의 퓨즈를 포함하고 있는 퓨즈 박스(230) 및 상기 메모리 소자들을 외부 단자와 연결시키기 위한 입출력 패드(235)를 포함하는 반도체 칩(240)이 구비된다. 상기 셀(225)은 메모리 기능을 수행하기 위하여 디램과 같이 커패시터로 구성되는 메모리 소자 또는 플로팅 게이트로 구성되는 플래시 메모리 소자 등을 포함하고 있다. 상기 셀(225)의 세부 구조는 제품에 따라 해당 기술 분야에서 통상의 지식을 가진 자에게 자명한 일반적인 형상이 될 수 있으므로 본 실시예에서는 점선으로 그 대상만을 표시하기로 한다.
또한, 상기 퓨즈 박스(230)는 상기 셀(225)을 리던던시 셀(미도시)로 대체하도록 제어하기 위한 퓨즈들로 구성되어 있다. 상기 셀(225)과 퓨즈 박스(230) 상에는 상기 입출력 패드(235)를 개방하는 패시베이션층(245)이 구비되고, 상기 패시베이션층(245) 상에는 버퍼층(250)이 구비되어 있다. 상기 패시베이션층(245)은 산화막, 질화막 또는 이들의 합성막으로 형성될 수 있다. 상기 버퍼층(250)은 감광성 폴리이미드막(photo-sensitive polyimide film)을 스핀 코팅하여 형성할 수 있다. 상기 버퍼층(250)은 상기 반도체 칩(240)을 외부 습기 또는 패키지 단계로부터 보호하기 위하여 3 ㎛ 이상의 두께를 갖는 것이 바람직하고, 또한 상기 버퍼층(250)을 관통하여 상기 퓨즈 박스(230)를 노출시키는 퓨즈 박스 홀(255)을 신뢰성 있게 형성하기 위해서는 8 ㎛ 이내의 두께를 갖는 것이 바람직하다.
또한, 상기 버퍼층(250) 및 패시베이션층(245)을 관통하고 상기 퓨즈 박스(230)를 개방하는 퓨즈 박스 홀(255)을 매립하는 퓨즈 커버층(260)이 구비되어 있다. 상기 퓨즈 커버층(260)은 폴리이미드막과 같은 감광성 고분자막으로 형성될 수 있으며, 상기 반도체 칩(240)의 신뢰성을 저하시키지 않도록 저온에서 경화되는 저 온 경화 고분자막일 수 있다. 상기 저온 경화 고분자막은 상기 반도체 칩(240)의 신뢰성 저하를 막기 위해 100 ℃ 내지 250 ℃ 범위의 저온에서 경화된다. 상기 퓨즈 커버층(260)은 상기 퓨즈 박스 홀(255)을 매립하도록 최소한 1 ㎛ 이상의 두께이고, 상기 입출력 패드(235)와 접촉하여 EDS 시험 또는 와이어 본딩을 여유 있게 행할 수 있도록 5 ㎛ 이내의 두께인 것이 바람직하다. 즉, 상기 퓨즈 커버층(260)는 1 ㎛ 내지 5 ㎛ 범위의 두께인 것이 바람직하다.
본 발명의 실시예에 따른 반도체 메모리 장치에는 열 공정을 포함하는 패키지 공정을 진행하거나, 고온 다습한 분위기 하에서 압력 쿠커 시험(PCT)을 수행하여도, 상기 퓨즈 박스(230)가 상기 퓨즈 커버층(260)에 의해 외부에 노출되지 않아 종래와 달리 퓨즈 부식이 발생하지 않는다. 따라서, 본 발명에 따른 반도체 메모리 장치는 종래에 비해 리프레쉬 특성이 우수하고, 신뢰도가 높아진다.
도 2b를 참조하면, 본 발명의 실시예에 따른 다른 반도체 메모리 장치(201)는 상기 반도체 칩(240)의 가장자리의 상기 버퍼층(250)을 덮도록 상기 버퍼층(250)의 일부에만 퓨즈 커버층(260')이 구비되어 있다. 이러한 구조 하에서도, 상기 퓨즈 박스(230)는 상기 퓨즈 커버층(260')에 의해 외부에 노출되지 않게 된다. 또한, 상기 퓨즈 커버층(260')이 상기 반도체 칩(240)의 가장자리의 상기 버퍼층(250)을 덮도록 구비됨으로써, 패키지 구조물과의 접촉으로 인한 상기 반도체 칩(240)의 손상을 방지할 수 있게 된다.
따라서, 본 발명의 실시예에 따른 반도체 메모리 장치들(200, 201)은 상기 버퍼층(250)과 상기 퓨즈 커버층(260, 260')의 이중 보호막 구조를 구비하고, 상기 퓨즈 커버층(260, 260')의 형상을 자유롭게 조절함으로써 상기 반도체 칩(240)을 외부 수분이나 물리적인 충격 등으로부터 종래보다 더욱 효과적으로 보호할 수 있다.
이하에서는 상기 반도체 칩(240) 상에 다양한 패키지 구조물을 형성한 경우에 대해 예를 들어 설명하기로 한다.
도 2c를 참조하면, 상기 반도체 칩(240)의 상기 퓨즈 커버층(260') 상에 회로보드(262)를 구비하는 보드 온 칩(board on chip) 구조의 패키지 구조물이 구비된다. 상기 회로보드(262)와 상기 입출력 패드(235)는 도전성 와이어(264)를 통해 연결되어 있다. 상기의 퓨즈 커버층(260')는 상기 회로보드(262)와 상기 반도체 칩(240)간의 접촉을 완화해주는 역할을 한다. 따라서, 이러한 반도체 메모리 장치(202)는 리프레쉬 특성이 우수하고, 신뢰도가 높아지게 된다
도 2d를 참조하면, 상기 반도체 칩(240)의 상기 퓨즈 커버층(260') 상에 리드(270)가 구비되는 리드 온 칩 패키지 구조물이 구비된다. 상기 리드(270)는 외부 단자(미도시)와 상기 반도체 칩(240)을 연결시켜 주기 위해서, 상기 입출력 패드(235)와 도전성 와이어(271)를 통해 연결되어 있다. 상기 퓨즈 커버층(260')은 상기 반도체 칩(240)의 가장자리와 상기 리드(270)의 접촉을 완화해주는 스페이서 역할을 한다. 따라서, 상기 반도체 칩(240)에 물리적인 손상이 종래보다 감소하게 되어, 반도체 메모리 장치(203)의 신뢰도가 향상된다.
도 2e를 참조하면, 웨이퍼 레벨 패키지(wafer level package; WLP)를 위해 상기 입출력 패드(235)와 연결되는 재배선 라인(272)이 상기 퓨즈 커버층(260) 상 에 형성되어 있다. 상기 재배선 라인(272)은 도전성 와이어(276)를 통해 외부 단자(미도시)와 연결될 수 있고, 또는 도 2f에 도시된 바와 같이 솔더볼(solder ball)(280)을 통해 외부 단자와 연결될 수도 있다. 상기 재배선 라인(272)은 절연막 또는 감광성 고분자막(274)에 의해 외부로부터 보호된다. 상기 퓨즈 박스(230)를 개방하는 퓨즈 박스 홀이 상기 퓨즈 커버층(260)에 의해 매립되어 있으므로, 상기 재배선 라인(272)이 상기 퓨즈 박스(230) 상을 지나가게 형성될 수 있다. 따라서, 상기 재배선 라인(272) 설계 마진이 향상된다. 그러므로, WLP에 있어서도 반도체 메모리 장치(204, 205)의 신뢰도가 종래보다 향상되게 된다.
상기의 본 발명의 실시예에 따른 반도체 메모리 장치들은 종래의 버퍼층 외에 퓨즈 박스 홀을 매립하고 반도체 칩 가장자리의 버퍼층을 덮는 퓨즈 커버층을 이중으로 구비함으로써, 고온 다습한 환경의 PCT 환경이나 또는 패키지 단계에서의 퓨즈의 부식 또는 물리적인 손상이 방지된다. 따라서, 반도체 메모리 장치의 리프레쉬 특성이 향상되고, 신뢰도가 높아진다.
도 3a는 본 발명의 실시예에 따른 반도체 메모리 장치의 제조 방법을 보여주는 흐름도이고, 도 3b 내지 도 3h는 본 발명의 실시예에 따른 반도체 메모리 장치의 제조 방법을 보여주는 단면도들이다. 본 발명의 실시예에 따른 반도체 메모리 장치의 제조 방법은 도 2a 내지 도 2f의 반도체 메모리 장치를 참조할 수 있다. 이하에서는 도 3a의 흐름도를 따라서 도 3b 내지 도 3h의 단면도들을 참조하여 설명하도록 한다.
도 3b를 참조하면, 반도체 기판(320) 상에 복수의 메모리 소자들로 구성되는 셀(325), 복수의 퓨즈들을 포함하는 퓨즈 박스(330) 및 하나 이상의 입출력 패드(335)를 포함하는 복수의 반도체 칩(330)을 형성한다(도 3a의 단계 302).
이어서, 도 3c에 도시된 바와 같이, 상기 각 반도체 칩(340)의 상기 입출력 패드(335)를 포함하는 상기 반도체 기판(320) 전면에 패시베이션층(345)을 형성한다(도 3a의 단계 304).
이어서, 도 3d에 도시된 바와 같이, 상기 각 반도체 칩(340)의 상기 패시베이션층(345) 상에 버퍼층(350)을 형성한다(도 3a의 단계 305). 상기 버퍼층(350)은 감광성 폴리이미드막을 코팅하여 형성될 수 있다. 또한, 상기 버퍼층(350)은 상기 반도체 칩(340)을 외부 습기 또는 패키지 단계로부터 보호하기 위하여 3 ㎛ 이상의 두께를 갖는 것이 바람직하고, 또한 후속 공정에서 상기 버퍼층(350)을 관통하여 상기 퓨즈 박스(330)를 노출시키는 퓨즈 박스 홀을 신뢰성 있게 형성하기 위해서는 8 ㎛ 이내의 두께를 갖는 것이 바람직하다.
이어서, 도 3e에 도시된 바와 같이 상기 각 반도체 칩(340)의 상기 패시베이션층(345) 및 버퍼층(350)을 식각하여 상기 각 반도체 칩(340)의 상기 입출력 패드(335)를 개방한다(도 3a의 단계 306).
이어서, 도 3f에 도시된 바와 같이 상기 각 반도체 칩(340)의 상기 패시베이션층(345) 및 버퍼층(350)을 관통하여 상기 퓨즈 박스(330)를 개방하는 퓨즈 박스 홀(355)을 형성한다(도 3a의 단계 308). 식각 방법에 따라서는 상기 입출력 패드(335)를 개방하는 단계(도 3a의 단계 306)와 상기 퓨즈 박스 홀(355)을 형성하는 단계(도 3a의 단계 308)를 한번의 식각으로 동시에 수행할 수도 있다.
이어서, 상기 각 반도체 칩(340)의 상기 입출력 패드(335)에 전기적인 신호를 가하여 전기적 다이 소팅(EDS) 시험을 수행한다(도 3a의 단계 310). 상기 EDS 시험은 상기 각 셀(325)의 정상 동작 여부를 시험하기 위한 것이다. 상기 EDS 시험은 통상 탐침(미도시)을 상기 입출력 패드(335)에 접촉하고, 상기 탐침에 전류 또는 전압과 같은 전기적인 신호를 가하여 상기 셀(325)의 정상 신호 출력 여부를 시험하는 방식으로 수행된다.
이어서, 상기 EDS 시험 결과에 따라 상기 각 반도체 칩(340)의 상기 퓨즈 박스(330) 내의 퓨즈(미도시)에 퓨즈 수리를 수행한다(도 3a의 단계 312). 상기 퓨즈 수리 단계(312)는 상기 EDS 시험 결과 오동작을 일으키는 상기 셀(325)을 리던던시 셀(미도시)로 대체하기 위해, 상기 퓨즈 박스(330) 내의 해당 퓨즈를 절단하는 작업이다. 상기 퓨즈 절단 작업은 해당 퓨즈에 레이저빔을 조사하여 퓨즈를 녹이는 방법으로 수행된다. 상기 퓨즈 수리 단계(312) 단계 후에, 상기 퓨즈 수리에 의해 대체된 리던던시 셀의 정상 동장을 체크하기 위해 EDS 시험을 재차 수행할 수도 있다.
이어서, 도 3g에 도시된 바와 같이 상기 각 반도체 칩(340)의 상기 퓨즈 박스 홀(355)을 매립하도록 상기 반도체 기판(도 3a의 단계 320) 전면에 퓨즈 커버층(360)을 형성한다(314). 상기 퓨즈 커버층(360)은 예를 들어, 폴리이미드막과 같은 감광성 고분자막으로 형성될 수 있으며, 상기 반도체 칩(340)의 신뢰성을 저하시키지 않도록 저온에서 경화되는 저온 경화 고분자막일 수 있다. 상기 퓨즈 커버층(360)은 감광성 고분자막을 스핀 코팅하여 형성할 수 도 있고, 스크린 프린팅하여 형성할 수도 있다. 상기 퓨즈 커버층(360)은 상기 퓨즈 박스 홀(도 3f의 355)을 매립하도록 최소한 1 ㎛ 이상의 두께이고, 상기 입출력 패드(335)와 접촉하여 EDS 시험 또는 와이어 본딩을 여유 있게 행할 수 있도록 5 ㎛ 이내의 두께인 것이 바람직하다.
상기 퓨즈 커버층(360)은 이후 PCT 또는 패키지 단계에서 퓨즈를 고온 다습한 환경에 노출시키지 않도록 보호함으로써 퓨즈 부식을 방지하여, 반도체 메모리 장치의 신뢰도를 높이는 역할을 한다.
이어서, 상기 퓨즈 커버층(360)을 저온 경화하는 단계를 더 포함할 수 있다. 상기 저온 경화 단계는 상기 반도체 칩(340)의 신뢰도 저하를 막기 위해 100 ℃ 내지 250 ℃ 범위의 저온에서 열처리하여 수행할 수 있다.
이어서, 도 3h에 도시된 바와 같이 상기 각 반도체 칩(340)의 상기 퓨즈 커버층(도 3g의 360)을 식각하여, 상기 입출력 패드(335)를 개방한다(도 3a의 단계 316). 상기 퓨즈 커버층(도 3g의 360)을 식각하는 단계는 도 3h에서와 같이 상기 각 반도체 칩(340)의 가장자리에 퓨즈 커버층(360')이 남도록 수행할 수도 있으나, 도 2a의 퓨즈 커버층(260)이 형성되도록 입출력 패드만을 개방하도록 수행할 수도 있다. 웨이퍼 레벨 패키지(WLP)에 있어서는 상기의 입출력 패드(335)를 개방하는 단계(도 3a의 단계 316) 후, 각 다이의 소잉 전에 상기 각 반도체 칩(340) 상에 상기 입출력 패드(335)와 연결되는 재배선 라인 형성 단계를 더 포함할 수도 있다. 이러한 재배선 라인 구조는 도 2e 및 도 2f를 참조할 수 있다.
이어서 상기 각 반도체 칩(340)에 대해 패키지를 진행할 수 있다(도 3a의 단 계 318). 상기 패키지는 도 2c에 도시된 바와 같은 보드 온 칩 구조물, 도 2d에 도시된 바와 같은 리드 온 칩 구조물 또는 도 2e 및 도 2f에 도시된 바와 같은 재배선 라인을 포함할 수 있다. 상기 반도체 칩(340) 가장자리의 상기 버퍼층(350) 상의 퓨즈 커버층(360')은 상기 버퍼층(350)과 더불어 상기 패키지 구조물과 상기 반도체 칩(340)의 접촉에 대한 완충 스페이서 역할을 하여, 상기 반도체 칩(340)의 손상을 방지하여 반도체 메모리 장치의 신뢰도를 높이는 역할을 한다.
따라서, 상기 본 발명의 실시예는 퓨즈 커버층을 통해 퓨즈 부식을 방지하고, 패키지 진행 시 결함 생성이 방지되는 신뢰도가 높은 반도체 메모리 장치의 제조 방법을 제공한다.
본 발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
본 발명에 따른 반도체 메모리 장치는 종래의 버퍼층 외에 퓨즈 박스 홀을 매립하고 반도체 칩 가장자리의 버퍼층을 덮는 퓨즈 커버층을 이중으로 구비함으로써, 고온 다습한 환경의 압력 쿠커 시험(PCT) 환경이나 또는 패키지 단계에서의 퓨즈의 부식이 방지되는 효과를 가지고 있다. 또한, 패키지 구조물과 반도체 칩이 접촉되는 패키지에 있어서, 버버층과 버퍼층을 덮는 퓨즈 커버층이 이중으로 완충 스페이서 역할을 함에 따라 반도체 칩의 가장자리에 손상 발생이 방지된다. 따라서, 반도체 메모리 장치의 리프레쉬 특성이 향상되고, 신뢰도가 높아진다.

Claims (20)

  1. 반도체 기판 상에 형성된 복수의 메모리 소자들로 구성되는 셀, 상기 셀 주변에 형성된 복수의 퓨즈를 포함하고 있는 퓨즈 박스, 및 상기 복수의 메모리 소자들을 외부 단자와 연결시키기 위하여 상기 셀 및 퓨즈 박스 상에 형성된 하나 이상의 입출력 패드를 포함하는 반도체 칩;
    상기 반도체 칩 상에 형성되고 상기 입출력 패드를 개방하는 패시베이션층;
    상기 반도체 칩의 입출력 패드를 개방하는 상기 패시베이션층 상의 버퍼층;
    상기 패시베이션층과 버퍼층을 관통하여 상기 퓨즈 박스를 개방하는 퓨즈 박스 홀을 매립하고, 상기 입출력 패드를 개방하는 퓨즈 커버층을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 퓨즈 커버층은 상기 반도체 칩 가장자리의 손상을 방지하기 위해 상기 반도체 칩 가장자리의 버퍼층을 덮고 있는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 퓨즈 커버층은 상기 버퍼층 상면을 덮고 있는 것을 특징으로 하는 반도 체 메모리 장치.
  4. 제 1 항 내지 제 3 항의 어느 한 항에 있어서,
    상기 버퍼층은 감광성 폴리이미드막으로 형성된 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 버퍼층은 3 ㎛ 내지 8 ㎛ 범위의 두께인 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 1 항 내지 제 3 항의 어느 한 항에 있어서,
    상기 퓨즈 커버층은 감광성 고분자막으로 형성된 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 2 항 또는 제 3 항에 있어서,
    상기 퓨즈 커버층은 상기 버퍼층 상을 기준으로 1 ㎛ 내지 5 ㎛ 범위의 두께인 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 2 항에 있어서,
    상기 반도체 칩의 퓨즈 커버층 상에 상기 입출력 패드와 연결되는 회로보드 가 구비되는 보드 온 칩 구조의 패키지 구조물을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 2 항에 있어서,
    상기 반도체 칩의 퓨즈 커버층 상에 상기 입출력 패드와 연결되는 리드가 구비되는 리드 온 칩 구조의 패키지 구조물을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 3 항에 있어서,
    상기 반도체 칩의 퓨즈 커버층 상에 상기 입출력 패드와 연결되는 재배선 라인을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 반도체 기판 상에 복수의 메모리 소자들로 구성되는 셀, 복수의 퓨즈를 포함하고 있는 상기 셀 주변의 퓨즈 박스, 및 상기 복수의 메모리 소자들을 외부 단자와 연결시키기 위한 상기 셀 및 퓨즈 박스 상의 하나 이상의 입출력 패드를 포함하는 복수의 반도체 칩을 형성하는 단계;
    상기 각 반도체 칩의 입출력 패드를 포함하는 반도체 기판 전면에 패시베이션층을 형성하는 단계;
    상기 각 반도체 칩의 패시베이션층 상에 버퍼층을 형성하는 단계;
    상기 각 반도체 칩의 패시베이션층 및 버퍼층을 식각하여 상기 각 반도체 칩 의 입출력 패드를 개방하는 단계;
    상기 각 반도체 칩의 패시베이션층 및 버퍼층을 관통하여 상기 퓨즈 박스를 개방하는 퓨즈 박스 홀을 형성하는 단계;
    상기 각 반도체 칩의 입출력 패드에 전기적인 신호를 가하여 전기적 다이 소팅(electrical die sorting) 시험을 하는 단계;
    상기 전기적 다이 소팅 시험 결과에 따라 상기 각 반도체 칩의 퓨즈 박스 내의 퓨즈에 퓨즈 수리를 수행하는 단계;
    상기 각 반도체 칩의 퓨즈 박스 홀을 매립하도록 상기 반도체 기판 전면에 퓨즈 커버층을 형성하는 단계; 및
    상기 각 반도체 칩의 퓨즈 커버층을 식각하여 입출력 패드를 개방하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  12. 제 11 항에 있어서,
    상기 버퍼층을 형성하는 단계는 감광성 폴리이미드막을 코팅하여 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  13. 제 11 항에 있어서,
    상기 버퍼층은 3 ㎛ 내지 8 ㎛ 범위의 두께인 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  14. 제 11 항에 있어서,
    상기 퓨즈 커버층을 형성하는 단계는 감광성 고분자막을 스핀 코팅하여 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  15. 제 11 항에 있어서,
    상기 퓨즈 커버층을 형성하는 단계는 감광성 고분자막을 스크린 프린팅하여 형성하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  16. 제 11 항에 있어서,
    상기 퓨즈 커버층은 상기 버퍼층 상을 기준으로 1 ㎛ 내지 5 ㎛ 범위의 두께인 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  17. 제 11 항에 있어서,
    상기 퓨즈 커버층을 식각하여 입출력 패드를 개방하는 단계는 상기 각 반도체 칩의 가장자리에 퓨즈 커버층이 남도록 상기 반도체 칩의 가장 자리 부근의 상기 버퍼층이 노출되도록 식각하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  18. 제 11 항에 있어서,
    상기 퓨즈 커버층을 형성하는 단계 후, 상기 퓨즈 커버층을 저온 경화하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  19. 제 18 항에 있어서,
    상기 퓨즈 커버층을 저온 경화하는 단계는 100 ℃ 내지 250 ℃ 범위의 온도에서 열처리하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
  20. 제 11 항에 있어서,
    상기 퓨즈 커버층을 식각하여 입출력 패드를 개방하는 단계 후, 상기 각 반도체 칩 상에 상기 입출력 패드와 연결되는 재배선 라인 형성 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
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