JP2006332216A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 半導体装置の信頼性を向上させることのできる技術を提供する。
【解決手段】 ウエハプロセスパッケージ（ＷＰＰ）技術が適用されたメモリであって、複数のメモリセルの上部に形成された配線Ｍ４を覆うように形成された層間膜９と、層間膜９上に形成された層間膜１０と、層間膜１０を覆うように形成された保護膜１２とを有してメモリ１００が構成される。この構造において、層間膜１０は、少なくとも保護膜１２と接する部分が酸化シリコンからなり、保護膜１２は、少なくとも層間膜１０と接する部分がポリイミド樹脂からなる。
【選択図】 図４

Description

本発明は、半導体装置およびその製造技術に関し、ウエハプロセスを応用して形成したＣＳＰ(chip size package)、すなわちウエハ状態でパッケージング工程を完了する方式である、ウエハプロセスパッケージ（ＷＰＰ；Wafer Process Package）に適用して有効な技術に関する。

特許文献１では、ウエハプロセス（前工程）において、配線層であるＣｕ（銅）層上にボンディングパッドが形成される技術が開示されている。また、前記Ｃｕ層上には、ＳｉＯ_２（酸化シリコン）膜およびポリイミド膜が形成され、前記ボンディングパッドを露出する開口部が、前記ＳｉＯ_２膜およびポリイミド膜に形成されている構造が開示されている。

一般的には、上記ウエハプロセス（前工程）の後、半導体ウエハに形成された複数の半導体チップを個々に切断し、個々の半導体チップをパッケージングするパッケージプロセス（後工程）が行われる。

ところで、パッケージプロセス（後工程）をウエハプロセス（前工程）と一体化し、ウエハ状態でパッケージング工程を完了する技術、いわゆるウエハプロセスパッケージと呼ばれる技術がある。このウエハプロセスパッケージは、ウエハプロセスを応用してパッケージプロセスまでを処理するため、ウエハから切断したチップ毎にパッケージプロセス（後工程）を処理する従来方法に比べて工程数を大幅に低減することができるという利点がある。なお、ウエハプロセスパッケージは、ウエハレベルＣＳＰとも呼ばれる。

また、上記ウエハレベルパッケージは、ボンディングパッドのピッチを半田バンプのピッチに変換するインターポーザと呼ばれるパッケージ内部の配線層を、ウエハ上に形成した再配線層によって代用できるため、上記した工程数の低減と相俟って、製造コストを低減することができる。
特開２００４−２１０４１６号公報

インターネットなどの普及に伴い通信機器の伝送速度が高速化してきている。このような高速通信機器であるハイエンドルータやスイッチでデータの宛先や不正データのチェックを行うためには、例えば７０ＭＨｚ以上で高速動作が可能な高速ＳＲＡＭ（Static Random Access Memory）などの半導体装置が必要である。

このようなメモリなどの半導体装置は、ウエハ製造工程で生じた欠陥を救済するための冗長機能を備えることによって、製造歩留まりの向上を図っている。これは、回路の一部にあらかじめスペアの行や列（冗長回路）を用意しておき、複数のメモリセルからなるメモリアレイ内の欠陥セル（不良ビット）にアドレス信号が入ったときにスペアの行や列を選択することによって、回路の一部に不良箇所が発生してもチップ全体としては不良とならないようにする不良救済機能である。

不良箇所とスペア箇所との切り換えは、アドレス切り換え回路に接続されたヒューズを切断することによって行なわれる。ヒューズの切断には、電流溶断方式やレーザ溶断方式などが採用されているが、置換プログラムの自由度が高く、面積効率上も有利なレーザ溶断方式が主に採用されている。欠陥救済用のヒューズは、メタルなどの配線材料で構成され、半導体ウエハの主面に配線を形成する工程で同時に形成される。そして、プローブ検査によって欠陥セルが見出された場合は、上記ヒューズをレーザなどで切断することによって、欠陥セルに対応するアドレスを冗長セルに割り付けする。

図１３は、本発明者らが検討したメモリの製造プロセスのフロー図である。図１４〜図１９は、図１３のフローに沿った製造工程中のメモリを模式的に示す断面図である。本発明者らが検討したメモリは、上述した欠陥を救出するためのヒューズを備えており、また、上述したウエハプロセスパッケージ技術を適用して形成される。なお、ウエハプロセスパッケージ（ＷＰＰ；Wafer Process Package）は、いわゆる前工程と、いわゆる後工程とが一体化した技術をいうが、本願では、その後工程に対応する工程をＷＰＰ工程と称して説明する。

図１４に示すように、まず、半導体ウエハ１の複数のチップ領域に、周知の製造方法により複数のメモリセル（図示せず）を形成し、続いてその上部に、例えばダマシンプロセスにより例えば４層の配線（第１配線）を形成する（ステップＳ２１０）。なお、図１４では、１層目および２層目の配線（第１配線）は図示を省略し、３層目の配線（第１配線）Ｍ３と、４層目の配線（第１配線）Ｍ４を図示している。また、各層には、それぞれ複数の配線（第１配線）が形成されているが、図１４では、３層目に１つの配線Ｍ３、および、４層目に３つの配線Ｍ４が図示されている。この配線Ｍ３と配線Ｍ４とは、プラグ２０を介して電気的に接続されている。また、３層目および４層目に形成されている複数の配線Ｍ３およびＭ４間には、層間絶縁膜２１、２２、２３、２４が形成されている。この層間絶縁膜２１、２２、２３、２４は、例えば酸化シリコン膜（ＳｉＯ_２）膜からなる。

また、図１４に示すように、半導体ウエハ１の主面には、ヒューズ２５が形成されている。すなわち、上述した配線Ｍ４を形成すると同時に、このヒューズ２５を形成することができる。なお、このヒューズ２５は図示しないが複数形成されており、後述するＷＰＰ工程終了後のプローブ検査によって、欠陥セルが見出された場合、所定のヒューズ２５がレーザなどで切断される。

また、配線（第１配線）が形成された層のうちの最上層と同層には、内部接続端子２６が形成されている。すなわち、上述した配線Ｍ４を形成すると同時に、この内部接続端子２６を形成することができる。なお、この内部接続端子２６は後述する外部電極端子（半田バンプ）１４と電気的に接続されることとなる。

ここで、本発明者らが検討するメモリは、ウエハプロセスパッケージ技術を適用するので、４層目の配線Ｍ４が半導体ウエハ１の主面上に形成されるまでの工程が、いわゆる前工程であり、この前工程後は、ＷＰＰ工程となる。

次いで、４層目のヒューズ２５および内部接続端子２６を含む配線（第１配線）Ｍ４を覆うように、パッシベーション膜である層間膜（第１層間膜）９を構成する絶縁膜２７、２８、２９、３０を形成し（ステップＳ２２０）、ホトリソグラフィおよびエッチングにより、内部接続端子２６の表面が露出するように、絶縁膜３０、２９、２８、２７の一部を除去し、層間膜９に接続孔（開口部）３２を形成する（ステップＳ２３０）。絶縁膜２７は、例えば窒化シリコン（ＳｉＮ）膜からなり、絶縁膜２８は、例えば酸化シリコン（ＳｉＯ_２）膜からなり、絶縁膜２９は、例えば窒化シリコン（ＳｉＮ）膜からなり、絶縁膜３０は、例えば酸化シリコン（ＳｉＯ_２）膜からなる。すなわち、パッシベーション膜である層間膜９は、窒化シリコン膜と酸化シリコン膜との積層構造によって構成されている。次いで、層間膜９に対してＨ_２ガスによるアニール処理を行う。

続いて、図１５に示すように、接続孔３２の底面、側面および層間膜９にかかるように、例えば窒化チタン（ＴｉＮ）からなるシード膜３３を形成する（ステップ２４０）。このシード膜３３は、スパッタにより窒化チタンからなる導電膜を、半導体ウエハ１上に形成した後、ホトリソグラフィおよびエッチングにより、層間膜９上に形成された不要な導電膜を除去して形成される。

続いて、図１６に示すように、ヒューズ２５上部の層間膜９に開口部３４を形成する（ステップＳ２５０）。この開口部３４は、ホトリソグラフィおよびエッチングにより、ヒューズ２５上部の絶縁膜３０、絶縁膜２９および絶縁膜２８の一部を除去して形成される。これにより、開口部３４の底部とヒューズ２５との間には、絶縁膜２８の一部および絶縁膜２７が存在することになるが、これらはヒューズ２５を酸化防止するための保護としての役割をする。

続いて、図１７に示すように、例えば感光性ポリイミド樹脂からなる層間膜（第２層間膜）１０を形成し（ステップＳ２６０）、ホトリソグラフィおよびエッチングにより、接続孔３２および開口部３４が露出するように、層間膜１０の一部を除去し、層間膜１０に接続溝（開口部）３６および開口部３７を形成する（ステップＳ２７０）。

続いて、図１８に示すように、配線溝３６の底面、側面および層間膜１０に、シード膜３８、および、導電膜５０、５１からなる再配線（第２配線）２を形成する（ステップＳ２８０）。

続いて、図１９に示すように、再配線２を覆うように、例えば感光性ポリイミド樹脂からなる保護膜１２を形成し（ステップＳ２９０）、その保護膜１２に、再配線２の他端部を露出する半田バンプ１４用の開口部５４、およびヒューズ２５上の開口部３７を露出する開口部５５を形成する（ステップＳ３００）。なお、層間膜１０上に保護膜１２が形成されるので、層間膜１０を構成する感光性ポリイミド樹脂が、保護膜１２を構成する感光性ポリイミド樹脂と接していることとなる。

続いて、その開口部５４の再配線２の他端部上にバンプランド２Ａさらに半田バンプ（外部接続端子）１４を形成する（ステップＳ３１０）。次いで、欠陥セルの有無を検出するためのプローブ検査を行い、欠陥セルが見出された場合は、複数のヒューズ２５のうち欠陥セルを取り除くためのヒューズ２５に、レーザを上部から照射して溶断して、欠陥救済を行う（ステップＳ３２０）。次いで、半導体ウエハ１をチップ領域単位でダイシング（切断）することにより、複数の半導体チップを得る（ステップＳ３３０）。

上述のようにウエハプロセスパッケージ技術を適用した本発明者らが検討したメモリでは、図１９に示したように、半導体ウエハ１の主面には、最上層の配線Ｍ４の上部にパッシベーション膜と称される層間膜（第１層間膜）９が形成され、さらに感光性ポリイミド樹脂からなる、層間膜（第２層間膜）１０および保護膜１２が形成される。層間膜９は、半導体ウエハ１の表面から水分などがメモリアレイ（回路）に浸入するのを防止するための膜で、例えばシラン（ＳｉＨ_４）を含んだ反応ガス用いたプラズマＣＶＤ法で堆積した酸化シリコン膜や窒化シリコン膜などの緻密な無機絶縁膜によって構成される。また、層間膜１０および保護膜１２は、チップ表面の損傷防止、α線によるソフトエラーの防止などを目的として形成される膜で、例えば感光性ポリイミド樹脂によって構成される。また、例えば、酸化シリコン膜や窒化シリコン膜からなる層間膜９の厚さＴ１は１．３μｍ程度であり、ポリイミド樹脂からなる層間膜１０の厚さＴ２は４μｍ程度であり、ポリイミド樹脂からなる保護膜１２の厚さＴ３は６μｍ程度である。

なお、酸化シリコン膜や窒化シリコン膜からなる層間膜９の厚さＴ１（１．３μｍ程度）が、ポリイミド樹脂からなる、層間膜１０の厚さＴ２（４μｍ程度）、保護膜１２の厚さＴ３（６μｍ程度）より薄いのは、上述したように、例えばシランを含んだ反応ガス用いたプラズマＣＶＤ法で堆積した酸化シリコン膜や窒化シリコン膜などの緻密な無機絶縁膜によって層間膜９が構成されるからである。このため、層間膜１０の厚さＴ２を、層間膜９によって確保することは、製造プロセス上においても困難なものとなっている。

このように、本発明者らが検討したメモリでは、外部からの水分などがメモリアレイに侵入するのを防止するために、半導体ウエハ１の主面に形成された複数の配線Ｍ４が形成された層上から、順に、層間膜９、層間膜１０および保護膜１２が形成されており、その保護膜１２の表面から複数の配線Ｍ４が形成された層の表面までは例えば１１．３μｍ程度確保されている。

また、例えば高速ＳＲＡＭなどの高速動作時において、最上層に形成された配線（第１配線）の信号と、再配線（第２配線）の信号とが干渉しないように、半導体ウエハ１の主面と垂直な方向において、前工程で形成された最上層の配線（第１配線）から、ＷＰＰ工程で形成された再配線（第２配線）までの距離が、確保されていなければならない。このため、本発明者らが検討したメモリでは、ＷＰＰ工程において層間膜（第１層間膜）９と層間膜（第２層間膜）１０とからなる層間膜を形成し、最上層に形成された配線Ｍ４の信号と再配線２の信号とが干渉しないように、前工程で形成された最上層の配線Ｍ４から、ＷＰＰ工程で形成された再配線２までの距離を例えば５．３μｍ程度確保している。

ところが、上記のようなメモリの製造工程、すなわちウエハプロセスパッケージ技術を適用したメモリなどの半導体装置では、次のような問題が生じることを本発明者らは明らかにした。

すなわち、ポリイミド樹脂からなる層間膜（第２層間膜）１０に、ポリイミド樹脂からなる保護膜１２を形成した場合、層間膜１０と保護膜１２との間で剥がれが生じる、すなわち層間膜１０と保護膜１２との間の界面接着性が低下することによって、メモリの信頼性が低下する問題が発生した。これは、層間膜１０のポリイミド樹脂を堆積した後、そのポリイミド樹脂を硬化し、一旦、その硬化した後のポリイミド樹脂からなる層間膜１０上に、保護膜１２のポリイミド樹脂を堆積することによって形成される、層間膜１０と保護膜１２との接着性が影響しているものと考えられる。

そこで、本発明者らは、ポリイミド樹脂からなる層間膜（第２層間膜）１０のベーク処理を種々の温度条件で行うこと、層間膜１０の表面の洗浄後に、ポリイミド樹脂からなる保護膜１２を堆積すること、などの対策を行った。

しかしながら、これらの対策を行っても、層間膜（第２層間膜）１０と保護膜１２との間で隙間（剥がれ）が生じ、メモリ（半導体装置）の信頼性を十分に確保するまでには至らなかった。

本発明の目的は、半導体装置の信頼性を向上させることのできる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明による半導体装置は、ウエハプロセスパッケージ技術を適用して、複数のメモリセルの上部に形成された第１層間膜と、その第１層間膜上に形成された第２層間膜と、その第２層間膜を覆うように形成された保護膜とを有し、第２層間膜は少なくとも保護膜と接する部分が酸化シリコンからなり、保護膜は少なくとも第２層間膜と接する部分がポリイミド樹脂からなる。

また、本発明による半導体装置の製造方法は、複数のメモリセルの上部に第１層間膜を形成する工程と、その第１層間膜上に酸化膜を含んで第２層間膜を形成する工程と、その第２層間膜上にポリイミド樹脂を含んで保護膜を形成する工程とを有する。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

半導体装置の信頼性を向上させることができる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

図１は、本実施の形態の半導体装置である、ウエハプロセスパッケージ（ＷＰＰ；Wafer Process Package）技術を適用したメモリ１００を模式的に示す斜視図、図２は、メモリ１００の再配線２および内部接続端子２６を模式的に示す斜視図、図３は、メモリ１００を模式的に示す要部平面図、図４は、メモリ１００を模式的に示す要部断面図である。

本実施の形態で示すメモリ１００は、例えば長辺＝８．７ｍｍ、短辺＝５．７ｍｍ、厚さ７２５μｍ程度の外形寸法を有する単結晶シリコンからなる半導体チップ１Ｂの主面上に、複数の半田バンプ（外部接続端子）１４が形成された構造を有している。この半導体チップ１Ｂの主面には、図示しないが、素子分離溝およびｐ型ウエルが形成され、メモリアレイのｐ型ウエルには、ｎチャネル型のメモリセル選択用ＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)と、その上部に形成された情報蓄積用容量素子とからなる複数のメモリセルが形成されている。なお、この複数のメモリセルは、例えばＳＲＡＭ（Static Random Access Memory）を含んでいる。

半導体チップ１Ｂの主面の中央部には、最上層の配線Ｍ４の一部によって構成された複数の内部接続端子２６が半導体チップ１Ｂの長辺方向に沿って４列に配置されている。この内部接続端子２６が、再配線２を介して、外部接続端子である半田バンプ１４と電気的に接続されることとなる。ここで、図４では、１層目および２層目の配線（第１配線）を省略し、３層目の配線（第１配線）Ｍ３と、４層目の配線（第１配線）Ｍ４を図示している。さらに、図４に示すように、配線Ｍ３と配線Ｍ４とはプラグ２０を介して電気的に接続されており、３層目および４層目に形成されている複数の配線Ｍ３およびＭ４間には、例えば酸化シリコン膜（ＳｉＯ_２）膜からなる層間絶縁膜２１、２２、２３、２４が形成されている。なお、配線Ｍ３と配線Ｍ４との間の距離、すなわち、プラグ２０が形成されている層である層間絶縁膜２２の厚さＴ４は、例えば１．２μｍ程度である。

最上層の配線Ｍ４の上部は、内部接続端子２６の上部を除き、例えばＳｉＣＮなどの絶縁膜からなるストッパー膜５６を介して、例えば酸化シリコン（ＳｉＯ_２）などの酸化膜（絶縁膜）を含んでなる層間膜（第１層間膜）９で覆われている。層間膜９の上部には、例えばＳｉＣＮなどの絶縁膜からなるストッパー膜５７とその上部に形成された例えば酸化シリコン（ＳｉＯ_２）などの酸化膜（絶縁膜）を含んでなる層間膜１０とを介して再配線２が形成されている。すなわち、再配線２は、ダマシンプロセスを適用して形成されている。また、再配線２の上部は、その一端部であるバンプランド２Ａの上部を除き、例えば感光性ポリイミド樹脂などのポリイミド樹脂を含んでなる保護膜１２で覆われている。なお、ストッパー膜５６と層間膜９との積層膜の厚さＴ１を例えば１．３μｍ程度、ストッパー膜５７と層間膜１０との積層膜の厚さＴ２を例えば４μｍ程度、保護膜１２の厚さＴ３を例えば６μｍ程度として形成している。

バンプランド２Ａの上部には、メモリ１００の外部接続端子を構成する半田バンプ１４が形成されている。図４に示すように、再配線２の他端部は、内部接続端子２６に電気的に接続されている。

図２〜図４の符号１１は、ヒューズ開口部１１を示している。ヒューズ開口部１１の下層には、ヒューズ２５が形成されている。後述するように、プローブ検査によって欠陥セルが見出された場合は、このヒューズ開口部１１を通じてヒューズ２５にレーザを照射し、ヒューズ２５を溶断することによって、欠陥セルに対応するアドレスを冗長セルに割り付ける欠陥救済が行われる。ヒューズ開口部１１は、半導体チップ１Ｂの主面の複数箇所に配置されており、それらの一部は、再配線２の下層やバンプランド２Ａの下層に配置されている。

本発明者らが検討したメモリのように、層間膜１０および保護膜１２を共にポリイミド樹脂から構成した場合では、層間膜１０のベーク処理を種々の温度条件で行うことなどの対策を行っても、層間膜１０と保護膜１２との間で隙間（剥がれ）が生じ、メモリの信頼性を十分に確保するまでには至らなかった。このように本発明者らが検討したメモリに対し、本実施の形態のメモリ１００では、層間膜（第２層間膜）１０は、例えば酸化シリコン（ＳｉＯ_２）などの酸化膜からなり、保護膜１２は、例えば感光性ポリイミド樹脂などのポリイミド樹脂からなる。すなわち、層間膜１０は保護膜１２と接する部分が酸化シリコンからなり、また、保護膜１２は層間膜１０と接する部分がポリイミド樹脂からなる。このため、層間膜１０と保護膜１２との間で隙間（剥がれ）が生じることを防止することができ、メモリの信頼性を十分に確保することができる。

また、本実施の形態のメモリ１００では、半導体ウエハ１の主面に形成された複数の配線Ｍ４が形成された層上から、順に、層間膜９、層間膜１０および保護膜１２が形成されており、その保護膜１２の表面から複数の配線Ｍ４が形成された層の表面までは例えば１１．３μｍ程度確保されているため、外部からの水分などがメモリアレイに侵入するのを防止することができる。

また、本実施の形態のメモリ１００では、半導体ウエハ１（半導体チップ１Ｂ）の主面と垂直な方向において、最上層の配線Ｍ４と、層間膜１０上の再配線２との間の距離が、配線Ｍ３と配線Ｍ４との間の距離の３倍以上である。具体的には、本実施の形態のメモリ１００では、ストッパー膜５６と層間膜９との積層膜の厚さＴ１が例えば１．３μｍ程度、ストッパー膜５７と層間膜１０との積層膜の厚さＴ２が例えば４μｍ程度、層間絶縁膜２２の厚さＴ４が例えば１．２μｍ程度であるので、最上層の配線Ｍ４と、層間膜１０上の再配線２との間の距離（５．３μｍ程度）が、配線Ｍ３と配線Ｍ４との間の距離（１．２μｍ程度）の３倍以上である。このため、例えば高速ＳＲＡＭなどの高速動作時において、最上層に形成された配線（第１配線）Ｍ４の信号と、再配線（第２配線）２の信号とが干渉するのを防止することができる。

次に、本実施の形態のメモリ１００の製造方法を図５〜図１２を用いて説明する。図５は、この製造プロセスのフロー図である。図６は、製造工程中にある半導体ウエハ１の平面図である。図６に示すように、半導体ウエハ１の主面は、複数のチップ領域１Ａに区画されている。図７〜図１２は、図５のフローに沿った製造工程中のメモリ１００を模式的に示す断面図である。

図７に示すように、まず、半導体ウエハ１の複数のチップ領域１Ａに、周知の製造方法により複数のメモリセル（図示せず）を形成し、続いてその上部に、例えばダマシンプロセスにより例えば４層の配線（第１配線）を形成する（ステップＳ１０）。なお、図７では、１層目および２層目の配線は図示を省略し、３層目の配線Ｍ３と、４層目の配線Ｍ４とを図示している。また、各層には、それぞれ複数の配線が形成されているが、図７では、３層目に１つの配線Ｍ３、および、４層目に３つの配線Ｍ４が図示されている。この配線Ｍ３と配線Ｍ４とは、プラグ２０を介して電気的に接続されている。また、３層目および４層目に形成されている複数の配線Ｍ３およびＭ４間には、層間絶縁膜２１、２２、２３、２４が形成されている。この層間絶縁膜２１、２２、２３は、例えばフッ素が添加された酸化シリコン（ＳｉＯ_２）膜からなり、層間絶縁膜２４は、例えば原料をＴＥＯＳ（tetraethylorthosilicate or tetraethoxysilane）としたＣＶＤ法を用いて形成された酸化シリコン膜（ＳｉＯ_２）膜からなる。

また、図７に示すように、半導体ウエハ１の主面には、ヒューズ２５が形成されている。すなわち、上述した配線Ｍ４を形成すると同時に、このヒューズ２５を形成することができる。なお、このヒューズ２５は複数形成されており、後述するＷＰＰ工程終了後のプローブ検査によって、欠陥セルが見出された場合、所定のヒューズ２５がレーザなどで切断される。

また、配線が形成された層のうちの最上層と同層には、内部接続端子２６が形成されている。すなわち、上述した配線Ｍ４を形成すると同時に、この内部接続端子２６を形成することができる。なお、この内部接続端子２６は後述する半田バンプ（外部接続端子）１４と電気的に接続されることとなる。

ここで、本実施の形態で示すメモリ１００は、ウエハプロセスパッケージ技術を適用するので、４層目の配線Ｍ４が半導体ウエハ１の主面上に形成されるまでの工程が、いわゆる前工程であり、この前工程後は、ＷＰＰ工程となる。

チップ領域１Ａのメモリアレイには、上述したメモリセル選択用ＭＩＳＦＥＴと情報蓄積用容量素子とからなる複数のメモリセルが形成されている。情報蓄積用容量素子の上部には、第１層から第４層まで複数の配線が形成され、その最上層には、配線Ｍ４が形成されている。

ヒューズ２５および内部接続端子２６は、例えばメモリアレイの配線Ｍ４が形成された最上層と、同層に形成されている。すなわち、ヒューズ２５および内部接続端子２６は、配線Ｍ４の一部によって構成されている。なお、ヒューズ２５は、例えばメモリアレイのビット線と同層の導電膜、ゲート電極と同層の導電膜などを使って形成することもできる。すなわち、ヒューズ２５は、半導体ウエハ１上にメモリセルと配線とを形成する一連の工程のうち、いずれかの工程で形成される。

次いで、４層目のヒューズ２５および内部接続端子２６を含む配線Ｍ４が形成された複数のチップ領域１Ａ（半導体ウエハ１）を覆うようにストッパー膜５６を形成し、さらに層間膜（第１層間膜）９を形成（ステップＳ２０）した後、ホトリソグラフィおよびエッチングにより、ヒューズ２５上部の層間膜９に開口部３４を形成する（ステップＳ３０）。この開口部３４は、ホトリソグラフィおよびエッチングにより、ヒューズ２５上部の層間膜９の一部を除去して形成される。これにより、開口部３４の底部とヒューズ２５との間には、除去されずに残った層間膜９が存在することになるが、これはヒューズ２５を酸化防止するための保護としての役割をする。

続いて、図８に示すように、複数のチップ領域１Ａ（半導体ウエハ１）を覆うように、ストッパー膜５７、さらに層間膜（第２層間膜）１０を形成し（ステップＳ４０）、ホトリソグラフィおよびエッチングにより、配線溝（開口部）３６およびヒューズ２５上部に開口部３７を形成する（ステップＳ５０）。すなわち、ストッパー膜５７でエッチング量を調整して、内部接続端子２６の上部の層間膜１０に、配線溝３６を形成する。

続いて、図９に示すように、配線溝３６の底面から内部接続端子２６が露出するように、ホトリソグラフィおよびエッチングにより、接続孔（開口部）３２を形成する（ステップＳ６０）。

続いて、図１０に示すように、接続孔３２、配線溝３６および層間膜１０にかかるように例えば窒化チタン（ＴｉＮ）からなるシード膜７を形成し、そのシード膜上に、例えば銅（Ｃｕ）からなる導電膜５０と例えばニッケル（Ｎｉ）からなる導電膜５１との積層構造の再配線２を形成する（ステップＳ７０）。すなわち、接続孔３２および配線溝３６に埋め込まれ、かつ層間膜（第２層間膜）１０上に形成された導電膜５０、５１からなり、一端が内部接続端子２６に電気的に接続された再配線（第２配線）２を形成する。また、この再配線２は、上述してきたように、ダマシンプロセスを適用して形成されている。

続いて、図１１に示すように、複数のチップ領域１Ａ（半導体ウエハ１）を覆うように、例えば感光性ポリイミド樹脂などのポリイミド樹脂からなる保護膜１２を形成し（ステップＳ８０）、ホトリソグラフィおよびエッチングにより、再配線２の他端部を露出する開口部５４を形成すると共に、ヒューズ２５の上部の保護膜１２を除去し、開口部５５を形成する（ステップＳ９０）。なお、層間膜１０上に保護膜１２が形成されるので、層間膜１０を構成する酸化シリコン膜は、保護膜１２を構成する感光性ポリイミド樹脂膜と接することとなる。また、ヒューズ２５の上部には、ヒューズ開口部１１が形成されることとなる。

続いて、その開口部５４の再配線２の他端部上にバンプランド２Ａさらに半田バンプ（外部接続端子）１４を形成する（ステップＳ１００）。次いで、欠陥セルの有無を検出するためのプローブ検査を行い、欠陥セルが見出された場合は、複数のヒューズ２５のうち欠陥セルを取り除くためのヒューズ２５に、レーザを上部から照射して溶断して、欠陥救済を行う（ステップＳ１１０）。

続いて、図１２に示すように、半導体ウエハ１をチップ領域１Ａ単位でダイシング（切断）することにより、複数の半導体チップを得る（ステップＳ１２０）。すなわち、ダイシングブレード４０を使って半導体ウエハ１の各チップ領域１Ａを個片の半導体チップ１Ｂに切断、分離することにより、前記図１〜図４に示したメモリ１００が完成する。このようにして得られたメモリ１００は、さらに必要に応じて性能、外観などの各種最終検査に付された後、トレー治具に収納されて出荷される。

本発明者らが検討したメモリの製造方法のように、層間膜１０および保護膜１２を共にポリイミド樹脂から構成する場合では、層間膜１０のベーク処理を種々の温度条件で行うことなどの対策を行っても、層間膜１０と保護膜１２との間で隙間（剥がれ）が生じ、メモリの信頼性を十分に確保するまでには至らなかった。このように本発明者らが検討したメモリの製造方法に対し、本実施の形態のメモリ１００の製造方法では、例えば酸化シリコン（ＳｉＯ_２）などの酸化膜から層間膜（第２層間膜）１０を形成し、また、例えば感光性ポリイミド樹脂などのポリイミド樹脂から保護膜１２を形成する。すなわち、層間膜１０は少なくとも保護膜１２と接する部分が酸化シリコンからなり、保護膜１２は少なくとも層間膜１０と接する部分がポリイミド樹脂からなる。このため、層間膜１０と保護膜１２との間で隙間（剥がれ）が生じることを防止することができ、メモリの信頼性を十分に確保することができる。

また、本実施の形態のメモリ１００の製造方法では、ＷＰＰ工程における再配線２の形成にダマシンプロセスを適用することで、マスク数低減によるスループットを向上することができる。具体的には、本発明者らが検討したメモリの製造方法において図１３で示した製造プロセスのステップＳ２４０のシード膜形成する工程を、本実施の形態においてダマシンプロセスを適用することで、省略することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、前記実施の形態では、ウエハプロセスパッケージ技術をＳＲＡＭ製品に適用した場合について説明したが、ロジック製品にも適用することができる。

本発明は、半導体装置を製造する製造業に幅広く利用されるものである。

本発明の実施の形態の半導体装置であるウエハプロセスパッケージ技術を適用したメモリを模式的に示す斜視図である。 図１のメモリの再配線および内部接続端子を模式的に示す斜視図である。 図１のメモリを模式的に示す要部平面図である。 図１のメモリを模式的に示す要部断面図である。 本発明の実施の形態で示すメモリの製造プロセスのフロー図である。 図５のフローに沿った製造工程中のメモリを模式的に示す平面図である。 図５のフローに沿った製造工程中のメモリを模式的に示す断面図である。 図７に続く製造工程中のメモリを模式的に示す断面図である。 図８に続く製造工程中のメモリを模式的に示す断面図である。 図９に続く製造工程中のメモリを模式的に示す断面図である。 図１０に続く製造工程中のメモリを模式的に示す断面図である。 図１１に続く製造工程中のメモリを模式的に示す断面図である。 本発明者らが検討したメモリの製造プロセスのフロー図である。 図１３のフローに沿った製造工程中のメモリを模式的に示す断面図である。 図１４に続く製造工程中のメモリを模式的に示す断面図である。 図１５に続く製造工程中のメモリを模式的に示す断面図である。 図１６に続く製造工程中のメモリを模式的に示す断面図である 図１７に続く製造工程中のメモリを模式的に示す断面図である 図１８に続く製造工程中のメモリを模式的に示す断面図である

符号の説明

１ 半導体ウエハ
１Ａ チップ領域
１Ｂ 半導体チップ
２ 再配線（第２配線）
２Ａ バンプランド
７ シード膜
９ 層間膜（第１層間膜）
１０ 層間膜（第２層間膜）
１１ ヒューズ開口部
１２ 保護膜
１４ 半田バンプ（外部接続端子）
２０ プラグ
２１ 層間絶縁膜
２２ 層間絶縁膜
２３ 層間絶縁膜
２４ 層間絶縁膜
２５ ヒューズ
２６ 内部接続端子
２７ 絶縁膜
２８ 絶縁膜
２９ 絶縁膜
３０ 絶縁膜
３２ 接続孔（開口部）
３３ シード膜
３４ 開口部
３６ 配線溝（開口部）
３７ 開口部
３８ シード膜
４０ ダイシングブレード
５０ 導電膜
５１ 導電膜
５３ 保護膜
５４ 開口部
５５ 開口部
５６ ストッパー膜
５７ ストッパー膜
１００ メモリ
Ｍ３、Ｍ４ 配線（第１配線）
Ｔ１、Ｔ２、Ｔ３、Ｔ４ 厚さ

Claims (17)

1. 半導体チップの主面に形成された複数のメモリセルと、
   前記複数のメモリセルの上部に形成された複数の第１配線と、
   前記複数の第１配線が形成された層のうちの最上層と同層に形成された複数の内部接続端子と、
   前記複数の第１配線を覆うように形成され、前記複数の内部接続端子を露出する接続孔を有する第１層間膜と、
   前記第１層間膜上に形成され、前記接続孔を露出する配線溝を有する第２層間膜と、
   前記接続孔および配線溝に埋め込まれ、かつ前記第２層間膜上に形成された導電膜からなり、一端が前記内部接続端子に電気的に接続された複数の第２配線と、
   前記第２層間膜および複数の第２配線を覆うように形成され、前記複数の第２配線の他端部を露出する開口部を有する保護膜と、
   前記複数の第２配線の他端部上に形成された複数の外部接続端子とを有し、
   前記第２層間膜は、少なくとも前記保護膜と接する部分が酸化シリコンからなり、
   前記保護膜は、少なくとも前記第２層間膜と接する部分がポリイミド樹脂からなることを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記半導体チップの主面と垂直な方向において、前記最上層の第１配線と、前記第２層間膜上の前記複数の第２配線との間の距離が、前記最上層と、前記最上層より１つ下の層との間の距離の３倍以上であることを特徴とする半導体装置。
3. 請求項１記載の半導体装置において、
   前記半導体チップの主面には、複数のヒューズが形成されており、
   前記複数のヒューズは、前記複数の第１配線の一部によって構成されることを特徴とする半導体装置。
4. 請求項１記載の半導体装置において、
   前記外部接続端子は、バンプ電極からなることを特徴とする半導体装置。
5. 請求項１記載の半導体装置において、
   前記導電膜下には、シード膜が形成されていることを特徴とする半導体装置。
6. 請求項１記載の半導体装置において、
   前記複数のメモリセルは、ＳＲＡＭを含んでいることを特徴とする半導体装置。
7. 請求項１記載の半導体装置において、
   前記ポリイミド樹脂は、感光性ポリイミド樹脂であることを特徴とする半導体装置。
8. 請求項１記載の半導体装置において、
   前記導電膜は、銅を主成分とすることを特徴とする半導体装置。
9. 請求項１記載の半導体装置において、
   前記第１層間膜と第２層間膜との間に、ストッパー膜が形成されていることを特徴とする半導体装置。
10. （ａ）半導体ウエハの主面の複数のチップ領域に複数のメモリセルを形成した後、前記複数のメモリセルの上部に複数の第１配線を形成し、前記複数の第１配線が形成された層のうちの最上層と同層に複数の内部接続端子を形成する工程、
    （ｂ）前記工程（ａ）の後、前記複数のチップ領域を覆うように、第１層間膜を形成する工程、
    （ｃ）前記工程（ｂ）の後、前記複数のチップ領域を覆うように、第２層間膜を形成する工程、
    （ｄ）エッチングにより前記第２層間膜に配線溝を形成した後、前記配線溝下に前記複数の内部接続端子を露出する接続孔を、前記第１層間膜に形成する工程、
    （ｅ）前記接続孔および配線溝に埋め込まれ、かつ前記第２層間膜上に形成された導電膜からなり、一端が前記複数の内部接続端子に電気的に接続された複数の第２配線を形成する工程、
    （ｆ）前記工程（ｅ）の後、前記複数のチップ領域を覆うように、保護膜を形成する工程、
    （ｇ）エッチングにより前記複数の第２配線の他端部を露出する開口部を、前記保護膜に形成する工程、
    （ｈ）前記複数の第２配線の他端部上に、複数の外部接続端子を形成する工程、
    （ｉ）前記半導体ウエハを前記チップ領域単位で切断することにより、複数の半導体チップを得る工程、
    を有することを特徴とする半導体装置の製造方法。
11. 請求項１０記載の半導体装置の製造方法において、
    前記工程（ｃ）では、酸化膜を含んで前記第２層間膜を形成し、
    前記工程（ｆ）では、ポリイミド樹脂を含んで前記保護膜を形成し、
    前記第２層間膜は、少なくとも前記保護膜と接する部分が酸化シリコンからなり、
    前記保護膜は、少なくとも前記第２層間膜と接する部分がポリイミド樹脂からなることを特徴とする半導体装置の製造方法。
12. 請求項１０記載の半導体装置の製造方法において、
    前記工程（ｂ）の後、前記工程（ｃ）の前に、前記複数の半導体チップ領域を覆うように、ストッパー膜を形成し、
    前記工程（ｄ）では、前記ストッパー膜でエッチング量を調整して前記配線溝を形成することを特徴とする半導体装置の製造方法。
13. 請求項１０記載の半導体装置の製造方法において、
    前記工程（ａ）において、前記複数のメモリセルの上部に、複数のヒューズを形成することを特徴とする半導体装置の製造方法。
14. （ａ）半導体ウエハの主面の複数のチップ領域に複数のメモリセルを形成した後、前記複数のメモリセルの上部に複数の第１配線を形成し、前記複数の第１配線が形成された層のうちの最上層と同層に複数の内部接続端子および複数のヒューズを形成する工程、
    （ｂ）前記工程（ａ）の後、前記複数のチップ領域を覆うように第１層間膜を形成した後、エッチングにより前記複数のヒューズの上部であって前記第１層間膜の一部を除去する工程、
    （ｃ）前記工程（ｂ）の後、前記複数のチップ領域を覆うように第２層間膜を形成した後、エッチングにより、前記複数の内部接続端子の上部であって前記第２層間膜に配線溝を形成すると共に、前記複数のヒューズの上部の前記第２層間膜を除去する工程、
    （ｄ）エッチングにより前記配線溝下に前記複数の内部接続端子を露出する接続孔を、前記第１層間膜に形成する工程、
    （ｅ）前記接続孔および配線溝に埋め込まれ、かつ前記第２層間膜上に形成された導電膜からなり、一端が前記内部接続端子に電気的に接続された複数の第２配線を形成する工程、
    （ｆ）前記工程（ｅ）の後、前記複数のチップ領域を覆うように保護膜を形成し、エッチングにより、前記複数の第２配線の他端部を露出する開口部を形成すると共に、前記複数のヒューズ上の前記保護膜を除去する工程、
    （ｇ）前記複数の第２配線の他端部上に、複数の外部接続端子を形成する工程、
    （ｈ）前記半導体ウエハを前記チップ領域単位で切断することにより、複数の半導体チップを得る工程、
    を有することを特徴とする半導体装置の製造方法。
15. 請求項１４記載の半導体装置の製造方法において、
    前記工程（ｃ）では、酸化膜を含んで前記第２層間膜を形成し、
    前記工程（ｆ）では、ポリイミド樹脂を含んで前記保護膜を形成し、
    前記第２層間膜は、少なくとも前記保護膜と接する部分が酸化シリコンからなり、
    前記保護膜は、少なくとも前記第２層間膜と接する部分がポリイミド樹脂からなることを特徴とする半導体装置の製造方法。
16. 請求項１４記載の半導体装置の製造方法において、
    前記工程（ｂ）の後、前記工程（ｃ）の前に、前記複数の半導体チップ領域を覆うように、ストッパー膜を形成し、
    前記工程（ｃ）では、前記ストッパー膜でエッチング量を調整して前記配線溝を形成することを特徴とする半導体装置の製造方法。
17. 請求項１４記載の半導体装置の製造方法において、
    前記（ｇ）工程の後、欠陥セルの有無を検出するためのプローブ検査を行い、前記プローブ検査により欠陥セルが見出された場合は、前記複数のヒューズのうち欠陥セルを取り除くための欠陥用ヒューズにレーザを、前記欠陥用ヒューズの上部から照射して溶断することを特徴とする半導体装置の製造方法。

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