JP4633878B2 - 半導体素子の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体素子の製造方法に関し、さらに詳しくはソフトエラーを防止する半導体素子の製造方法に関する。
【０００２】
【従来の技術】
パッケージングとは、ウェーハ状態で機能が構成された半導体チップの外部を包装して電子機器の印刷回路基板に実装できるように再加工する一連の作業を指称する。したがって、パッケージング済みの半導体素子はいかなる外部環境からも内部のチップが保護可能な状態となる。
このような半導体パッケージは小型軽量化、高速化、高機能化を要求する電子機器の必要に応じるため、新しい形態が継続的に開発され種類が多様化している。
【０００３】
一方、半導体パッケージ、特にメモリ素子において高集積化が急進展することによってパッケージング材料に起因するソフトエラーが頻繁に発生している。ソフトエラーとは、パッケージの内部を包むエポキシモールドコンパウンドのように、自ら放射線元素を放射するパッケージ材料から放射されたアルファ粒子がメモリセルに影響を与え内部メモリセル内に貯蔵されたデータ、すなわち０または１の情報を反対の状態に変化させる現像をいう。このような問題は、メモリ機能を有する半導体パッケージの信頼性を著しく低下させる深刻な現像であり、必ず解決しなければならない問題である。
【０００４】
上述のソフトエラーを防止するために用いられる典型的な予防策として、▲１▼アルファ粒子の放射を最小化したパッケージング材料を用いる方法、▲２▼アルファ粒子が半導体チップのメモリセルに影響を及ぼすことを最小化するチップコーティングを実施する方法、▲３▼アルファ粒子の影響に対する抵抗力を向上するために回路素子のデザインとレイアウトを変更する方法などが一般的に用いられている。
【０００５】
上述のソフトエラー防止策中で▲２▼チップコーティングを用いる方法では、メモリセルが構成された半導体チップの最終保護膜上にポリイミド層を１０μｍ以上積層させることによって半導体パッケージを構成する材料から生じるアルファ粒子のエネルギーを低減させたり、メモリセル内で生成される電子と正孔の生成を抑制する技術が開発された。これに対する技術がアメリカ合衆国特許第６，３９１，９１５号に登録されている。
【０００６】
しかし、最近は半導体パッケージの形態がＤＩＰ（Dual Line Package）、ＳＯＰ（Small Outline Package）、ＰＬＣＣ（Plastic Leaded Chip Carrier）、ＱＦＰ（Quad Flat Package）などのようにリード線により外部と連結される形態としてアルファ粒子を放射するソルダボールを利用し外部と連結されるマイクロＢＧＡ（ボールグリッドアレイ）、ＣＳＰ（チップスケールパッケージ）となって発展している。これにより、既存の方法とは異なる方法を用いてアルファ粒子の影響を排除することにより、ソフトエラーを抑制する必要が生じる。なぜなら、既存のポリイミド層のみを用いてアルファ粒子の影響を減らす方法はＥＭＣで生じる微量のアルファ粒子は遮断できるものの、マイクロＢＧＡおよびＣＳＰのソルダボールから出てくる大量のアルファ粒子、例えばポロニウムを効果的に防止できないからである。
【０００７】
【発明が解決しようとする課題】
そこで本発明の目的は、既存のポリイミド層より水分の吸湿率が低く、半導体パッケージ内部の腐蝕を防止することにより信頼度を向上させることができ、アルファ粒子の遮断効果に優れた材質を利用してチップコーティングすることによりソフトエラーを低減することができる半導体素子の製造方法を提供する。
【０００８】
【課題を解決するための手段】
前記技術的課題を達成するための本発明による半導体素子の製造方法は、まず半導体基板にメモリセルのような下部構造を形成して最上部メタル層を形成する。この際、最上部メタル層にはボンドパッドが含まれる。その後、最上部メタル層上に湿気や不純物の浸透を防ぐ最終保護膜を形成する。続いて、最終保護膜をパターニングしてボンドパッドを露出させた後、最終保護膜上にボンドパッドと連結されているボンドパッド再配列用金属パターンを形成する。最後にボンドパッド再配列用金属パターン上に、ポリイミド層より水分吸収率が低く、且つ、ポリイミド層よりアルファ粒子の遮断効果に優れたＢＣＢ（Benzo Cyclo Butene）層を含む絶縁膜を形成する工程を遂行した後、この絶縁膜を選択的にエッチングしてボンドパッド再配列用金属パターンの一部を露出させたパッドに、外部連結手段を取り付ける。こうして、外部連結手段から放射されるアルファ粒子がメモリセルに影響を与えることをＢＣＢ層により防止し、ソフトエラーの発生を抑制する。
【０００９】
ＢＣＢ層を含む絶縁膜はＢＣＢ層の単一膜またはＢＣＢ層を含む複合膜を利用して形成する。
ＢＣＢ層を含む複合膜を形成する工程はＢＣＢ層をまず積層し、その上部にポリイミド層を積層、または反対にポリイミド層をまず積層し、その上部にＢＣＢ層を積層する。
望ましくは、最終保護膜は窒化ケイ素（ＳｉＮ）膜、ＰＥＯＸ（Plasama Enhanced Oxide）膜、ＰＳＧ（Phosphor Silicate Glass）膜でなる群から選択される少なくとも一つの膜質が含まれた単一膜または複合膜を用いることが適している。また、ＢＣＢ層は１０〜１００μｍの厚さで形成することによりアルファ粒子の影響を最小化することができる。
【００１０】
本発明による半導体素子の製造方法は、ボンドパッド再構成用金属パターンの位置を最終保護膜上でＢＣＢ層を含む複合膜よりなる絶縁膜の中間に挟み込んで形成することができる。
また他の変形例としてＢＣＢ層の位置を最終保護膜上に形成する代わりに、最終保護膜を複合膜で形成した後、最終保護膜の中間にＢＣＢ層を挟み込んで形成する形態に変形することができる。
【００１１】
本発明によると、吸湿率が低いＢＣＢ層をチップコーティング膜として用いるため、ボンドパッドやソルダボールが付着される領域で発生できる腐蝕を防止することができるので、半導体パッケージの信頼度を向上させることができる。また、ＢＣＢ層はアルファ粒子の放射がほとんどないため、アルファ粒子を遮断する効果が既存のチップコーティング用膜質より優秀であり、ソフトエラーの発生を抑制することができる。
【００１２】
【発明の実施の形態】
以下、添付された図面に基づいて本発明の望ましい実施例を詳しく説明する。
本明細書でいう外部連結手段はソルダボールのような特定形状を限定する意味ではない。本発明の実施例においては外部連結手段がソルダボールであるが、これは他の形状で置換できる。また、ソフトエラーを減少するための半導体素子のパッケージ形状をＣＳＰパッケージを中心に説明したが、これは他のパッケージ形状に置き換えできることはもちろんである。最終保護膜を複合膜で構成したが、これは単一膜で構成してもよい。ボンドパッド再配列用金属パターンを銅を用いて形成したが、これは異なる導電性を有する他の金属で置き換え可能である。したがって、下の望ましい実施例で記載した内容は例示的なことに過ぎず、限定する意味ではない。
【００１３】
（第１実施例）
図１〜図４は本発明の第１実施例による半導体素子の製造方法を説明するために示す断面図である。
図１に示すように、半導体基板１００にウェーハ製造工程を実施して図示しないメモリセルを含む下部構造を形成した後、アルミニウムのような図示しない導電膜を積層し、これをパターニングすることにより図示しない最上部メタル層を形成する。最上部メタル層には半導体素子の機能を外部に拡張するために用いられ、連結通路の役割をするボンドパッド１０２が形成されている。続いて、外部の湿気および不純物の浸透を防止し、外部の物理的な衝撃から半導体基板の表面が損傷することを防止するための最終保護膜１０８を形成する。最終保護膜１０８は窒化ケイ素膜、ＰＥＯＸ膜、ＰＳＧ膜よりなる群から選択された一つの膜質が含まれた単一膜または複合膜を用いて形成する。本実施例では下部最終保護膜１０４としてＰＥＯＸ膜あるいはＰＳＧ膜を用い、上部最終保護膜１０６として窒化ケイ素膜を用いた。そして、最終保護膜１０８上にフォトレジストを塗布してエッチング工程を実施しボンドパッド１０２を露出させる。
【００１４】
図２に示すように、ボンドパッド１０２が露出した半導体基板の全面にボンドパッドの位置を再び配列するための導電層、例えば銅層を形成し、これをパターニングして銅で構成されたボンドパッド再配列用金属パターン１１０を形成する。ボンドパッド再配列用金属パターン１１０は、ボンドパッド１０２の位置を半導体パッケージの縁部にのみ制限することなく、全面積にボンドパッドを均一に形成できるようにすることによって半導体パッケージを小型化する。
【００１５】
図３に示すように、ボンドパッド再配列用金属パターン１１０が形成された結果物にＢＣＢ層１１２を１０〜１００μｍの厚さで形成する。ＢＣＢ層１１２はスピンコーティング方式を用いて積層する。スピンコーティングを実施した後、約２７０℃の温度条件で数分間キュアリング工程を実施し、ＢＣＢ層１１２を硬化させる。ＢＣＢのガラス転移温度Ｔｇは既存のチップコーティング膜として用いるポリイミドのガラス転移温度２９０℃より約６０℃程度高いため、パッケージング工程中の高温状態に比較的安定であるという長所がを有する。続いて、ＢＣＢ層１１２上にフォトレジストを塗布した後、フォトおよびエッチング工程を実施し、ソルダボールのような外部連結手段が連結されるボールパッド１１８を形成する。
【００１６】
図４に示すように、ボールパッドが形成された半導体基板に外部連結手段、例えばソルダボール１１４を取り付けて半導体パッケージが印刷回路基板に実装できるようにする。
既存の半導体パッケージはチップコーティング膜上にＥＭＣのような低いアルファ粒子を放射する物質があった。しかし、本発明の全図に示すようにＣＳＰ、μＢＧＡのような半導体パッケージでは既存のＥＭＣに比べて高いアルファ粒子を放射するソルダボールが構成される。これにより、アルファ粒子がチップ下部に形成されたメモリセルに影響を与える確率が相対的に高まるといえる。
【００１７】
【表１】
Figure 0004633878
【００１８】
表１はソルダボール、電気メッキされたソルダ試片、ＢＣＢ層およびＥＭＣで放射するアルファ粒子の量を測定した結果である。アルファ粒子の測定のための計測器としては低水準用比例計数器を用いた。ここでアルファ粒子の測定単位はＣＰＨ（Count Per Hour／ｃｍ2）である。
【００１９】
表１に示すように、ソルダボールが半導体基板の上部に構成された場合、従来のように一般用ＥＭＣがある場合と比較すると、約１４０倍以上アルファ粒子によるソフトエラーが発生する可能性が高くなっている。したがって、アルファ粒子の影響を小さくするためには使用するチップコーティングの膜質を検討する必要がある。
【００２０】
上記のような問題を解決するため、ポリイミド層の代わりに高温耐久性に優れ、水分吸収率が優秀なＢＣＢを材質とする膜を１０〜１００μｍの厚さでチップコーティングした。従来のポリイミドとＢＣＢとの物性を比較すると以下の表２のようになる。
【００２１】
【表２】
Figure 0004633878
【００２２】
表２に示すように高温耐久性および水分吸収率以外にもＢＣＢ層はポリイミド層に比べ揮発性が低く加工が容易である。また、キュアリング工程で腐蝕性副産物が生成されないという長所がある。このような長所は半導体パッケージの取扱過程で生じる環境条件を半導体パッケージに許容し、これに対して半導体パッケージが耐えられる耐久性を検査する環境シミュレーション検査を通して明確になる。すなわち、環境シミュレーション検査にはＩＲリフロー検査、吸湿検査、低温と高温間を半導体パッケージを繰り返し移動させた後、これに対する抵抗力を測定する検査などがある。ＢＣＢ層を適用した場合、ポリイミド層の場合に比べ半導体パッケージ内部の水分吸収率を減少させ、腐蝕に起因する不良を減らすことができる。また、ＩＲリフロー検査においても膨張が生じるという欠陥を低減することができる。
【００２３】
【表３】
Figure 0004633878
【００２４】
表３は、ポリイミドを用いてチップコーティングする場合と、ＢＣＢを用いてチップコーティングする場合とでソフトエラーの発生する頻度を比較したものである。
ソフトエラー発生程度を比較するための試料は２種類のチップコーティングを実施した膜を有するＣＳＰパッケージを抽出し、試料の個数は各々５個である。すなわち、ポリイミド層を１０μｍの厚さでチップコーティングしたＣＳＰ半導体パッケージと、ＢＣＢ層を１０μｍの厚さでコーティングしたＣＳＰ半導体パッケージである。
【００２５】
表１中で１ＦＩＴは、１０9個の半導体素子を１時間使用した際に１個の不良が生じることを示す単位である。１サイクルは半導体メモリ素子で一度の書込み／読出動作を実行する時間であり単位はナノ秒（ｎｓ）である。Ｖｃｃ電圧は書込みと読出動作が行われる時のＶｃｃ電圧を意味する。
【００２６】
表３に示すように、ＢＣＢ層を用いた場合、ポリイミド層を用いた場合と比較してソフトエラーの発生率が少ないことが分かる。例えばＶｃｃが４Ｖでサイクルが５１２ｎｓの場合、ポリイミド層を用いた場合はＦＩＴが６５４であるのに対し、ＢＣＢ層を用いた場合はＦＩＴが３５０となり約１／２であった。すなわち、ＢＣＢをチップコーティング膜として用いる場合、ＣＳＰパッケージの上部に形成されたソルダボールから放射されるアルファ粒子を効率的に遮断したことが分かる。
【００２７】
（第２実施例）
以下、第２実施例から第３実施例は第１実施例を変形した実施例を示している。したがって、製造方法が相互同一な部分は重複を避けて説明を省略し、違う部分のみ詳しく説明する。
図５は、本発明の第２実施例による半導体素子の製造方法を説明するために示す断面図である。
【００２８】
図５に示すように、第２実施例ではＢＣＢ層１１２を含む絶縁膜を複合膜で形成し、単一膜で形成した第１実施例と異なる。すなわち、ボンドパッド再配列用金属パターン１１０を形成した後、ＢＣＢ層を積層し、その上部にポリイミド層１１６を積層したものである。その後、ＢＣＢ層を含む絶縁膜をパターニングしボールパッドを形成した後、外部連結手段であるソルダボール１１４を取り付ける。チップコーティング膜としてＢＣＢ層１１２とポリイミド層１１６とを同時に用いることによってソルダボールで発生するアルファ粒子の固有エネルギーをまずポリイミド層１１６で減少させ、最終的にＢＣＢ層１１２で減少させることにより、二重でアルファ粒子の影響を防止しソフトエラーの発生を防止する。
【００２９】
（第３実施例）
図６は、本発明の第３実施例による半導体素子の製造方法を説明するために示す断面図である。
図６に示すように、第３実施例では第２実施例と同様にＢＣＢ層１１２を含む絶縁膜を複合膜で形成している。ボンドパッド再配列用金属パターン１１０を形成した後、複合膜としてポリイミド層１１６を積層し、その上にＢＣＢ層１１２を積層した後、外部連結手段１１４であるソルダホールを形成している。
【００３０】
第３実施例によると、第２実施例のようにソルダボールで放射されるアルファ粒子の影響が半導体基板１００の図示しないメモリセル及ぶことを二重で遮断する効果がある。
【００３１】
（第４実施例）
図７は、本発明の第４実施例による半導体素子の製造方法を説明するために示す断面図である。
図７に示すように、第１実施例から第３実施例では、ボンドパッド再配列用金属パターン１１０を最終保護膜１０８上に形成している。
【００３２】
第４実施例ではボンドパッド再配列用金属パターン１１０をポリイミド層１１６とＢＣＢ層１１２との二層からなる絶縁膜の中間に挟み込んで形成している。ポリイミド層１１６を最終保護膜１０８上にまず形成した後、その上部にボンドパッド再配列用金属パターン１１０を形成し、最後にＢＣＢ層１１２を形成している。
ここでボンドパッド１０２を露出させるための最終保護膜１０８およびポリイミド層１１６のエッチングは一度または二度に分けて実施する。
【００３３】
第４実施例によると、上述の第２実施例および第３実施例と同様に、ソルダボール１１４で放射されるアルファ粒子の影響が半導体基板１００の図示しないメモリセルに及ぶことを二重で遮断する効果を得ることができる。
【００３４】
（第５実施例）
図８は、本発明の第５実施例による半導体素子の製造方法を説明するために示す断面図である。
図８に示すように、第５実施例では第４実施例と同様にボンドパッド再配列用金属パターン１１０をＢＣＢ層１１２とポリイミド層１１６との二層からなる絶縁膜の中間に挟み込んで形成している。
【００３５】
第４実施例との相違点は、ＢＣＢ層１１２とポリイミド層１１６との位置が変更されて形成されていることである。ここでも、ボンドパッド１０２を露出させるために最終保護膜１０８およびＢＣＢ１１２のエッチングは一度または二度に分けて実施する。
【００３６】
（第６実施例）
図９は、本発明の第６実施例による半導体素子の製造方法を説明するために示す断面図である。
図９に示すように、第６実施例ではＢＣＢ層１１２をボンドパッド再配列用金属パターン１１０の下部の最終保護膜との間に形成している。
【００３７】
第６実施例では、最終保護膜１０８は窒化ケイ素膜を材質とする第１膜１０４と、ＰＳＧまたはＰＥＯＸを材質とする第３膜１０６の複合膜であり、ＢＣＢ層である第２膜１１２は第１膜１０４と第３膜１０６との中間に形成されている。
【００３８】
【発明の効果】
したがって、上述した本発明によると、パッケージング材料から自然放射されるアルファ粒子の影響から半導体チップ内部のメモリセルが影響を受ける問題を最上部メタル層上にＢＣＢ層を形成して遮断することにより次のような効果を得ることができる。
【００３９】
▲１▼ソフトエラーの発生を抑制できる。
▲２▼ＢＣＢ層が有する固有物性的特性、すなわち水分吸湿率が低い特性を利用し半導体パッケージ内部で生じる腐蝕による欠陥を低減し、半導体パッケージの信頼性を向上することができる。
▲３▼ＢＣＢ層は高温耐久性が従来のチップコーティング用物質に比べて優れるため、高温工程で生じる欠陥を減らすことができる。
▲４▼ＢＣＢ層は揮発性がなく、キュアリングを進める際も腐蝕性副産物を生成しないため工程を安定に維持できる。
【００４０】
本発明は前記した実施例に限らず、本発明が属する技術的思想内で当分野の通常の知識を有する者により多くの変形が可能なのが明白である。
【図面の簡単な説明】
【図１】本発明の第１実施例による半導体素子の製造方法を説明するために示す断面図である。
【図２】本発明の第１実施例による半導体素子の製造方法を説明するために示す断面図である。
【図３】本発明の第１実施例による半導体素子の製造方法を説明するために示す断面図である。
【図４】本発明の第１実施例による半導体素子の製造方法を説明するために示す断面図である。
【図５】本発明の第２実施例による半導体素子の製造方法を説明するために示す断面図である。
【図６】本発明の第３実施例による半導体素子の製造方法を説明するために示す断面図である。
【図７】本発明の第４実施例による半導体素子の製造方法を説明するために示す断面図である。
【図８】本発明の第５実施例による半導体素子の製造方法を説明するために示す断面図である。
【図９】本発明の第６実施例による半導体素子の製造方法を説明するために示す断面図である。
【符号の説明】
１００ 半導体基板
１０２ ボンドパッド
１０４ 下部最終保護膜
１０６ 上部最終保護膜
１０８ 最終保護膜
１１０ ボンドパッド再配列用金属パターン
１１２ ＢＣＢ層

Claims (21)

  1. ａ）下部にメモリセルが形成されている半導体基板にボンドパッドが設けられている最上部メタル層を形成する工程と、
    ｂ）前記最上部メタル層の上に湿気や不純物の浸透を防止する最終保護膜を形成する工程と、
    ｃ）前記ボンドパッドが露出するように前記最終保護膜をパターニングする工程と、
    ｄ）前記最終保護膜の上に前記ボンドパッドと連結されるボンドパッド再配列用金属パターンを形成する工程と、
    ｅ）前記ボンドパッド再配列用金属パターンの上に、ポリイミド層より水分吸収率が低く、且つ、ポリイミド層よりアルファ粒子の遮断効果に優れたＢＣＢ層が形成されている絶縁膜を形成する工程と、
    ｆ）前記絶縁膜を選択的にエッチングして前記ボンドパッド再配列用金属パターンの一部を露出させたパッドに、外部連結手段を取り付ける工程と、
    を含み、
    前記外部連結手段から放射されるアルファ粒子が前記メモリセルに影響を与えることを前記ＢＣＢ層により防止し、ソフトエラーの発生を抑制することを特徴とする半導体素子の製造方法。
  2. 前記絶縁膜は、ＢＣＢ層の単一膜またはＢＣＢ層を含有する複合膜を利用することを特徴とする請求項１に記載の半導体素子の製造方法。
  3. 前記絶縁膜の前記複合膜を形成する工程は、ボンドパッド再配列用金属パターンの上にＢＣＢ層を積層し、その上部にポリイミド層を積層することを特徴とする請求項２に記載の半導体素子の製造方法。
  4. 前記絶縁膜の前記複合膜を形成する工程は、ボンドパッド再配列用金属パターンの上にポリイミド層を積層し、その上部にＢＣＢ層を積層することを特徴とする請求項２に記載の半導体素子の製造方法。
  5. 前記最終保護膜は、窒化ケイ素膜、ＰＥＯＸ膜、ＰＳＧ膜からなる群から選択される少なくとも一つの膜質を含有する単一膜または複合膜を用いることを特徴とする請求項１に記載の半導体素子の製造方法。
  6. 前記ＢＣＢ層は、１０〜１００μｍの厚さで形成されていることを特徴とする請求項１に記載の半導体素子の製造方法。
  7. ａ）下部にメモリセルが形成されている半導体基板にボンドパッドが設けられている最上部メタル層を形成する工程と、
    ｂ）前記最上部メタル層の上に湿気や不純物の浸透を防止する最終保護膜を形成する工程と、
    ｃ）前記最終保護膜の上に第１絶縁膜を積層する工程と、
    ｄ）前記ボンドパッドが露出するように前記第１絶縁膜をパターニングする工程と、
    ｅ）前記第１絶縁膜の上に前記ボンドパッドと連結されているボンドパッド再配列用金属パターンを形成する工程と、
    ｆ）前記ボンドパッド再配列用金属パターン上に、ポリイミド層より水分吸収率が低く、且つ、ポリイミド層よりアルファ粒子の遮断効果に優れたＢＣＢ層が設けられている第２絶縁膜を形成する工程と、
    ｇ）前記第２絶縁膜を選択的にエッチングして前記ボンドパッド再配列用金属パターンの一部を露出させたパッドに、外部連結手段を取り付ける工程と、
    を含み、
    前記外部連結手段から放射されるアルファ粒子が前記メモリセルに影響を与えることを前記ＢＣＢ層により防止し、ソフトエラーの発生を抑制することを特徴とする半導体素子の製造方法。
  8. 前記最終保護膜を形成する工程の後、前記ボンドパッドが露出するようにパターニングする工程をさらに含むことを特徴とする請求項７に記載の半導体素子の製造方法。
  9. 前記最終保護膜は、窒化ケイ素膜、ＰＥＯＸ膜、ＰＳＧ膜からなる群から選択される少なくとも一つの膜質を含有する単一膜または複合膜を用いることを特徴とする請求項７に記載の半導体素子の製造方法。
  10. 前記ＢＣＢ層は１０〜１００μｍの厚さで形成されていることを特徴とする請求項７に記載の半導体素子の製造方法。
  11. 前記第１絶縁膜としてポリイミド層を利用することを特徴とする請求項７に記載の半導体素子の製造方法。
  12. ａ）下部にメモリセルが形成されている半導体基板にボンドパッドが設けられている最上部メタル層を形成する工程と、
    ｂ）前記最上部メタル層の上に湿気や不純物の浸透を防止する最終保護膜を形成する工程と、
    ｃ）前記最終保護膜の上に、ポリイミド層より水分吸収率が低く、且つ、ポリイミド層よりアルファ粒子の遮断効果に優れたＢＣＢ層が設けられている第１絶縁膜を積層する工程と、
    ｄ）前記ボンドパッドが露出するように前記第１絶縁膜をパターニングする工程と、
    ｅ）前記第１絶縁膜の上に前記ボンドパッドと連結されているボンドパッド再配列用金属パターンを形成する工程と、
    ｆ）前記ボンドパッド再配列用金属パターンの上に第２絶縁膜を形成する工程と、
    ｇ）前記第２絶縁膜を選択的にエッチングして前記ボンドパッド再配列用金属パターンの一部を露出させたパッドに、外部連結手段を取り付ける工程と、
    を含み、
    前記外部連結手段から放射されるアルファ粒子が前記メモリセルに影響を与えることを前記ＢＣＢ層により防止し、ソフトエラーの発生を抑制することを特徴とする半導体素子の製造方法。
  13. 前記最終保護膜を形成する工程の後、前記ボンドパッドが露出するようにパターニングする工程をさらに含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
  14. 前記最終保護膜は、窒化ケイ素膜、ＰＥＯＸ膜、ＰＳＧ膜からなる群から選択される少なくとも一つの膜質を含有する単一膜または複合膜を用いることを特徴とする請求項１２に記載の半導体素子の製造方法。
  15. 前記ＢＣＢ層は、１０〜１００μｍの厚さで形成されていることを特徴とする請求項１２に記載の半導体素子の製造方法。
  16. 前記第２絶縁膜としてポリイミド層を利用することを特徴とする請求項１２に記載の半導体素子の製造方法。
  17. ａ）下部にメモリセルが形成されている半導体基板に最上部メタル層を形成する工程と、
    ｂ）前記最上部メタル層の上に、ポリイミド層より水分吸収率が低く、且つ、ポリイミド層よりアルファ粒子の遮断効果に優れたＢＣＢ層が設けられている複合膜からなる最終保護膜を形成する工程と、
    ｃ）前記ボンドパッドが露出するように前記最終保護膜をパターニングする工程と、
    ｄ）前記最終保護膜の上に前記ボンドパッドと連結されているボンドパッド再配列用金属パターンを形成する工程と、
    ｅ）前記ボンドパッド再配列用金属パターンの上に絶縁膜を形成する工程と、
    ｆ）前記絶縁膜を選択的にエッチングして前記ボンドパッド再配列用金属パターンの一部を露出させたパッドに、外部連結手段を取り付ける工程と、
    を含み、
    前記外部連結手段から放射されるアルファ粒子が前記メモリセルに影響を与えることを前記ＢＣＢ層により防止し、ソフトエラーの発生を抑制することを特徴とする半導体素子の製造方法。
  18. 前記ＢＣＢ層は、１０〜１００μｍの厚さで形成されていることを特徴とする請求項１７に記載の半導体素子の製造方法。
  19. 前記最終保護膜は、窒化ケイ素膜からなる第１膜、ＢＣＢからなる第２膜、ならびにＰＳＧまたはＰＥＯＸからなる第３膜を有していることを特徴とする請求項１７に記載の半導体素子の製造方法。
  20. 前記第２膜は、前記第１膜と前記第３膜との間に形成されていることを特徴とする請求項１９に記載の半導体素子の製造方法。
  21. 前記絶縁膜は、材質としてポリイミドが用いられていることを特徴とする請求項１７に記載の半導体素子の製造方法。
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