KR100301052B1 - 소프트에러를감소하기위한반도체소자의제조방법 - Google Patents

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Abstract

반도체 패키지의 신뢰성(reliability)을 향상시키고, 소프트 에러(Soft error)를 감소시킬 수 있는 반도체 소자의 제조방법에 관해 개시한다. 이를 위해 본 발명은 최상부 메탈층(top metal layer) 위의 어느 한 부분에 흡습율이 높고, 알파 입자(Alpha particle)의 차단효과가 뛰어난 BCB(Benzo Cyclo Butene)층을 구성하여 반도체 패키지를 만드는 것을 특징으로 하는 소프트 에러를 감소하기 위한 반도체 소자의 제조방법을 제공한다.

Description

소프트 에러를 감소하기 위한 반도체 소자의 제조방법{Method for semiconductor package manufacturing to decrease a soft error}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 더욱 상세하게는 소프트 에러를 방지할 수 있는 반도체 소자의 패키징(packaging) 방법에 관한 것이다.
패키징(packaging)이란, 웨이퍼 상태로 기능이 구성된 반도체 칩을 외형적으로 포장하여 전자기기의 인쇄회로 기판(PCB: Printed Circuit Board)에 실장할 수 있도록 재가공하는 일련의 작업을 지칭하는 말이다. 따라서 패키징이 완료된 반도체 소자는 어떠한 외부 환경으로부터 내부 칩이 보호 가능한 상태로 된다.
이러한 반도체 패키지는 소형 경량화, 고속화, 고기능화를 요구하는 전자기기의 필요에 대응하기 위해 새로운 형태가 지속적으로 개발되어 종류가 점차 다양화되고 있다.
한편, 반도체 패키지, 특히 메모리 소자에 있어서 고집적화가 급진전됨에 따라 패키징 재료에 기인하여 내부 메모리 셀에 저장중인 데이터가 변화하는 소프트 에러의 발생이 빈번해 진다. 소프트 에러(Soft Error)란 패키지 내부를 감싸는 에폭시 몰드 컴파운드(EMC: Epoxy Mold Compound, 이하 'EMC'라 칭함)와 같이 자체적으로 방사선 원소를 방사하는 패키지 재료에서 튀어나온 알파 입자(AlphaParticle)가 메모리 셀에 영향을 주어서 메모리 셀내에 저장된 데이터 즉, 0 또는 1을 반대의 상태(state)로 변화시키는 현상을 말한다. 이러한 문제는 메모리 기능을 수행하는 반도체 패키지의 신뢰성을 현격히 저하시키는 심각한 현상으로 반드시 해결되어야 하는 문제라고 할 수 있다.
상술한 소프트 에러를 방지하기 위해 사용되는 전형적인 예방책은, ①알파 입자의 방사를 최소화한 패키징 재료를 사용하는 방법과, ②알파 입자가 반도체 칩의 메모리 셀에 영향을 미치는 것을 최소화할 수 있는 칩 코팅(chip coating)을 수행하는 방법과, ③알파 입자의 영향으로부터 면역성이 향상되도록 회로소자의 디자인과 레이아웃(layout)을 변경하는 방법등이 일반적으로 사용되고 있다.
상술한 소프트 에러 방지책 중에서 두 번째 방법인 칩 코팅(chip coating)을 사용하는 방법은, 메모리 셀이 구성된 반도체 칩의 최종보호막(passivation layer) 위에 폴리이미드층(polyimide layer)을 10㎛ 이상 적층시킴으로써 반도체 패키지를 구성하는 재료로부터 발생하는 알파 입자의 에너지를 줄이거나, 메모리 셀내에서 생성되는 전자(electron)와 정공(hole)의 생성을 억제하는 기술이 개발되었다. 이에 대한 기술이 미합중국 특허 제6,391,915호(title: Integrated circuit having reduced soft errors and reduced penetration of alkali impurities into the substrate, Date; 1993, 12. 13)로 등록된 바 있다.
그러나 최근에 반도체 패키지의 형태가 DIL(Dual In-Line), SO(Small Out line), PLCC(Plastic Leaded Chip Carrier), QFP(Quad Flat Package)와 같이 리드에 의해 외부와 연결되는 형태에서, 알파입자를 방사하는 솔더볼(solder ball)을이용하여 외부와 연결되는 μBGA(Ball Grid Array), CSP(Ship Scale Package) 형태로 발전되고 있는 실정이다. 이에 따라 기존의 방법과는 다른 방법을 사용하여 알파입자의 영향을 배제함으로써 소프트 에러를 억제해야 하는 필요가 대두된다. 왜냐하면 기존의 폴리이미드층만을 사용하여 알파입자의 영향을 감소시키는 방법은 EMC에서 발생하는 미량의 알파 입자는 차단할 수 있어도, μBGA와 CSP의 솔더볼에서 나오는 대량의 알파입자, 예컨대 폴로륨(Po)을 효과적으로 방지할 수 없기 때문이다.
본 발명이 이루고자 하는 기술적 과제는 기존의 폴리이미드층보다 수분 흡습률이 낮아 반도체 패키지의 내부 부식(corrosion)을 방지하여 신뢰도를 향상할 수 있고, 알파 입자의 차단효과가 뛰어난 재질을 사용하여 칩 코팅을 수행하는 특징으로 갖는 소프트 에러를 감소하기 위한 반도체 소자의 제조방법을 제공하는데 있다.
도 1 내지 도 4는 본 발명의 제1 실시예에 따라서 소프트 에러를 감소하기 위한 반도체 소자를 제조하는 방법을 설명하기 위해 도시한 단면도들이다.
도 5는 본 발명의 제2 실시예에 따라서 소프트 에러를 감소하기 위한 반도체 소자를 제조하는 방법을 설명하기 위해 도시한 단면도이다.
도 6은 본 발명의 제3 실시예에 따라서 소프트 에러를 감소하기 위한 반도체 소자를 제조하는 방법을 설명하기 위해 도시한 단면도이다.
도 7은 본 발명의 제4 실시예에 따라서 소프트 에러를 감소하기 위한 반도체 소자를 제조하는 방법을 설명하기 위해 도시한 단면도이다.
도 8은 본 발명의 제5 실시예에 따라서 소프트 에러를 감소하기 위한 반도체 소자를 제조하는 방법을 설명하기 위해 도시한 단면도이다.
도 9는 본 발명의 제6 실시예에 따라서 소프트 에러를 감소하기 위한 반도체 소자를 제조하는 방법을 설명하기 위해 도시한 단면도이다.
< 도면의 주요부분에 대한 부호의 설명 >
100: 반도체 기판, 102: 최상부 메탈층의 본드패드,
104: 하부 패시베이션층(제3막), 106: 상부 패시베이션층(제1막),
108: 패시베이션층, 110: 본드패드 재배열용 금속패턴,
112: BCB층(제2막), 114: 외부 연결수단(솔더볼)
116: 폴리이미드층.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은, 먼저 반도체 기판에 메모리 셀과 같은 하부구조를 형성하고 최상부 메탈층(top metal layer)을 형성한다. 이때, 최상부 메탈층에는 본드패드(bondpad)가 포함되도록 한다. 그후, 상기 최상부 메탈층 위에 습기나 불순물의 침투를 막는 최종보호막(passivation layer)을 형성한다. 이어서, 상기 최종보호막을 패터닝하여 상기 본드패드를 노출시킨 후, 상기 최종보호막 위에 상기 본드패드와 연결된 본드패드 재배열용 금속패턴(metal pattern for bondpadredistribution)을 형성한다. 마지막 상기 본드패드 재배열용 금속패턴 위에 BCB((Benzo Cyclo Butene)층을 포함하는 절연막을 형성하는 공정을 수행한다.
본 발명의 바람직한 실시예에 의하면, 상기 BCB층을 포함하는 절연막은 BCB층의 단일막 또는 BCB층을 포함하는 복합막을 이용하여 형성하는 것이 적합하다.
상기 BCB층을 포함하는 복합막을 형성하는 공정은 BCB층을 먼저 적층하고, 그 상부에 폴리이미드층을 적층할 수 있고, 반대로 폴리이미드층을 먼저 적층하고, 그 상부에 BCB층을 적층할 수 있다.
바람직하게는, 상기 최종 보호막은 질화막(SiN), 질화티타늄막(TiN), PEOX(Plasma Enhanced Oxide)막, PSG(Phosphor-Silicate Glass)막으로 이루어진 군에서 선택된 적어도 하나의 막질이 포함된 단일막 또는 복합막을 사용하는 것이 적합하다. 또한, 상기 BCB층은 10∼100㎛의 두께로 형성하는 것이 알파입자의 영향을 최소화하기에 적합하다.
또한, 본 발명의 바람직한 실시예에 의하면, 상기 BCB층을 포함하는 절연막을 형성하는 공정후에 상기 본드패드 재배열용 금속패턴을 솔더볼과 같은 외부 연결수단과 연결시키는 공정을 더 진행할 수 있다.
본 발명에 의한 소프트 에러를 감소하기 위한 반도체 소자의 제조방법은, 상기 본드패드 재구성용 금속패턴의 위치를 최종보호막 위에서 BCB층을 포함하는 복합막으로 된 절연막의 중간에 넣어서 구성하는 형태로 변형할 수 있다.
또 다른 변형예로 상기 실시예에서 BCB층의 위치를 최종보호막 위에 구성하는 대신에, 최종보호막을 복합막으로 구성한 후, 상기 최종보호막의 중간에 BCB층을 넣어서 구성하는 형태로 변형될 수 있다.
본 발명에 따르면, 흡습률이 낮은 BCB층을 칩 코팅막으로 사용하기 때문에 본드패드나 솔더볼이 부착되는 영역에서 발생할 수 있는 부식을 방지함으로써 반도체 패키지의 신뢰도를 향상시킬 수 있고, BCB층은 알파 입자의 방사가 거의 없으며 알파입자를 차단할 수 있는 효과가 기존의 칩 코팅용 막질보다 우수하기 때문에 소프트 에러의 발생을 억제할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
당 명세서에서 말하는 외부연결수단은 솔더볼과 같은 특정 형상을 한정하는 의미가 아니다. 본 발명의 실시예에 있어서는 외부연결수단이 솔더볼이지만 이는 다른 형상으로 치환할 수 있다. 또한, 소프트 에러를 감소하기 위한 반도체 소자의 패키지 형상을 CSP 패키지를 중심으로 설명하였지만, 이는 다른 패키지 형상으로 대체할 수 있음은 물론이고, 상기 최종보호막을 복합막으로 구성하였지만 이는 단일막으로 구성해도 무방하며, 본드패드 재배열용 금속패턴을 구리(Cu)를 사용하여 형성하였지만 이는 다른 도전성을 갖는 다른 금속으로 대체가 가능하다. 따라서, 아래의 바람직한 실시예에서 기재한 내용은 예시적인 것이며 한정하는 의미가 아니다.
제1 실시예
도 1 내지 도 4는 본 발명의 제1 실시예에 따라서 소프트 에러를 감소하기 위한 반도체 소자를 제조하는 방법을 설명하기 위해 도시한 단면도들이다.
도 1을 참조하면, 반도체 기판(100)에 웨이퍼 제조공정(fabrication process)을 진행하여 메모리 셀을 포함하는 하부구조를 형성한 후, 알루미늄과 같은 도전막을 적층하고 이를 패터닝하여 최상부 메탈층을 구성한다. 상기 최상부 메탈층에는 반도체 소자의 기능을 외부로 확장하기 위해 사용되는 연결통로의 역할을 하는 본드패드(102)가 구성되어 있다. 이어서, 외부의 습기 및 불순물의 침투를 막고, 외부의 물리적인 충격으로부터 반도체 기판의 표면이 손상되는 것을 방지하는 역할을 수행하는 최종보호막(108)을 형성한다. 상기 최종보호막은 질화막(SiN), 질화티타늄막(TiN), PEOX(Plasma Enhanced Oxide)막, PSG(Phosphor-Silicate Glass)막으로 이루어진 군에서 선택된 하나의 막질이 포함된 단일막 또는 복합막을 사용하여 구성할 수 있다. 본 실시예에서는 하부 최종보호막(104)으로 PEOX(Plasma Enhanced Oxide)막 혹은 PSG(Phosphor-Silicate Glass)막을 사용하였고, 상부 최종보호막(106)으로 질화막(SiN) 또는 질화티타늄막(TiN)을 사용하였다. 그리고, 상기 최종보호막(108) 위에 포토레지스트를 도포하고 사진 및 식각공정을 진행하여 본드패드(102)를 노출시킨다.
도 2를 참조하면, 상기 본드 패드(102)가 노출된 반도체 기판의 전면에 본드패드의 위치를 다시 배열하기 위한 도전층, 예컨대 구리층(copper layer)을 형성하고 이를 패터닝하여 구리로 구성된 본드패드 재배열용 금속패턴(110)을 형성한다. 상기 본드패드 재배열용 금속패턴(110)은 본드패드(102)의 위치를 반도체 패키지의 가장자리에만 제한시키지 않고 전체 면적에 본드 패드를 고르게 형성할 수 있도록 함으로써 반도체 패키지의 크기를 소형화할 수 있는 역할을 한다.
도 3을 참조하면, 상기 본드패드 재배열용 금속패턴(100)이 형성된 결과물에 본 발명에 의한 BCB층(Benzo Cyclo Butene, 112)을 10∼100㎛의 두께로 형성한다. BCB층은 스핀 코팅(spin coating) 방식을 사용하여 적층할 수 있다. 상기 스핀 코팅을 진행한 후, 약 270℃의 온도조건에서 수분간 큐어링(Curing) 공정을 진행하여 상기 BCB층을 경화시킨다. 본 발명에 의한 BCB의 유리전이 온도(Tg: Transition glass temperature)는 기존의 칩 코팅막으로 사용하는 폴리이미드(polyimide)의 유리전이 온도(Tg)인 290℃보다 약 60℃ 정도가 더 높기 때문에 패키징 공정중의 높은 온도조건에 비교적 안정한 특징을 갖는 장점이 있다. 이어서, 상기 BCB층(112) 위에 포토레지스트를 도포한 후, 사진 및 식각공정을 진행하여 솔더볼(solder ball)과 같은 외부연결 수단이 연결될 수 있는 볼 패드(118)를 형성한다.
도 4를 참조하면, 상기 볼 패드가 연결된 반도체 기판에 외부연결 수단, 예컨대 솔더볼(114)을 부착하여 반도체 패키지가 인쇄회로기판에 실장될 수 있도록 한다. 이러한 외부연결 수단을 연결하는 방법은 반도체 패키지의 구조에 따라 다른 형상으로 변형이 가능하다. 기존의 반도체 패키지는 폴리이미드로 이루어진 칩 코팅막 위에 EMC와 같이 낮은 알파 입자를 방사하는 물질이 있었다. 하지만, 도면처럼 CSP, μBGA와 같이 진보된 형태의 반도체 패키지에서는 기존의 EMC와 비교하여 높은 알파입자를 방사하는 솔더볼과 같은 패키지 재료가 구성됨으로 인해 알파입자가 상대적으로 칩 하부에 구성된 메모리 셀에 영향을 미칠 확률이 높아진다고 할 수 있다.
측정 시편 알파입자 방출량(CPH/㎠)
솔더볼 1.408
전기도금된 솔더시편 0.17
BCB층 none detect
저알파 입자 방사용 EMC 0.001
일반용 EMC 0.01
상기 표 1은 솔더볼, 전기도금된 솔더 시편, BCB층 및 EMC에서 방사하는 알파입자의 양을 측정한 결과치이다. 알파 입자의 측정을 위한 계측기로는 저 준위용 비례 계수기(EG & G Berthold 770 type)가 사용되었다. 여기서 알파 입자 반도체 소자를 제조하는 방법량의 측정단위는 CPH(count per hour/㎠)이다.
위의 결과에서 볼 수 있듯이 솔더볼이 반도체 기판의 상부에 구성된 경우, 기존과 같이 일반용 EMC가 있는 경우와 비교해 볼 때, 약 140배 이상, 알파 입자에 의한 소프트 에러의 발생 가능성이 높아진다고 볼 수 있다. 따라서, 알파 입자의 영향을 최소화하기 위해 사용되는 칩 코팅막질에 대한 재고가 필요하다.
본 발명에서는 이러한 문제를 해결하기 위해 폴리이미드층 대신에 고온안정성이 뛰어나고, 수분 흡수율(water uptake rate)이 우수한 BCB(Benzo Cyclo Butene)를 재질로 하는 막질을 10∼100㎛의 두께로 칩코팅하였다. 기존의 폴리이미드와 본 발명에 의한 BCB의 물성 특성을 비교하면 아래의 표 2와 같다.
재질 유전율(ε) Tg(℃) 수분흡수율(%)
BCB 2.56 350 0.2
폴리이미드 3.4 290 2.3
상기 표2에서 알 수 있듯이, 고온안정성 및 수분흡수율 이외에도 본 발명에 의한 BCB층은 기존의 폴리이미드층에 비해 휘발성이 없어서 가공이 용이한 장점이 있고, 큐어링(curing) 공정에서 부식성 부산물이 생성되지 않는 장점이 있다. 이러한 장점은 반도체 패키지의 취급과정에서 발생할 수 있는 최악의 조건을 시험하는 검사, 즉 최악의 환경조건을 반도체 패키지에 허용하고, 이에 대해 반도체 패키지가 견딜 수 있는 정도를 검사하는 환경 시뮬레이션 검사(Environment Simulation test)를 통해 명확히 부각된다. 즉, 환경 시뮬레이션 검사에는 IR(Infra red)-Reflow 검사, 흡습검사, 저온과 고온사이를 반도체 패키지가 반복적으로 이동하게 한 후, 이에 대한 저항력을 측정하는 검사등이 있는데, 본 발명에 의해 칩 코팅막으로 BCB층을 적용한 경우가 기존의 폴리이미드층을 적용한 경우에 비하여 반도체 패키지 내부의 수분 흡수율을 줄여서 부식에 기인한 불량을 줄일 수 있고, IR-Reflow 검사에서도 부풀림을 발생하는 결함(swelling defect)을 줄일 수 있는 것으로 나타났다.
4M SRAM(10㎛ 두께의 폴리이미드가 칩코팅됨) 4M SRAM(10㎛ 두께의 BCB가 칩코팅됨)
Vcc 전압 4.0V 4.5V 5.0V 4.0V 4.5V 5.0V
cycle(㎱) 512 1024 512 1024 512 1024 512 1024 512 1024 512 1024
sample #1 77 112 46 43 25 28 44 50 38 42 20 24
sample #1 83 105 59 47 28 22 46 56 37 45 15 23
sample #1 101 96 50 58 24 26 56 59 43 45 24 19
sample #1 98 113 48 56 22 29 56 60 42 43 18 18
sample #1 97 82 42 55 24 37 40 58 42 37 16 25
FIT 합계 654 727 357 375 184 209 350 410 256 308 141 162
FIT 평균 91 102 49 52 25 28 48 57 36 42 19 22
4M SRAM(15㎛ 두께의 폴리이미드가 칩코팅됨) 4M SRAM(20㎛ 두께의 폴리이미드가 칩코팅됨)
Vcc 전압 4.0V 4.5V 5.0V 4.0V 4.5V 5.0V
cycle(㎱) 512 1024 512 1024 512 1024 512 1024 512 1024 512 1024
sample #1 39 39 8 19 4 7 77 71 36 45 16 15
sample #1 33 31 11 8 8 8 68 70 23 25 14 16
sample #1 35 40 12 13 5 4 75 65 33 27 16 16
sample #1 25 36 11 8 5 3 59 67 30 41 9 16
sample #1 31 26 14 14 3 6 81 90 35 43 12 15
FIT 합계 241 251 87 94 40 47 520 523 230 265 102 119
FIT 평균 33 34 11 12 5 6 72 73 31 36 13 16
표 3은 기존의 폴리이미드를 사용하여 칩 코팅을 수행하였을 때와, 본 발명에 따라 BCB를 사용하여 칩 코팅을 수행하였을 때의 소프트 에러의 발생빈도를 비교하기 위해 나타낸 데이터이다.
소프트 에러 발생정도를 비교하기 위한 시료의 카타고리(category)는 4 종류의 칩 코팅을 수행한 막을 갖는 CSP 패키지에서 추출하였으며, 시료의 개수는 각각 5개씩이다. 즉, 폴리이미드층을 10, 15, 20㎛의 두께로 칩 코팅한 CSP 반도체 패키지와, 본 발명에 따라 BCB를 10㎛의 두께로 코팅한 CSP 반도체 패키지들이다.
여기서 1 FIT(Failure In Time)는 109개의 반도체 소자를 1시간 동안 사용하였을 때, 1개의 불량이 발생하는 것을 나타내는 단위이고, 1 cycle은 반도체 메모리 소자에서 한번의 쓰기/읽기 동작을 수행하는 시간으로 단위는 [㎱]이다. 그리고 Vcc 전압은 쓰기와 읽기 동작이 이루어질 때의 Vcc 전압을 의미한다.
동일한 조건인 10㎛의 칩 코팅 막질에서 폴리이미드가 코팅되었을 때와, 본 발명과 같이 BCB가 코팅되었을 때의 FIT 빈도를 서로 비교하면, 본 발명과 같이 BCB를 사용한 경우에 소프트 에러의 발생률이 작다는 것을 알 수 있다. 일예로 Vcc가 4V이고 사이클이 512㎱일 때 각각의 FIT의 합계를 서로 비교한다. 기존의 폴리이미드를 사용하였을 때는 FIT가 654회 발생하였으나, 본 발명과 같이 BCB를 사용하였을 때는 FIT의 발생횟수가 350회로 약 2배 가까이 줄어든 것을 알 수 있다. 즉, 본 발명과 같이 BCB를 칩 코팅 막질로 사용할 때가 CSP 패키지의 상부에 형성된 솔더볼에서 방사되는 알파 입자를 효율적으로 차단하였음을 알 수 있다.
그리고, 폴리이미드 막질이 10, 15, 20㎛의 두께로 각각 칩 코팅되었을 때의 소프트 에러 발생률을 비교하면, 막질의 두께가 두꺼우면 두꺼울수록 알파 입자의 차단 효과는 더욱 커져 소프트 에러의 발생률이 낮아짐을 알 수 있다. 이러한 결과를 통하여 볼 때, 본 발명에서 사용하는 BCB층 역시 10㎛ 이상에서 두께가 두꺼우면 두꺼울수록 소프트 에러의 방지효과도 커질 수 있음을 추측할 수 있다.
제2 실시예
이하, 제2 실시예부터 제6 실시예는 상기 제1 실시예를 변형한 실시예를 기술하였다. 따라서 제조방법이 서로 동일한 부분은 중복을 피하여 설명을 생략하고, 차이가 있는 부분만 상세히 설명하기로 한다.
도 5는 본 발명의 제2 실시예에 따라서 소프트 에러를 감소하기 위한 반도체 소자를 제조하는 방법을 설명하기 위해 도시한 단면도이다.
도 5를 참조하면, 본 제2 실시예는 상기 제1 실시예에서 BCB층(112)을 포함하는 절연막을 단일막이 아닌 복합막으로 구성한 예이다. 즉, 본드패드 재배열용 금속패턴(110)을 형성한 후, 1차로 BCB층을 먼저 적층하고, 그 상부에 폴리이미드층(116)을 구성한다. 그후, 상기 BCB층을 포함하는 절연막(112, 116)을 패터닝하여 볼 패드(ball pad)를 구성한 후, 외부연결수단인 솔더볼을 부착한 경우이다. 즉, 칩 코팅막으로 BCB(112)와 폴리이미드층(116)을 동시에 사용함으로써 솔더볼에서 발생하는 알파입자의 고유에너지를 먼저 폴리이미드층(116)에서 먼저 감소시켜 주고, 최종적으로 BCB층(112)에서 줄여주어 이중으로 알파 입자의 영향을 방지하여 소프트 에러의 발생을 방지하는 것이다.
제3 실시예
도 6은 본 발명의 제3 실시예에 따라서 소프트 에러를 감소하기 위한 반도체 소자를 제조하는 방법을 설명하기 위해 도시한 단면도이다.
도 6을 참조하면, 본 제3 실시예는 상기 제1 실시예에서 BCB층(112)을 포함하는 절연막을 복합막으로 구성하고, 본드패드 재배열용 금속패턴(110)을 형성한 후, 복합막에서 폴리이미드층(116)을 먼저 적층하고, 최종적으로 BCB층(112)을 구성한 후, 외부연결수단(114)인 솔더볼을 구성한 경우이다. 상기 제2 실시예와 같이 솔더볼에서 방사되는 알파입자의 영향이 반도체 기판(100)의 메모리셀(미도시)로 전달되는 것을 이중으로 차단하는 효과가 있다.
제4 실시예
도 7은 본 발명의 제4 실시예에 따라서 소프트 에러를 감소하기 위한 반도체 소자를 제조하는 방법을 설명하기 위해 도시한 단면도이다.
도 7을 참조하면, 상술한 제1, 2, 3실시예에서는 본드패드 재배열용 금속패턴(110)을 최종보호막(108) 위에 구성하였지만, 본 실시예에서는 이를 폴리이미드층(116)과 BCB층(112)의 이중층으로 이루어진 절연막의 중간에 구성한 경우이다. 폴리이미드층(116)을 최종보호막(108) 위에 먼저 구성한 후, 그 상부에 본드패드 재배열용 금속패턴(110)을 형성하고 마지막으로 BCB층을 구성한 경우이다. 여기서 본드패드(102)를 노출하기 위한 상기 최종보호막(108) 및 폴리이미드층(116)의 식각은 한번 또는 두 번으로 나누어 실시할 수 있다. 상기 제2 및 제3 실시예와 동일하게, 솔더볼(114)에서 방사되는 알파입자의 영향이 반도체 기판(100)의 메모리셀(미도시)로 전달되는 것을 이중으로 차단하는 효과를 얻을 수 있다.
제5 실시예
도 8은 본 발명의 제5 실시예에 따라서 소프트 에러를 감소하기 위한 반도체 소자를 제조하는 방법을 설명하기 위해 도시한 단면도이다.
도 8을 참조하면, 상기 제4 실시예와 동일하게 본드패드 재배열용 금속패턴(110)을 폴리이미드층(116)과 BCB층(112)의 이중층으로 이루어진 절연막의 중간에 구성한 경우이다. 차이점은 최종보호막을 형성하고, BCB층(112)과 폴리이미드층(116)의 위치를 서로 바꾸어서 형성한 것이다. 여기서도, 본드패드(102)를 노출하기 위한 상기 최종보호막(108) 및 폴리이미드층(116)의 식각은 한번 또는 두 번으로 나누어 실시할 수 있다.
제6 실시예
도 9는 본 발명의 제6 실시예에 따라서 소프트 에러를 감소하기 위한 반도체 소자를 제조하는 방법을 설명하기 위해 도시한 단면도이다.
도 9를 참조하면, 본 발명의 목적을 달성하기 위한 가장 핵심적인 수단이 되는 BCB층(112)을 본드패드 재배열용 금속패턴(110) 아래인 최종보호막(108)의 중간에 형성한 것이다. 이 경우 최종보호막(108)은 질화막(SiN) 또는 티타늄 질화막(TiN)을 재질로 하는 제1막(104)과, PSG 또는 PEOX를 재질로 하는 제3막(106)의 복합막이며, 본 발명에 의한 BCB층인 제2막(112)은 상기 제1막(104)과 제3막(106)의 중간에 형성하는 것이 바람직하다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
따라서, 상술한 본 발명에 따르면, 패키징 재료에서 자연 방사되는 알파 입자의 영향으로부터 반도체 칩 내부의 메모리 셀이 영향을 받는 문제를 최상부 메탈층 위에 BCB층을 형성하여 차단함으로써, 첫째 소프트 에러의 발생을 억제할 수 있다. 둘째, BCB층이 갖는 고유 물성적인 특성, 즉 수분 흡습률이 낮은 특성을 이용하여 반도체 패키지 내부에서 발생하는 부식에 의한 결함을 감소시켜 반도체 패키지의 신뢰성을 향상시킬 수 있다. 셋째, BCB층은 고온 안정성이 기존의 칩 코팅용 물질에 비해 뛰어나기 때문에 고온공정에서 발생하는 결함을 줄일 수 있다. 넷째, BCB층은 휘발성이 없고, 큐어링을 진행할 때도 부식성 부산물을 생성하지 않기 때문에 공정을 안정하게 유지할 수 있다.

Claims (21)

  1. 하부에 메모리 셀이 구성된 반도체 기판에 본드패드(bondpad)를 포함하는 최상부 메탈층(top metal layer)을 형성하는 공정;
    상기 최상부 메탈층 위에 습기나 불순물의 침투를 막는 최종보호막(passivation layer)을 형성하는 공정;
    상기 최종보호막을 패터닝하여 상기 본드패드를 노출시키는 공정;
    상기 최종보호막 위에 상기 본드패드와 연결된 본드패드 재배열용 금속패턴(metal pattern for bondpad redistribution)을 형성하는 공정;
    상기 본드패드 재배열용 금속패턴 위에 BCB층을 포함하는 절연막을 형성하는 공정; 및
    상기 BCB를 포함하는 절연막이 형성된 결과물에서 상기 본드패드 재별열용 금속패턴에 솔더볼과 같은 외부연결 수단을 연결하는 공정을 구비하는 것을 특징으로 하는 소프트 에러를 감소하기 위한 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 BCB층을 포함하는 절연막은 BCB층의 단일막 또는 BCB층을 포함하는 복합막을 이용하는 것을 특징으로 하는 소프트 에러를 감소하기 위한 반도체 소자의 제조방법.
  3. 제2항에 있어서,
    상기 BCB층을 포함하는 복합막을 형성하는 공정은 BCB층을 먼저 적층하고, 그 상부에 폴리아미드층을 적층하는 것을 특징으로 하는 소프트 에러를 감소하기 위한 반도체 소자의 제조방법.
  4. 제2항에 있어서,
    상기 BCB층을 포함하는 복합막을 형성하는 공정은 폴리이미드층을 먼저 적층하고, 그 상부에 BCB층을 적층하는 것을 특징으로 하는 소프트 에러를 감소하기 위한 반도체 소자의 제조방법.
  5. 제1항에 있어서,
    상기 최종 보호막은 질화막(SiN), 질화티타늄막(TiN), PEOX(Plasma Enhanced Oxide)막, PSG(Phosphor-Silicate Glass)막으로 이루어진 군에서 선택된 적어도 하나의 막질이 포함된 단일막 또는 복합막을 사용하는 것을 특징으로 하는 소프트 에러를 감소하기 위한 반도체 소자의 제조방법.
  6. 제1항에 있어서,
    상기 BCB층은 10∼100㎛의 두께로 형성하는 것을 특징으로 하는 소프트 에러를 감소하기 위한 반도체 소자의 제조방법.
  7. 하부에 메모리 셀이 구성된 반도체 기판에 본드패드를 포함하는 최상부 메탈층(top metal layer)을 형성하는 공정;
    상기 최상부 메탈층 위에 습기나 불순물의 침투를 막는 최종보호막(passivation layer)을 형성하는 공정;
    상기 최종보호막 위에 제1 절연막을 적층하는 공정;
    상기 제1 절연막을 패터닝하여 상기 본드패드를 노출시키는 공정; 및
    상기 제1 절연막 위에 상기 본드패드와 연결된 본드패드 재배열용 금속패턴(metal pattern for bondpad redistribution)을 형성하는 공정;
    상기 본드패드 재배열용 금속패턴 위에 BCB층을 포함하는 제2 절연막을 형성하는 공정; 및
    상기 결과물에서 본드패드 재별열용 금속패턴에 솔더볼과 같은 외부연결 수단을 연결하는 공정을 구비하는 것을 특징으로 하는 소프트 에러를 감소하기 위한 반도체 소자의 제조방법.
  8. 제7항에 있어서,
    상기 최종보호막을 형성하는 공정후에 하부의 본드패드를 노출하는 패터닝 공정을 더 진행하는 것을 특징으로 하는 소프트 에러를 감소하기 위한 반도체 소자의 제조방법.
  9. 제7항에 있어서,
    상기 최종 보호막은 질화막(SiN), 질화티타늄막(TiN), PEOX(Plasma Enhanced Oxide)막, PSG(Phosphor-Silicate Glass)막으로 이루어진 군에서 선택된 적어도 하나의 막질이 포함된 단일막 또는 복합막을 사용하는 것을 특징으로 하는 소프트 에러를 감소하기 위한 반도체 소자의 제조방법.
  10. 제7항에 있어서,
    상기 BCB층은 10∼100㎛의 두께로 형성하는 것을 특징으로 하는 소프트 에러를 감소하기 위한 반도체 소자의 제조방법.
  11. 제7항에 있어서,
    상기 제1 절연막으로 폴리이미드층을 이용하는 것을 특징으로 하는 소프트 에러를 감소하기 위한 반도체 소자의 제조방법.
  12. 하부에 메모리 셀이 구성된 반도체 기판에 본드패드를 포함하는 최상부 메탈층(top metal layer)을 형성하는 공정;
    상기 최상부 메탈층 위에 습기나 불순물의 침투를 막는 최종보호막(passivation layer)을 형성하는 공정;
    상기 최종보호막 위에 BCB층을 포함하는 제1 절연막을 적층하는 공정;
    상기 제1 절연막을 패터닝하여 상기 본드패드를 노출시키는 공정; 및
    상기 제1 절연막 위에 상기 본드패드와 연결된 본드패드 재배열용 금속패턴(metal pattern for bondpad redistribution)을 형성하는 공정;
    상기 본드패드 재배열용 금속패턴 위에 제2 절연막을 형성하는 공정; 및
    상기 결과물에서 본드패드 재별열용 금속패턴에 솔더볼과 같은 외부연결 수단을 연결하는 공정을 구비하는 것을 특징으로 하는 소프트 에러를 감소하기 위한 반도체 소자의 제조방법.
  13. 제12항에 있어서,
    상기 최종보호막을 형성하는 공정후에 하부의 본드패드를 노출하는 패터닝 공정을 더 진행하는 것을 특징으로 하는 소프트 에러를 감소하기 위한 반도체 소자의 제조방법.
  14. 제12항에 있어서,
    상기 최종 보호막은 질화막(SiN), 질화티타늄막(TiN), PEOX(Plasma Enhanced Oxide)막, PSG(Phosphor-Silicate Glass)막으로 이루어진 군에서 선택된 적어도 하나의 막질이 포함된 단일막 또는 복합막을 사용하는 것을 특징으로 하는 소프트 에러를 감소하기 위한 반도체 소자의 제조방법.
  15. 제12항에 있어서,
    상기 BCB층은 10∼100㎛의 두께로 형성하는 것을 특징으로 하는 소프트 에러를 감소하기 위한 반도체 소자의 제조방법.
  16. 제12항에 있어서, 상기 제2 절연막으로 폴리이미드층을 이용하는 것을 특징으로 하는 소프트 에러를 감소하기 위한 반도체 소자의 제조방법.
  17. 하부에 메모리 셀이 구성된 반도체 기판에 최상부 메탈층을 형성하는 공정; 및
    상기 최상부 메탈층 위에 BCB층을 포함하는 복합막으로 구성된 최종 보호막을 형성하는 공정;
    상기 최종보호막을 패터닝하여 상기 본드패드를 노출시키는 공정;
    상기 최종보호막 위에 상기 본드패드와 연결된 본드패드 재배열용 금속패턴을 형성하는 공정; 및
    상기 본드패드 재배열용 금속패턴 위에 절연막을 형성하는 공정; 및
    상기 결과물에서 본드패드 재별열용 금속패턴에 솔더볼과 같은 외부연결 수단을 연결하는 공정을 구비하는 것을 특징으로 하는 소프트 에러를 감소하기 위한 반도체 소자의 제조방법.
  18. 제17항에 있어서,
    상기 BCB층은 10∼100㎛의 두께로 형성하는 것을 특징으로 하는 소프트 에러를 감소하기 위한 반도체 소자의 제조방법.
  19. 제17항에 있어서,
    상기 BCB층을 포함하는 복합막으로 구성된 최종 보호막은,
    질화막(SiN) 또는 티타늄 질화막(TiN)을 재질로 하는 제1막,
    BCB를 재질로 하는 제2막, 및
    PSG 또는 PEOX를 재질로 하는 제3막을 구비하는 것을 특징으로 하는 소프트 에러를 감소하기 위한 반도체 소자의 제조방법.
  20. 제17항에 있어서,
    상기 BCB를 재질로 하는 제2막은,
    상기 제1막과 상기 제3막 사이에 구성된 것을 특징으로 하는 소프트 에러를 감소하기 위한 반도체 소자의 제조방법.
  21. 제17항에 있어서,
    상기 절연막을 폴리이미드를 재질로 형성한 막을 사용하는 것을 특징으로 하는 소프트 에러 감소를 하기 위한 반도체 소자의 제조방법.
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