KR100709158B1 - 반도체 장치 및 그 제조방법 - Google Patents

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가부시키가이샤 히타치세이사쿠쇼
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Abstract

본 발명은 우수한 실장 신뢰도를 가지는 반도체 장치를 높은 수율로 제조하는 방법을 제공한다.
본 발명은 회로 및 전극이 형성된 반도체 칩의 표면상에 상기 전극의 일부를 제외한 부분에 형성된 응력 완충층, 상기 전극에 접속되도록 상기 응력 완충층상에 형성된 배선층, 상기 배선층 및 상기 응력 완충층상에 형성된 외부 보호막, 외부 보호막의 소정의 위치에서 배선층의 일부를 노출시키는 창(窓), 상기 창을 통해 상기 배선층에 전기적으로 접속되는 외부 전극을 가지는 반도체 장치로서, 응력 완충층, 배선층, 접속부, 외부 보호막 및 외부 전극이 반도체 칩의 단부보다 안쪽에 형성되는 것을 특징으로 하는 반도체 장치 및 그 제조 방법에 대한 것이다.
반도체 장치, 실장 밀도, 응력 완충층, 박리, 본딩

Description

반도체 장치 및 그 제조방법{A SEMICONDUCTOR APPARATUS AND A MANUFACTURING METHOD THEREOF}
도 1 은 본 발명의 일 예인 반도체 장치의 도식적 단면도.
도 2 는 본 발명의 다른 예인 반도체 장치의 도식적 단면도.
도 3 은 본 발명의 또 다른 예인 반도체 장치의 도식적 단면도.
도 4 는 본 발명의 또 다른 예인 반도체 장치의 도식적 단면도.
도 5 는 본 발명의 또 다른 예인 반도체 장치의 도식적 단면도.
도 6 은 본 발명의 또 다른 예인 반도체 장치의 도식적 단면도.
도 7 은 본 발명의 또 다른 예인 반도체 장치의 도식적 단면도.
도 8 은 본 발명의 또 다른 예인 반도체 장치의 도식적 단면도.
도 9 는 본 발명의 또 다른 예인 반도체 장치의 도식적 단면도.
도 10 은 본 발명의 또 다른 예인 반도체 장치의 도식적 단면도.
도 11 은 비교예 (종래예) 인 반도체 장치의 도식적 단면도.
도 12 는 다른 비교예 (종래예) 인 반도체 장치의 도식적 단면도.
본 발명은 고밀도 조립 모듈 (module) 및 멀티칩 (multi-chip) 모듈에 사용되는 CSP (Chip Scale Package) 를 가진 반도체 장치에 대한 것이다.
최근, 전자 장비의 소형화 및 고기능화에 따라 이들 전자 장비에 사용되는 반도체 장치에 있어서 고밀도 실장, 고집적화 및 공정의 신속화가 요구되고 있다. 이에 따라, 반도체 장치의 실장 방법으로서의 패키지가 실장 밀도를 증가시키기 위해서 핀 삽입형으로부터 표면실장형으로, 멀티핀형에 대응하기 위해서는 DIP (Dual Inline Package) 로부터 QFP (Quad Flat Package) 로 또는 PGA (Pin Grid Array) 로 발전해왔다.
그러나, QFP 형에 있어서, 실장 기판과 접속되는 리드선들이 패키지의 주변부에만 집중되며 리드선들이 얇고 변형될 수 있어, 핀 수가 증가함에 따라 실장이 어려워지는 문제가 있다. PGA 형에 있어서는, 실장 기판에 접속되는 터미널들이 길고 얇으며 매우 집중되어 있어 전기적 특성상 고속화가 곤란하고, 핀 삽입형이기 때문에 표면 실장이 불가능하여 고밀도 조립에 불리하다.
최근 들어, 상기 문제점들을 해결하고 고속화에 대응할 수 있는 반도체 장치를 구현하기 위해 BGA (Ball Grid Array) 패키지가 개발되었는데 (미국 특허번호 5148265 참조), 이 패키지는 배선회로가 형성된 기판과 반도체칩 사이에 응력 완충층 (cushioning layer) 및 배선회로가 형성된 기판의 실장표면상의 외부 터미널인 범프 전극을 가진다. 이러한 구조를 가지는 패키지에 있어서, 실장 기판에 접속되는 터미널들은 구형상의 솔더 (solder) 이어서, QFP 형과는 달리 리드선들이 변형되지 않고, 터미널들이 실장표면 전체에 걸쳐 분포하여 터미널간 피치가 커질 수 있고 표면 실장이 용이해진다. 외부 터미널인 범프 전극은 PGA형의 경우보다 짧아 용량 성분이 작으며 신호 속도가 빨라 고속화에 대응할 수 있는 구조이다.
최근, 휴대용 정보 단말기가 널리 보급됨에 따라, 반도체 장치의 소형화 및 고밀도 조립이 요구되고 있다. 따라서, 최근 패키지 크기가 칩 크기와 거의 비슷한 CSP 가 개발되었다. 니케이 비피사에서 발행한 "니케이 마이크로디바이스" (1998년 2월호 38쪽 내지 64쪽) 에는 다양한 형태의 CSP 가 개시되어 있다. 이들 CSP 들은 조각으로 절단된 반도체 칩들을 배선층이 형성된 폴리이미드 또는 세라믹 기판에 접착시키고 배선층과 반도체 칩들을 와이어 본딩, 싱글 포인트 본딩 (single point bonding), 갱 본딩 (gang bonding) 또는 범프 본딩에 의해 전기적으로 접속시키고, 접속부를 레진으로 봉합시키고, 최종적으로, 솔더 범프와 같은 외부 전극을 형성함으로써 제조된다.
일본 특개평 9-232256 및 일본 특개평 10-27827 은 CSP 를 대량 생산하는 방법들을 개시한다. 이들 방법들은 반도체 웨이퍼상에 범프를 형성하고 범프를 통해 배선 기판에 전기적으로 접속시키며, 접속부를 레진으로 봉합하고 배선 기판상에 외부 전극을 형성하고 최종적으로 반도체 웨이퍼를 절단함으로써 반도체 장치를 제조하는 것이다. 니케이 비피사에 의해 발행된 "니케이 마이크로디바이스" (1998년 4월호 164 페이지 내지 167 페이지) 는 CSP 를 대량 생산하는 다른 방법을 개시한다. 이 방법에 의하면, 반도체 웨이퍼 상에 도금에 의해 범프를 형성하고 범프 이외의 부분은 레진으로 봉합하고 범프부분에는 외부 전극을 형성한 후 절단함으로써 반도체 장치를 제조한다. 일본 특개평 10-92865 에는 외부 전극과 반도체 칩들 사이에 응력을 완충하기 위한 레진층을 가지는 형태의 반도체 장치가 개시되는데, 반도체 칩들은 웨이퍼 단위로 일괄적으로 처리되며 최종적으로 절단된다.
레진층 및 외부 전극이 반도체 웨이퍼 단위로 일괄적으로 형성된 후에 절단하여 제조되는 상기 반도체 장치에 있어서는, 층들간의 계면이 패키지 단부면상에 항상 노출된다. 따라서, 패키지를 탑재할 때의 급격한 온도 변화에 의한 열 응력 및 칩들을 다이싱 (dicing) 할 때의 기계적 응력 때문에 패키지의 단부에 노출된 레진층들과 칩들 사이의 계면에 응력이 집중되며 이로 인해 박리(peeling-off) 가 발생하여 패키지가 손상된다. 결국, 반도체 장치의 신뢰도가 떨어지고 제조 수율도 감소된다.
상기 관점에서, 본 발명은 응력이 계면에 집중되는 것을 예방하고 열 응력 및 기계적 응력이 패키지에 가해질 때 칩들과 레진층들 사이에 박리가 발생하는 것을 억제함으로써 고신뢰도의 반도체 장치 및 높은 수율을 얻을 수 있는 반도체 장치 제조 방법을 제공한다.
상기 문제점들은 이하에서 설명되는 바와 같이 극복될 수 있다. 이하 그 개요를 기술한다.
(1) 회로 및 전극이 형성된 반도체 칩의 표면상에, 전극의 일부상을 제외하고, 응력 완충층을 가지고, 전극에 접속된 배선층을 응력 완충층상에 가지며, 배선층 및 응력 완충층상에 외부 보호막을 가지며, 외부 보호막의 소정의 위치에서 배선층의 일부를 노출시키는 창을 가지며, 창을 통해 배선층에 전기적으로 접속되는 외부 전극을 가지는 반도체 장치로서, 응력 완충층, 배선층, 접속부, 외부 보호막 및 외부 전극이 반도체 칩의 단부보다 안쪽에 형성되어 있는 것을 특징으로 하는 반도체 장치 가 개시된다.
(2) 회로 및 전극이 형성된 반도체 칩의 표면상에, 전극의 일부상을 제외하고, 칩 보호막을 가지며, 전극에 접속된 제 1 배선층 및 응력 완충층을 칩 보호막상에 가지며, 제 1 배선층에 전기적으로 접속된 제 2 배선층을 응력 완충층상에 가지며, 제 2 배선층 및 응력 완충층상에 외부 보호막을 가지며, 외부 보호막의 소정의 위치에서 배선층의 일부를 노출시키는 창을 가지며, 창을 통해 상기 배선층에 전기적으로 접속되는 외부 전극을 가지는 반도체 장치로서, 칩 보호막, 응력 완충층, 배선층, 외부 보호막 및 외부 전극이 반도체 칩의 단부보다 안쪽에 형성되어 있는 것을 특징으로 하는 반도체 장치 가 개시된다.
(3) 1. 복수의 반도체 소자들이 형성된 반도체 웨이퍼의 회로 형성면상에 응력 완충층을 형성하는 단계,
2. 칩 전극을 노출시키기 위해 반도체 웨이퍼의 전극상의 응력 완충층에 개구를 형성하는 단계,
3. 반도체 웨이퍼를 절단하기 위한 스크라이브 라인상의 응력 완충층에 슬릿을 형성하는 단계,
4. 개구를 통해 반도체 칩의 전극에 접속되는 배선층을 응력 완충층상에 형성하는 단계,
5. 외부 전극을 접속하기 위한 창을 가진 외부 보호막을 스크라이브 라인을 제외한 응력 완충층 및 배선층상에 형성하는 단계,
6. 외부 전극을 형성하는 단계, 및
7. 절단 후에 얻어지는 반도체 장치가 동작할 수 있는 최소한의 단위로 반도체 웨이퍼를 절단하는 단계를 구비하는 반도체 장치 제조 방법이 개시된다.
단계 5 대신에,
5(a) 외부 전극을 접속시키기 위한 창 및 응력 완충층의 단부보다 안쪽에 단부를 가지는 외부 보호막을 응력 완충층과 배선층상에 형성하는 단계 또는
5(b) 외부 전극을 접속시키기 위한 창 및 스크라이브 라인과 응력 완충층의 단부 사이에 단부를 가지는 외부 보호막을 응력 완충층과 배선층상에 형성하는 단계를 구비하는 반도체 장치 제조 방법이 개시된다.
(4) 1. 복수의 반도체 소자들이 형성되어 있는 반도체 웨이퍼의 전극과 반도체 웨이퍼를 절단하기 위한 스크라이브 라인을 제외한 회로 형성표면상에 칩 보호막을 형성하는 단계,
2. 전극에 전기적으로 접속된 제 1 배선층을 칩 보호막상에 형성시키는 단계,
3. 칩 보호막 및 제 1 배선층상에 응력 완충층을 형성하는 단계,
4. 배선층의 일부를 노출시키기 위한 개구를 응력 완충층에 형성하는 단계,
5. 스크라이브 라인상의 응력 완충층에 슬릿을 형성하는 단계,
6. 응력 완충층에 형성된 개구를 통해 제 1 배선층의 일부에 접속된 제 2 배선층을 응력 완충층상에 형성하는 단계,
7. 외부 전극을 접속시키기 위한 창을 가진 외부 보호막을 스크라이브 라인을 제외한 응력 완충층 및 배선층 상에 형성하는 단계,
8. 외부 전극을 형성시키는 단계, 및
9. 절단후에 얻어지는 반도체 장치가 동작할 수 있는 최소한의 단위로 반도체 웨이퍼를 절단하는 단계를 구비하는 반도체 장치 제조 방법이 개시된다.
단계 7 대신에
7(a) 외부 전극을 접속시키기 위한 창 및 응력 완충층의 단부보다 안쪽에 단부를 가지는 외부 보호막을 응력 완충층과 제 2 배선층상에 형성하는 단계를 구비하는 반도체 장치 제조 방법이 개시된다.
상기 단계 1 및 단계 2 이후에
3. 칩 보호막 단부보다 안쪽에 단부를 가지는 응력 완충층을 칩 보호막 및 제 1 배선층상에 형성하는 단계,
4. 제 1 배선층의 일부를 노출시키기 위해 응력 완충층에 개구를 형성하는 단계,
5. 응력 완충층에 형성된 개구를 통해 제 1 배선층의 일부에 접속된 제 2 배선층을 응력 완충층상에 형성하는 단계,
6. 외부 전극을 접속시키기 위한 창 및 응력 완충층의 단부보다 안쪽에 단부를 가지는 외부 보호막을 응력 완충층과 제 2 배선층상에 형성하는 단계,
7. 외부 전극을 형성시키는 단계, 및
8. 절단후에 얻어지는 반도체 장치가 동작할 수 있는 최소한의 단위로 반도 체 웨이퍼를 절단하는 단계를 구비하는 반도체 장치 제조 방법이 개시된다.
상기 단계 1 및 단계 2 후에
3. 칩 보호막 및 제 1 배선층상에 응력 완충층을 형성하는 단계,
4. 배선층의 일부를 노출시키기 위해 응력 완충층에 개구를 형성하는 단계,
5. 응력 완충층의 단부가 스크라이브 라인과 칩 보호막 단부 사이에 형성되도록 슬릿을 형성하는 단계,
6. 응력 완충층에 형성된 개구를 통해 1 배선층의 일부에 접속된 제 2 배선층을 응력 완충층상에 형성하는 단계,
7. 외부 전극을 접속시키기 위한 창 및 응력 완충층의 단부보다 안쪽에 단부를 가지는 외부 보호막을 응력 완충층 및 제 2 배선층상에 형성하는 단계,
8. 외부 전극을 형성시키는 단계, 및
9. 절단 후에 얻어지는 반도체 장치가 동작할 수 있는 최소한의 단위로 반도체 웨이퍼를 절단하는 단계를 구비하는 반도체 장치 제조 방법이 개시된다.
상기 제 1 단계 및 제 2 단계 후에
3. 칩 보호막 단부보다 안쪽에 단부를 가지는 응력 완충층을 칩 보호막 및 제 1 배선층상에 형성하는 단계,
4. 제 1 배선층의 일부를 노출시키기 위해 응력 완충층에 개구를 형성하는 단계,
5. 응력 완충층에 형성된 개구를 통해 제 1 배선층의 일부에 접속되는 제 2 배선층을 응력 완충층상에 형성하는 단계,
6. 외부 전극을 접속시키기 위한 창 및 칩 보호막 단부과 동일한 평면상에 단부를 가진 외부 보호막을 응력 완충층과 제 2 배선층상에 형성하는 단계,
7. 외부 전극을 형성시키는 단계, 및
8. 절단 후에 얻어지는 반도체 장치가 동작할 수 있는 최소한의 단위로 반도체 웨이퍼를 절단하는 단계를 구비하는 반도체 장치 제조 방법이 개시된다.
상기 제 1 및 제 2 단계 후에
3. 칩 보호막 단부보다 안쪽에 단부를 가지는 응력 완충층을 칩 보호막 및 제 1 배선층상에 형성하는 단계,
4. 제 1 배선층의 일부를 노출시키기 위해 응력 완충층에 개구를 형성하는 단계,
5. 응력 완충층에 형성된 개구를 통해 제 1 배선층의 일부에 접속되는 제 2 배선층을 응력 완충층상에 형성하는 단계,
6. 외부 전극을 접속시키기 위한 창 및 칩 보호막 단부과 응력 완충층의 단부 사이에 단부를 가지는 외부 보호막을 응력 완충층과 제 2 배선층상에 형성하는 단계,
7. 외부 전극을 형성시키는 단계, 및
8. 절단 후에 얻어지는 반도체 장치가 동작할 수 있는 최소한의 단위로 반도체 웨이퍼를 절단하는 단계를 구비하는 반도체 장치 제조 방법이 개시된다.
상기 제 1 및 제 2 단계 후에
3. 응력 완충층을 칩 보호막 및 제 1 배선층상에 형성하는 단계,
4. 배선층의 일부를 노출시키기 위해 응력 완충층에 개구를 형성하는 단계,
5. 스크라이브 라인 및 칩 보호막 단부 사이에 단부를 가지는 응력 완충층을 형성하는 단계,
6. 응력 완충층에 형성된 개구를 통해 제 1 배선층의 일부에 접속되는 제 2 배선층을 응력 완충층 상에 형성하는 단계,
7. 외부 전극을 접속시키기 위한 창 및 응력 완충층의 단부과 스크라이브 라인 사이에 단부를 가지는 외부 보호막을 응력 완충층과 제 2 배선층상에 형성하는 단계,
8. 외부 전극을 형성시키는 단계, 및
9. 절단 후에 얻어지는 반도체 장치가 동작할 수 있는 최소한의 단위로 반도체 웨이퍼를 절단하는 단계를 구비하는 반도체 장치 제조 방법이 개시된다.
소정의 공정에 의해 형성된 로직, 메모리 및 게이트 어레이 등의 반도체 회로 및 외부와 전기적 신호를 주고받기 위한 전극이 본 발명의 각 반도체 칩의 표면상에 형성된다.
응력 완충층은 저탄성 레진으로 이루어지는 것이 바람직하다. 구체적으로, 플루오로 러버, 실리콘 러버, 실리콘 러버 플루오라이드, 아크릴 러버, 수소화 나이트라이드 러버, 에틸렌 프로필렌 러버, 클로로 설폰화 폴리스티렌, 에피클로로히드린 러버, 부틸 러버, 우레탄 러버, 폴리카보네이트(PC)/아클릴로니트릴-부타디엔-스티렌(ABS) 알로이, 폴리실록산 디메틸 테레프탈레이트/폴리에틸렌 테레프탈레이트(PET)인터폴리부틸렌 테레프탈레이트(PBT)/폴리카보네이트(PC) 알로이, 폴리테트라플루오로에틸렌(PTFE), 불화 에틸렌 프로필렌, 폴리아크릴레이트, 폴리아미드(PA)/아크릴로니트릴-부타디엔-스티렌(ABS) 알로이, 변형 에폭시, 변형 폴리올레핀, 및 실록산 변형 폴리아미드를 예로 들수 있다.
또한, 에폭시 레진, 불포화 폴리에스테르 레진, 에폭시 이소시아네이트 레진, 말레이미드 레진, 말레이미드 에폭시 레진, 시아나이드 에스테르 레진, 시아나이드 에스테르 에폭시 레진, 시아나이드 에스테르 말레이미드 레진, 페놀 수지, 디알릴 프탈레이트 레진, 우레탄 레진, 시아나미드 레진, 및 말레이미드 시아나미드 레진 등과 같은 다양한 열경화성 레진들, 상기 레진들 중 2 이상을 조합시킨 물질 또는 무기 충전제가 혼합된 물질이 사용될 수도 있다. 상기 레진들에 감광성을 부여하여 소정의 노출 및 현상 공정에 의해 응력 완충층의 형성을 제어할 수도 있다.
본 발명에 의하면, 응력 완충층의 단부가 반도체 칩의 단부보다 안쪽에 형성된다. 이에 의해, 계면들이 동일한 평면상에 노출되는 경우에 비해, 반도체 칩과 응력 완충층 사이의 응력이 보다 넓은 영역에 분산될 수 있으며 응력이 거의 집중되지 않게 된다. 결국, 반도체 칩은 응력 완충층으로부터 쉽게 벗겨지지 않게 된다.
서로 다른 두께 및 실온 탄성률을 가진 응력 완충층들을 사용하여 본 발명의 반도체 장치를 시험 제조하여 실장 기판상에 탑재하여 -55℃ 내지 125℃ 범위에서 실장 신뢰도를 평가하였다.
그 결과, 응력 완충층의 두께를 t(㎛), 실온에서의 탄성률을 E(㎫) 이라 할 때, 두께와 탄성률 사이의 관계가 다음 식 (1)
logt ≥ 0.988×logE - 1.515 ‥‥‥ (1)
을 만족시키면 실장 신뢰도가 만족할 만하다는 것이 발견되었다. 마찬가지로, 두께와 탄성률 사이의 관계가 다음 식 (2)
logt ≤ -1.063×logE + 4.839 ‥‥‥ (2)
을 만족시키지 못할 경우, 각각의 반도체 웨이퍼가 개별적으로 처리되면 휨이 발생하며, 배선층 형성 공정의 패터닝 단계에서 반도체 웨이퍼 및 패터닝 마스크 사이에 틈이 생겨 패터닝 오류가 발생한다.
따라서, 식 (1) 과 식 (2) 를 동시에 만족시키는 응력 완충층이 형성되면, 배선층 형성공정에 있어서의 수율이 증가된다.
상기 실험결과로부터, 본 발명의 응력 완충층의 두께 및 탄성률이 식 (1) 및 식 (2) 를 만족시키는 관계를 가지는 것이 바람직함을 알 수 있다.
칩 보호막으로 폴리이미드가 일반적으로 사용된다. 그러나, 성막이 가능한 한 물질에 특별한 제약은 없다. 감광성을 가진 물질이 사용될 수도 있다. 본 칩 보호막은 그 단부가 응력 완충층의 경우와 마찬가지로 반도체 칩의 단부보다 안쪽에 위치하도록 형성된다.
배선층은 금, 구리 또는 알루미늄 등을 사용하여 칩 보호막 및 응력 완충층상에 형성된다.
배선층과 반도체 칩 사이에 형성된 도전층에는 He-Ne 레이저, Ar 레이저, 야그 레이저, 또는 탄산 가스 레이저 또는 감광성 물질을 사용하여 노출, 현상 및 에칭함으로써 개구가 형성된다. 그 후에, 탄소, 흑연, 금, 은 구리, 니켈, 은도금 된 구리 또는 은도금된 유리의 도전성 분말을 에폭시 레진, 실리콘 레진, 또는 폴리이미드 레진 등과 같은 레진 결합제와 혼합시킨 도전성 레진을 개구에 충전시키거나, 비전장(非電場) 도금법, 또는 진공에서 금 또는 구리 등과 같은 금속을 열증착 또는 스퍼터 증착시키는 방법에 의해, 개구의 내부 표면상에 도전성 막을 형성하며, 그리고 나서 전기 도금에 의해 도전층이 형성된다.
외부 보호막에 특별한 제한은 없으나 무기 충전제를 에폭시 레진, 폴리이미드 레진, 또는 폴리아미드 레진과 같은 유기 화합물 내에 혼합시킨 조성물을 배선층과 외부 전극의 접속부를 제외한 응력 완충층 및 배선층상에 스크린 인쇄에 의해 형성하는 것이 일반적이다. 이 때, 감광성 물질이 사용될 수도 있다. 외부 보호막은, 상기 응력 완충층 및 칩 보호막의 경우와 마찬가지로, 그 단부가 반도체 칩의 단부 안쪽에 위치하도록 형성된다.
외부 전극은 반도체 장치가 탑재되는 기판에 전기적으로 접속하기 위한 도체인데, 구체적으로는 주석, 아연 및 납, 은, 구리, 또는 금을 포함하는 솔더 합금으로 이루어지거나 이들 중 임의의 것에 금을 도포한 것으로 이루어지는 구형상의 전극이다. 또한, 몰리브덴, 니켈, 구리, 백금 및 티타늄 중 하나 이상을 조합한 합금 구조 또는 이들 중 2 이상의 다층으로 된 구조를 가진 터미널이 사용될 수도 있다.
본 발명의 실시예들이 첨부된 도면을 참조하여 이하에서 설명된다.
(실시예 1)
도 1 은 본 발명의 일 예인 반도체 장치의 단면도이다. 반도체 장치는 다음 방법에 의해 제조된다.
경화후 실온에서 3000㎫의 탄성률을 가지며 에폭시 레진, 오르토크레졸 노볼락형 경화제, 아크릴 고무 및 실리카 충전제를 포함하는 두께 100㎛의 경화되지 않은 건막을 복수의 반도체 소자 및 Al 전극 (1) 이 형성된 실리콘 웨이퍼 표면상에 롤 라미네이터를 사용하여 150℃에서 접착시키고 1 시간동안 열경화시켜 응력 완충층 (3) 이 형성된다.
다음으로, 응력 완충층에 50㎛의 지름을 가진 개구 및 200㎛의 스크라이브 라인을 노출시키기 위한 400㎛의 슬릿을 탄산가스 레이저를 사용하여 형성한다. 이어서, 레이저 가공후 Al 전극상에 남은 잔유물 및 Al 전극 표면상의 산화막을 제거하기 위해, 산소 플라즈마 에칭을 실행한다. 다음으로, 개구 및 선형 슬릿이 형성된 응력 완충층 (3) 및 전체 개구상에 500Å 두께의 Cr 및 0.5㎛ 두께의 Cu를 증착시킨다. 상기 증착된 막상에 네거티브 PR (도쿄 오카사 제조 OFPR-N-3000) 을 회전 코팅하고, 프리베이킹 (prebaking), 노광 및 현상에 의해 15㎛ 두께의 레지스트 배선 패턴을 형성한다.
그리고 나서, 10㎛ 의 Cu 막이 전기 도금에 의해 배선 패턴내에 형성되며, 그 위에 2㎛의 Ni 막이 전기 도금에 의해 형성된다. 다음으로, 제거액 (N-303C) 을 사용하여 레지스트를 벗겨내고 증착된 Cu 막을 과황산 암모늄/황산 용액으로 에칭하며 Cr을 과망간산 칼륨 용액으로 에칭하여 배선층 (4) 이 형성된다. 이 공정의 마지막 단계에서 배선 패턴의 불량율이 평가된다.
다음으로, 상기 배선층 (4) 을 가진 웨이퍼상에 감광성 솔더 레지스트 와니스 (히타치 카세이 코교사 제조 SR9000) 를 스크린 인쇄에 의해 도포하고 80℃ 에서 20분간 건조시킨다. 그 후에, 소정의 패턴을 사용하여 노광 및 현상시키고 150℃에서 1 시간동안 경화시켜, 외부 전극과 접속시키기 위한 개구를 가지며 응력 완충층의 단부과 동일한 위치에 단부를 가지는 외부 보호막 (5) 을 배선층상에 형성한다.
이어서, 배선층 (4) 의 노출된 부분의 Ni 표면상에 치환도금에 의해 0.1㎛ 두께의 Au 막을 형성한다. Au가 도금된 노출된 배선층상에 플럭스 (센주 킨조쿠사 제조 델타 플럭스 533) 를 금속 마스크를 사용하여 도포하고 그 위에 0.35㎜ 의 지름을 가진 Sn-Ag-Cu계 솔더 볼을 위치시키고 적외선 리플로우 노 (reflow furnace) 를 사용하여 260℃ 에서 10초간 가열하여 외부 전극 (6) 을 형성한다. 최종적으로, 0.2㎜ 두께의 다이싱 톱을 사용하여 스크라이브 라인을 따라 절단하여 각각의 반도체 장치들을 분리함으로써 본 발명의 반도체 장치가 완성된다.
상기와 같이 제조된 반도체 장치를 외관 검사한 결과, 다이싱 도중에 반도체 장치의 박리와 같은 패키지 불량은 발생되지 않았다.
10개의 상기 반도체 장치들에 온도 사이클 테스트 (-55℃ 에서 10 분 및 125℃에서 10분) 를 1000회에 걸쳐 수행한 후, 샘플 외관을 검사하였다. 또한, 각각의 반도체 장치들을 실장 기판상에 탑재하여 동일한 온도 사이클 테스트를 1000회에 걸쳐 수행하고 전기적 도통 시험을 수행하였다.
칩과 응력 완충층이 동일한 평면상에 위치하는 비교예 1 에서는 각각의 온도 사이클 후에 박리 불량이 많이 발생하였으나, 응력 완충층의 단부가 칩의 단부면 보다 안쪽에 형성된 본 실시예에서는 반도체 칩 (7) 과 응력 완충층 (3) 사이의 계면이 벗겨지지 않았다. 비교예 1 의 반도체 장치를 다이싱 직후 외관 검사한 결과, 10개의 테스트된 반도체 장치중 2개에서 반도체 장치의 단부 계면 박리가 발생하였다. 실시예 1 내지 12 의 특성 평가 결과를 표 1 에 나타냈다. 비교예 1 및 2 의 특성 평가 결과는 표 4 에 나타냈다.
실시예 1 2 3 4 5 6 7 8 9 10 11 12
칩단부면으로부터의 거리 (㎛) 응력 완충층 100 100 100 100 100 100 100 100 100 100 100 100
외부 보호막 100 100 100 100 150 150 150 150 50 50 50 50
칩보 호막 - - - - - - - - - - - -
응력 완충층의 탄성률E(㎫) 3000 1000 3000 400 3000 1000 3000 400 3000 1000 3000 400
응력 완충층의 두께 (㎛) 100 20 20 100 100 20 20 100 100 20 20 100
다이싱직후의 패키지 불량율 (불량수/평가수) 0/10 - - - 0/10 - - - 0/10 - - -
개별 온도 사이클후의 계면 박리 불량 (불량수 /평가수) 칩-응력 환화층 0/10 0/10 0/10 0/10 0/10 0/10 0/10 0/10 0/10 0/10 0/10 0/10
칩-칩 보호막 - - - - - - - - - - - -
응력 완충층-칩 보호막 - - - - - - - - - - - -
응력 완충층- 외부 보호막 2/10 2/10 2/10 2/10 0/10 0/10 0/10 0/10 0/10 0/10 0/10 0/10
외부 보호막-칩 보호막 - - - - - - - - - - - -
칩-외부보호막 - - - - - - - - 0/10 0/10 0/10 0/10
탑재후 온도 사이클시 접속 불량 (불량수/평가수) 0/10 6/10 10/10 0/10 0/10 6/10 10/10 0/10 0/10 6/10 10/10 0/10
응력 완충층상의배 선층 패턴 불량 (불량수/평가수) 8/40 0/40 10/40 0/40 8/40 0/40 10/40 0/40 8/40 0/40 10/40 0/40
(실시예 2)
경화후 실온에서 1000㎫의 탄성률을 가지며 에폭시 레진, 오르토크레졸 노볼락형 경화제, 아크릴 고무 및 실리카 충전제를 포함하는 두께 20㎛의 경화되지 않은 건막을 사용하여 실시예 1 에서와 동일한 공정을 실행한 후, 실시예 1 에서와 동일한 평가를 수행하였다. 본 실시예에서도 반도체 칩 (7) 과 응력 완충층 (3) 사이의 계면이 벗겨지지 않았다. 반면 비교예 1 에서는 각 온도 사이클 후에 계면 박리가 많이 발생하였다.
(실시예 3)
경화후 실온에서 3000㎫의 탄성률을 가지며 에폭시 레진, 오르토크레졸 노볼락형 경화제, 아크릴 고무 및 실리카 충전제를 포함하는 두께 20㎛의 경화되지 않은 건막을 사용하여 실시예 1 에서와 동일한 공정을 실행한 후, 실시예 1 에서와 동일한 평가를 수행하였다.
본 실시예에서도 반도체 칩 (7) 과 응력 완충층 (3) 사이의 계면이 벗겨지지 않았다. 반면 비교예 1 에서는 각 온도 사이클 후에 계면 박리가 많이 발생하였다.
(실시예 4)
경화후 실온에서 400㎫의 탄성률을 가지며 에폭시 레진, 오르토크레졸 노볼락형 경화제, 아크릴 고무 및 실리카 충전제로 구성된 두께 100㎛의 경화되지 않은 건막을 사용하여 실시예 1 에서와 동일한 공정을 실행한 후, 실시예 1 에서와 동일한 평가를 수행하였다.
본 실시예에서도 반도체 칩 (7) 과 응력 완충층 (3) 사이의 계면이 벗겨지지 않았다. 실온에서의 탄성률 E(㎫) 및 두께 t(㎛) 가 상기 식 1 및 식 2 를 만족시키므로 반도체 웨이퍼의 휨에 의한 배선 패턴 불량은 발생하지 않았다. 응력 완충층의 완충 효과는 우수하였으며 탑재후의 온도 사이클 테스트시 접속 불량이 훨씬 감소하였다. 반면, 비교예 1 에서는 각 온도 사이클 후에 계면 박리가 많이 발생하였다.
(실시예 5)
도 2 는 본 발명의 다른 반도체 장치의 단면도이다. 이 반도체 장치는 실시예 1 의 경우와 동일한 방법에 의해 제조되었으며 동일한 방법으로 평가되었다.
본 실시예에서도, 반도체 칩 (7) 과 응력 완충층 (3) 사이의 계면이 벗겨지지 않았다. 외부 보호막의 단부가 응력 완충층의 단부보다 50㎛ 안쪽에 위치하도록 형성된 경우, 응력 완충층과 외부 보호막 사이의 박리 불량이 감소했다. 본 발명의 반도체 장치 제조 방법에 의할 경우, 다이싱 직후에 패키지 불량이 발생하지 않았다.
(실시예 6)
경화후 실온에서 1000㎫의 탄성률을 가지며 에폭시 레진, 오르토크레졸 노볼락형 경화제, 아크릴 고무 및 실리카 충전제로 구성된 두께 20㎛의 경화되지 않은 건막을 사용하여 실시예 5 에서와 동일한 공정을 통해 동일한 반도체 장치가 제조되고 동일한 평가가 수행되었다.
본 실시예에서도 반도체 칩 (7) 과 응력 완충층 (3) 사이의 계면이 벗겨지지 않았다. 외부 보호막의 단부가 응력 완충층의 단부보다 50㎛ 안쪽에 위치하도록 형성된 경우, 응력 완충층과 외부 보호막 사이의 박리 불량이 감소했다.
(실시예 7)
경화후 실온에서 3000㎫의 탄성률을 가지며 에폭시 레진, 오르토크레졸 노볼락형 경화제, 아크릴 고무 및 실리카 충전제로 구성된 두께 100㎛의 경화되지 않은 건막을 사용하여 실시예 5 에서와 동일한 공정을 통해 동일한 반도체 장치가 제조되고 동일한 평가가 수행되었다.
본 실시예에서도 반도체 칩 (7) 과 응력 완충층 (3) 사이의 계면이 벗겨지지 않았다. 외부 보호막의 단부가 응력 완충층의 단부보다 50㎛ 안쪽에 위치하도록 형성된 경우, 응력 완충층과 외부 보호막 사이의 박리 불량이 감소했다.
(실시예 8)
경화후 실온에서 400㎫의 탄성률을 가지며 에폭시 레진, 오르토크레졸 노볼락형 경화제, 아크릴 고무 및 실리카 충전제로 구성된 두께 100㎛의 경화되지 않은 건막을 사용하여 실시예 5 에서와 동일한 공정을 통해 동일한 반도체 장치가 제조되고 동일한 평가가 수행되었다.
본 실시예에서도 반도체 칩 (7) 과 응력 완충층 (3) 사이의 계면이 벗겨지지 않았다. 외부 보호막의 단부가 응력 완충층의 단부보다 50㎛ 안쪽에 위치하도록 형성된 경우, 응력 완충층과 외부 보호막 사이의 박리 불량이 감소했다. 실온에서의 탄성률 E(㎫) 및 두께 t(㎛) 가 상기 식 1 및 식 2 를 만족시키므로 반도체 웨이퍼의 휨에 의한 배선 패턴 불량은 발생하지 않았다. 응력 완충층의 완충 효과는 우수하였으며 탑재후의 온도 사이클 테스트시 접속 불량이 훨씬 감소하였다.
(실시예 9)
도 3 은 본 발명의 다른 예인 반도체 장치의 단면도이다. 이 반도체 장치는 실시예 1 의 경우와 동일한 방법에 의해 제조되었으며 동일한 방법으로 평가되었다.
다이싱 직후 상기 반도체 장치의 외관 검사 결과, 다이싱 도중 반도체 장치의 박리와 같은 패키지 불량이 발생하지 않았다.
또한, 10개의 상기 반도체 장치들에 온도 사이클 테스트 (-55℃ 에서 10 분 및 125℃에서 10분) 를 1000회에 걸쳐 수행한 후, 샘플을 절단하여 그 단면을 검사하였다. 또한, 각각의 반도체 장치들을 실장 기판상에 탑재하여 온도 사이클 테스트 (-55℃ 에서 10 분 및 125℃에서 10분) 를 1000회에 걸쳐 수행하고 전기적 도통 시험을 수행하였다.
본 실시예에서, 응력 완충층 (3) 및 외부 보호막 (5) 의 단부는 칩의 단부면 안쪽에 형성되었으며 그 결과 반도체 칩과 외부 보호막 사이에 박리가 발생하지 않았다. 상기 비교예 1 에서는 각 온도 사이클 후 박리가 많이 발생하였다. 반면, 외부 보호막이 응력 완충층 (3) 의 단부를 덮도록 형성되었기 때문에, 반도체 칩 (2) 과 응력 완충층 (3) 사이의 계면 및 응력 완충층 (3) 과 외부 보호막 (5) 사이의 계면은 벗겨지지 않았다. 본 발명의 반도체 장치 제조 방법을 사용함으로써 다이싱 직후에 패키지 불량이 발생하지 않도록 할 수 있다.
(실시예 10)
경화후 실온에서 1000㎫의 탄성률을 가지며 에폭시 레진, 오르토크레졸 노볼락형 경화제, 아크릴 고무 및 실리카 충전제로 구성된 두께 20㎛의 경화되지 않은 건막을 사용하여 실시예 9 에서와 동일한 공정을 통해 실시예 9 에서와 동일한 반도체 장치가 제조되고 동일한 평가가 수행되었다.
본 실시예에서, 응력 완충층 (3) 및 외부 보호막 (5) 의 단부는 칩의 단부면 안쪽에 형성되었으며 그 결과 반도체 칩과 외부 보호막 사이에 박리가 발생하지 않았다. 외부 보호막이 응력 완충층 (3) 의 단부를 덮도록 형성되었기 때문에, 반도체 칩 (2) 과 응력 완충층 (3) 사이의 계면 및 응력 완충층 (3) 과 외부 보호막 (5) 사이의 계면은 벗겨지지 않았다.
(실시예 11)
경화후 실온에서 3000㎫의 탄성률을 가지며 에폭시 레진, 오르토크레졸 노볼락형 경화제, 아크릴 고무 및 실리카 충전제로 구성된 두께 100㎛의 경화되지 않은 건막을 사용하여 실시예 9 에서와 동일한 공정을 통해 실시예 9 에서와 동일한 반도체 장치가 제조되고 동일한 평가가 수행되었다.
본 실시예에서, 응력 완충층 (3) 및 외부 보호막 (5) 의 단부는 칩의 단부면 안쪽에 형성되었으며 그 결과 반도체 칩과 외부 보호막 사이에 박리가 발생하지 않았다. 외부 보호막이 응력 완충층의 단부 (3) 을 덮도록 형성되었기 때문에, 반도체 칩 (2) 과 응력 완충층 (3) 사이의 계면 및 응력 완충층 (3) 과 외부 보호막 (5) 사이의 계면은 벗겨지지 않았다.
(실시예 12)
경화후 실온에서 400㎫의 탄성률을 가지며 에폭시 레진, 오르토크레졸 노볼락형 경화제, 아크릴 고무 및 실리카 충전제로 구성된 두께 100㎛의 경화되지 않은 건막을 사용하여 실시예 9 에서와 동일한 공정을 통해 실시예 9 에서와 동일한 반도체 장치가 제조되고 동일한 평가가 수행되었다.
본 실시예에서, 응력 완충층 (3) 및 외부 보호막 (5) 의 단부는 칩의 단부면 안쪽에 형성되었으며 그 결과 반도체 칩과 외부 보호막 사이에 박리가 발생하지 않았다. 외부 보호막이 응력 완충층의 단부를 (3) 을 덮도록 형성되었기 때문에 반도체 칩 (2) 과 응력 완충층 (3) 사이의 계면 및 응력 완충층 (3) 과 외부 보호막 (5) 사이의 계면은 벗겨지지 않았다.
또한, 실온에서의 탄성률 E(㎫) 및 두께 t(㎛) 가 상기 식 1 및 식 2 를 만족시키므로 반도체 웨이퍼의 휨에 의한 배선 패턴 불량은 발생하지 않았다. 응력 완충층의 완충 효과는 우수하였으며 탑재후의 온도 사이클 테스트시 접속 불량이 훨씬 감소하였다.
(실시예 13)
도 4 는 본 발명의 또 다른 반도체 장치의 단면도이다. 본 반도체 장치는 다음 방법에 의해 제조되었고 그 특성이 측정되었다.
네거티브 감광성 폴리이미드 레진 (히타치 카세이 코교사 제조 PL3708) 을 복수의 반도체 소자 및 Al 전극 (1) 이 형성된 실리콘 반도체 웨이퍼 표면상에 회전도포하고, 75℃에서 105초간 및 90℃에서 105초간 고온 플레이트 상에서 건조시켰다. 그 후에, 소정의 마스크를 사용하여 노광시키고 다시 125℃의 고온 플레이트 상에서 60초간 가열한 후 현상액 (히타치 카세이 코교사 제조 PL Developer 2N) 에서 현상하였다.
다음으로, 60초간 350℃의 질소 분위기에서 열경화시킨 후, 소자 전극 및 반도체 칩 표면이 다이싱 후의 칩의 단부면 안쪽으로 100㎛ 정도까지 선형적으로 노출되도록 칩 보호막 (8) 을 형성하였다.
다음으로, 소자 전극 (1) 의 표면상의 Al 산화막을 Ar을 사용하여 스퍼터 에칭에 의해 제거하고, 500Å의 Cr 및 0.5㎛의 Cu를 칩 보호막 (8) 및 모든 노출된 표면에 스퍼터 증착하여 막을 형성하였다. 네거티브 PR (도쿄 오카사 제조 OFPR-N-3000) 을 증착된 막상에 회전도포하고, 프리베이킹, 노광 및 현상 공정을 통해 15㎛ 두께의 레지스트 배선 패턴을 형성하였다.
상기 배선 패턴내에 10㎛ 두께의 Cu막을 전기도금에 의해 형성하여 제 1 배선층 (9) 을 얻는다.
다음으로, 경화후 실온에서 3000㎫ 의 탄성률을 가지고 에폭시 레진, 오르토크레졸 노볼락형 경화제, 아크릴 레진, 폴리아미드-이미드 레진, 및 실리카 충전제를 포함하는 100㎛ 두께의 경화되지 않은 건막을 롤 라미네이터를 사용하여 180℃에서 접착하고 나서 1시간동안 250℃에서 열경화시켜 응력 완충층 (3) 을 얻는다. 응력 완충층에 탄산가스 레이저를 사용하여 50㎛의 지름의 개구 및 200㎛의 스크라이브 라인을 노출시키기 위한 400㎛의 슬릿을 형성한다.
그리고 나서, 제 1 배선층의 랜드 (10) 의 레이저 가공 잔유물을 제거하기 위해, 과망간산 계열의 오염제거 처리액 (멜텍스사 제조 MLB497) 을 사용하여 오염제거 처리를 수행한다. 선형 슬릿과 개구가 형성된 응력 완충층 (3) 및 전체 개구를 Ar에 의해 스퍼터 에칭하여 Cu 산화막을 제거하고 500Å의 Cr과 0.5㎛의 Cu를 증착하였다. 증착된 막상에 네거티브 PR(도쿄 오카사 제조 OFPR-N-3000) 을 회전도포하고, 프리베이킹, 노광 및 현상 공정에 의해 15㎛ 두께의 레지스트 배선 패턴을 형성하였다.
10㎛ 두께의 Cu 막이 상기 배선 패턴내에 전기 도금에 의해 형성되며, 그 위에 2㎛ 두께의 Ni 막이 전기 도금에 의해 형성된다. 다음으로, 제거액 (N-303C) 을 사용하여 레지스트를 벗겨내고 증착된 Cu 막을 과황산 암모늄/황산 용액으로 에칭하며, Cr을 과망간산 칼륨 용액으로 에칭하여 제 2 배선층 (11) 이 형성된다. 이 공정의 마지막 단계에서 제 2 배선 패턴의 불량율이 평가된다.
다음으로, 제 2 배선층 (11) 을 가진 웨이퍼상에 감광성 솔더 레지스트 와니스 (히타치 카세이 코교사 제조 SR9000) 를 스크린 인쇄에 의해 도포하고 80℃ 에서 20분간 건조시킨다. 그 후에, 소정의 패턴을 사용하여 노광 및 현상시키고, 150℃에서 1 시간동안 경화시켜, 외부 전극과 접속시키기 위한 개구를 가지며 응력 완충층의 단부과 동일한 위치에 단부를 가지는 외부 보호막 (5) 을 배선층 상에 형성한다.
이어서, 배선층 (4) 의 노출된 부분의 Ni 표면상에 치환도금에 의해 0.1㎛ 두께의 Au 막을 형성한다. Au가 도금된 노출된 배선층 부분상에 플럭스 (센주 킨조쿠사 제조 델타 플럭스 533) 를 금속 마스크를 사용하여 도포하고, 그 위에 0.35㎜ 의 지름을 가진 Sn-Ag-Cu계 솔더 볼을 위치시키고 적외선 리플로우 노를 사용하여 260℃ 에서 10초간 가열하여 외부 전극 (6) 을 형성한다. 최종적으로, 0.2㎜ 두께의 다이싱 톱을 사용하여 스크라이브 라인을 따라 절단하여 각각의 반도체 장치들을 분리함으로써 본 발명의 반도체 장치가 완성된다.
상기 반도체 장치를 다이싱 직후에 외관 검사한 결과, 다이싱 과정중 반도체 장치가 벗겨지는 것과 같은 패키지 불량은 발생되지 않았다.
10개의 상기 반도체 장치들에 온도 사이클 테스트 (-55℃ 에서 10 분 및 125℃에서 10분) 를 1000회에 걸쳐 수행한 후, 샘플 외관을 검사하였다. 또한, 각각의 반도체 장치들을 실장 기판상에 탑재하여 동일한 온도 사이클 테스트를 1000회에 걸쳐 수행하고 전기적 도통 시험을 수행하였다.
칩 보호막 (8) 의 단부가 칩단부면보다 안쪽에 형성된 본 발명의 실시예의 경우, 반도체 칩 (7) 과 칩 보호막 (8) 사이의 계면이 벗겨지지 않았다. 반면, 반도체 칩 (7) 과 칩 보호막 (8) 의 단부가 동일한 평면상에 형성된 비교예 2 에서는 박리가 많이 발생하였다. 비교예 2 의 제조방법에 의해 제조된 반도체 장치를 다이싱 직후에 외관 검사한 결과, 테스트된 10개의 반도체 장치중 2개에서 반도체 장치 단부 계면의 박리가 발생하였다. 본 발명의 반도체 장치 제조 방법에 의할 경우 다이싱 직후에도 패키지 불량이 발생하지 않았다. 실시예 13 내지 24의 특성 평가 결과는 표 2 에 도시하였다.
실시예 13 14 15 16 17 18 19 20 21 22 23 24
칩단부면으로부터의 거리 (㎛) 응력 완충층 100 100 100 100 100 100 100 100 100 100 100 100
외부 보호막 100 100 100 100 150 150 150 150 150 150 150 150
칩 보호막 100 100 100 100 100 100 100 100 50 50 50 50
응력 완충층의 탄성률 E(㎫) 3000 1000 3000 400 3000 1000 3000 400 3000 1000 3000 400
응력 완충층 두께(㎛) 100 20 20 100 100 20 20 100 100 20 20 100
다이싱직후의 패키지 불량율 (불량수/평가수) 0/10 - - - 0/10 - - - 0/10 - - -
개별 온도 사이클후의 계면 박리불량 (불량수/평가수) 칩-응력 완충층 - - - - - - - - - - - -
칩-칩 보호막 0/10 0/10 0/10 0/10 0/10 0/10 0/10 0/10 0/10 0/10 0/10 0/10
응력 완충층-칩 보호막 3/10 3/10 3/10 2/10 3/10 3/10 3/10 3/10 0/10 0/10 0/10 0/10
응력 완충층-외부보호막 3/10 3/10 3/10 3/10 0/10 0/10 0/10 0/10 0/10 0/10 0/10 0/10
외부보호막-칩 보호막 - - - - - - - - - - - -
칩-외부보호막 - - - - - - - - - - - -
탑재후 온도 사이클시 접속 불량 (불량수/평가수) 0/10 6/10 10/10 0/10 0/10 5/10 10/10 0/10 0/10 6/10 10/10 0/10
응력 완충층상의배선층 패턴 불량 (불량수/평가수 8/40 0/40 9/40 0/40 7/40 0/40 9/40 0/40 8/40 0/40 10/40 0/40
(실시예 14)
반도체 장치가 실시예 13 에서와 동일한 방법으로 제조되었다. 본 실시예에서, 응력 완충층은 경화후 실온에서의 탄성률이 1000㎫ 이고, 에폭시 레진, 오르토크레졸 노볼락형 경화제, 아크릴 레진, 폴리아미드-이미드 레진 및 실리카 충전제로 구성된 경화되지 않은 20㎛ 두께의 건막을 롤 라미네이터를 사용하여 180℃에서 접착한 후, 1시간 동안 250℃에서 열경화시켜 형성된다. 실시예 13에서와 동일한 특성 평가가 수행되었다.
칩 보호막 (8) 의 단부가 칩단부면보다 안쪽에 형성된 본 실시예에서도, 반도체 칩 (7) 과 칩 보호막 (8) 사이의 계면은 벗겨지지 않았다.
(실시예 15)
반도체 장치가 실시예 13 에서와 동일한 방법으로 제조되었다. 본 실시예에서, 응력 완충층은 경화후 실온에서의 탄성률이 3000㎫ 이고, 에폭시 레진, 오르토크레졸 노볼락형 경화제, 아크릴 레진, 폴리아미드-이미드 레진 및 실리카 충전제로 구성된 경화되지 않은 20㎛ 두께의 건막을 롤 라미네이터를 사용하여 180℃에서 접착한 후, 1시간 동안 250℃에서 열경화시켜 형성된다. 실시예 13에서와 동일한 특성 평가가 수행되었다.
상기 비교예 2 에서는 박리가 많이 발생하였으나, 칩 보호막 (8) 의 단부가 칩단부면보다 안쪽에 형성된 본 실시예에서는 반도체 칩 (7) 과 칩 보호막 (8) 사이의 계면은 벗겨지지 않았다.
(실시예 16)
반도체 장치가 실시예 13 에서와 동일한 방법으로 제조되었다. 본 실시예에서, 응력 완충층은 경화후 실온에서의 탄성률이 400㎫ 이고, 에폭시 레진, 오르토크레졸 노볼락형 경화제, 아크릴 레진, 폴리아미드-이미드 레진 및 실리카 충전제로 구성된 경화되지 않은 100㎛ 두께의 건막을 롤 라미네이터를 사용하여 180℃에서 접착한 후, 1시간 동안 250℃에서 열경화시켜 형성된다. 실시예 13에서와 동일한 특성 평가가 수행되었다.
칩 보호막 (8) 의 단부가 칩단부면보다 안쪽에 형성된 본 실시예에서도 반도체 칩 (7) 과 칩 보호막 (8) 사이의 계면은 벗겨지지 않았다. 또한, 실온에서의 탄성률 E(㎫) 및 두께 t(㎛) 가 상기 식 1 및 식 2 를 만족시키므로 반도체 웨이퍼의 휨에 의한 배선 패턴 불량은 발생하지 않았다. 응력 완충층의 완충 효과는 우수하였으며 탑재후의 온도 사이클 테스트시 접속 불량이 훨씬 감소하였다.
(실시예 17)
도 5 는 본 발명의 또 다른 반도체 장치의 단면도이다. 본 반도체 장치는 다음 방법에 의해 제조되었다.
네거티브 감광성 폴리이미드 레진 (히타치 카세이 코교사 제조 PL3708) 을 복수의 반도체 소자 및 Al 전극 (1) 이 형성된 실리콘 반도체 웨이퍼 표면상에 회전도포하고, 75℃에서 105초간 및 90℃에서 105초간 고온 플레이트 상에서 건조시킨다. 그 후에, 소정의 마스크를 사용하여 노광시키고 다시 125℃의 고온 플레이트 상에서 60초간 가열한 후 현상액 (히타치 카세이 코교사 제조 PL Developer 2N) 에서 현상한다. 다음으로, 60초간 350℃의 질소 분위기에서 열경화시켜, 반도체 칩 표면이 다이싱 후의 칩의 단부면 및 소자 전극 (1) 안쪽으로 100㎛ 정도까지 선형적으로 노출되도록 칩 보호막 (8) 을 형성한다. 다음으로, 소자 전극 (1) 의 표면상의 Al 산화막을 Ar을 사용하여 스퍼터 에칭에 의해 제거하고, 500Å 두께의 Cr 및 0.5㎛ 두께의 Cu를 칩 보호막 (8) 및 모든 노출부분 표면에 스퍼터 증착하여 막을 형성한다. 네거티브 PR (도쿄 오카사 제조 OFPR-N-3000) 을 증착된 막상에 회전도포하고, 프리베이킹, 노광 및 현상 공정을 통해 15㎛ 두께의 레지스트 배선 패턴을 형성하였다. 상기 배선 패턴내에 10㎛ 두께의 Cu막을 전기도금에 의해 형성하여 제 1 배선층 (9) 을 얻는다.
다음으로, 경화후 실온에서 3000㎫ 의 탄성률을 가지고 에폭시 레진, 오르토크레졸 노볼락형 경화제, 아크릴 레진, 폴리아미드-이미드 레진, 및 실리카 충전제를 포함하는 100㎛ 두께의 경화되지 않은 건막을 롤 라미네이터를 사용하여 180℃에서 접착하고 나서 1시간동안 250℃에서 열경화시켜 응력 완충층 (3) 을 얻는다. 응력 완충층에 탄산가스 레이저를 사용하여 50㎛의 지름의 개구 및 200㎛의 스크라이브 라인을 노출시키기 위한 400㎛의 슬릿을 형성한다.
그리고 나서, 제 1 배선층의 랜드 (10) 의 레이저 가공 잔유물을 제거하기 위해, 과망간산 계열의 오염제거 처리액 (멜텍스사 제조 MLB497) 을 사용하여 오염제거 처리를 수행한다. 선형 슬릿과 개구가 형성된 응력 완충층 (3) 및 전체 개구를 Ar에 의해 스퍼터 에칭하여 Cu 산화막을 제거하고 500Å 두께의 Cr과 0.5㎛ 두께의 Cu를 증착하였다. 증착된 막상에 네가티브 PR(도쿄 오카사 제조 OFPR-N-3000) 을 회전도포하고, 프리베이킹, 노광 및 현상 공정에 의해 15㎛ 두께의 레지스트 배선 패턴을 형성하였다.
그리고 나서, 10㎛ 두께의 Cu 막이 전기 도금에 의해 배선 패턴내에 형성되며, 그 위에 2㎛두께의 Ni 막이 전기 도금에 의해 형성된다. 다음으로, 제거액 (N-303C) 을 사용하여 레지스트를 벗겨내고, 증착된 Cu 막을 과황산 암모늄/황산 용액으로 에칭하며, Cr을 과망간산 칼륨 용액으로 에칭하여 제 2 배선층 (11) 이 형성된다. 이 공정의 마지막 단계에서 제 2 배선 패턴의 불량율이 평가된다.
다음으로, 감광성 솔더 레지스트 와니스 (히타치 카세이 코교사 제조 SR9000) 를 스크린 인쇄에 의해 도포하고 80℃ 에서 20분간 건조시킨다. 그 후에, 소정의 패턴을 사용하여 노광 및 현상시키고, 150℃에서 1 시간동안 경화시켜, 외부 전극과 접속시키기 위한 개구를 가지며 응력 완충층의 단부면보다 50㎛ 안쪽의 위치에 단부를 가지는 외부 보호막 (5) 을 배선층 상에 형성한다. 이어서, 배선층 (4) 의 노출된 부분의 Ni 표면상에 치환도금에 의해 0.1㎛ 두께의 Au 막을 형성한다. Au가 도금된 노출된 배선층 부분상에 플럭스 (센주 킨조쿠사 제조 델타 플럭스 533) 를 금속 마스크를 사용하여 도포하고, 그 위에 0.35㎜ 의 지름을 가진 Sn-Ag-Cu계 솔더볼을 위치시키고 적외선 리플로우 노를 사용하여 260℃ 에서 10초간 가열하여 외부 전극 (6) 을 형성한다. 최종적으로, 0.2㎜ 두께의 다이싱 톱을 사용하여 스크라이브 라인을 따라 절단하여 각각의 반도체 장치들을 분리함으로써 본 발명의 반도체 장치가 완성된다.
상기와 같이 제조된 반도체 장치를 다이싱 직후에 외관 검사한 결과, 다이싱 과정중 반도체 장치의 박리와 같은 패키지 불량은 발생되지 않았다.
(실시예 18)
반도체 장치가 실시예 17 에서와 동일한 방법으로 제조되었다. 본 실시예에서, 응력 완충층은 경화후 실온에서의 탄성률이 1000㎫ 이고, 에폭시 레진, 오르토크레졸 노볼락형 경화제, 아크릴 레진, 폴리아미드-이미드 레진 및 실리카 충전제로 구성된 경화되지 않은 20㎛ 두께의 건막을 롤 라미네이터를 사용하여 180℃에서 접착한 후, 1시간 동안 250℃에서 열경화시켜 형성된다. 실시예 13에서와 동일한 특성 평가가 수행되었다.
칩 보호막 (8) 의 단부가 칩단부면보다 안쪽에 형성된 본 발명의 실시예에서, 반도체 칩 (7) 과 칩 보호막 (8) 사이의 계면은 벗겨지지 않았다. 외부 보호막 (5) 의 단부가 응력 완충층 (3) 의 단부보다 안쪽에 형성되므로, 응력 완충층 (3) 과 외부 보호막 (5) 사이의 계면에서 박리 불량이 발생하지 않았다.
(실시예 19)
반도체 장치가 실시예 17 에서와 동일한 방법으로 제조되었다. 본 실시예에서, 응력 완충층은 경화후 실온에서의 탄성률이 3000㎫ 이고, 에폭시 레진, 오르토크레졸 노볼락형 경화제, 아크릴 레진, 폴리아미드-이미드 레진 및 실리카 충전제로 구성된 경화되지 않은 20㎛ 두께의 건막을 롤 라미네이터를 사용하여 180℃에서 접착한 후, 1시간 동안 250℃에서 열경화시켜 형성된다. 실시예 13에서와 동일한 특성 평가가 수행되었다.
칩 보호막 (8) 의 단부가 칩단부면보다 안쪽에 형성된 본 발명의 실시예에서, 반도체 칩 (7) 과 칩 보호막 (8) 사이의 계면은 벗겨지지 않았다. 외부 보호막 (5) 의 단부가 응력 완충층 (3) 의 단부보다 안쪽에 형성되므로, 응력 완충층 (3) 과 외부 보호막 (5) 사이의 계면에서 박리 불량이 발생하지 않았다.
(실시예 20)
반도체 장치가 실시예 17 에서와 동일한 방법으로 제조되었다. 본 실시예에서, 응력 완충층은 경화후 실온에서의 탄성률이 400㎫ 이고, 에폭시 레진, 오르토크레졸 노볼락형 경화제, 아크릴 레진, 폴리아미드-이미드 레진 및 실리카 충전제로 구성된 경화되지 않은 100㎛ 두께의 건막을 롤 라미네이터를 사용하여 180℃에서 접착한 후, 1시간 동안 250℃에서 열경화시켜 형성된다. 실시예 13에서와 동일한 특성 평가가 수행되었다.
칩 보호막 (8) 의 단부가 칩단부면보다 안쪽에 형성된 본 실시예에서도 반도체 칩 (7) 과 칩 보호막 (8) 사이의 계면은 벗겨지지 않았다. 외부 보호막 (5) 의 단부가 응력 완충층 (3) 의 단부보다 안쪽에 형성되므로, 응력 완충층 (3) 과 외부 보호막 (5) 사이의 계면에서 박리 불량이 발생하지 않았다. 또한, 실온에서의 탄성률 E(㎫) 및 두께 t(㎛) 가 상기 식 1 및 식 2 를 만족시키므로, 반도체 웨이퍼의 휨에 의한 배선 패턴 불량은 발생하지 않았다. 응력 완충층의 완충 효과는 우수하였으며 탑재후의 온도 사이클 테스트시 접속 불량이 더욱 감소하였다.
(실시예 21)
도 6 은 본 발명의 또 다른 반도체 장치의 단면도이다. 본 반도체 장치는 다음 방법에 의해 제조되었다.
우선, 제 1 배선층 형성 공정은 실시예 13의 경우와 동일하다.
다음으로, 경화후 실온에서의 탄성률이 3000㎫이고, 에폭시 레진, 오르토크레졸 노볼락형 경화제, 나이트라이트 부타디엔 고무, 광산화제, 증감제 및 실리카 충전제로 구성된 경화되지 않은 100㎛ 두께의 감광성 건막을 롤 라미네이터를 사용하여 90℃ 에서 접착한다. 그리고 나서, 절단시에 절단선이 되는 스크라이브 라인 및 제 1 배선층의 랜드 (10) 를 노출시키기 위해, 소정의 마스크를 사용하여 노광하고, 세미워터 (semiwater) 시스템의 알칼리성 현상액을 사용하여 현상하고, 180℃에서 1시간동안 열경화시킨다. 응력 완충층은 그 단부가 다이싱 후의 칩단부면으로부터 100㎛ 안쪽에 그리고 칩 보호막 (8) 의 단부보다 50㎛ 안쪽에 위치하도록 형성되며, 제 1 배선층의 랜드 (10) 가 노출되도록 50㎛ 지름의 개구가 응력 완충층에 형성된다.
그리고 나서, 제 1 배선층의 랜드 (10) 의 비어 (bier) 의 레이저 가공 잔유물을 제거하기 위해, 과망간산 계열의 오염제거 처리액 (멜텍스사 제조 MLB497) 을 사용하여 오염제거 처리를 수행한다. 선형 슬릿과 개구가 형성된 응력 완충층 (3) 및 전체 개구를 Ar에 의해 스퍼터 에칭하여 Cu 산화막을 제거하고 500Å 두께의 Cr과 0.5㎛ 두께의 Cu를 증착하였다.
증착된 막상에 네가티브 PR(도쿄 오카사 제조 OFPR-N-3000) 을 회전도포하고, 프리베이킹, 노광 및 현상 공정에 의해 15㎛ 두께의 레지스트 배선 패턴을 형성하였다. 10㎛ 두께의 Cu 막이 전기 도금에 의해 상기 배선 패턴내에 형성되며, 그 위에 2㎛ 두께의 Ni 막이 전기 도금에 의해 형성된다. 다음으로, 제거액 (N-303C) 을 사용하여 레지스트를 벗겨내고, 증착된 Cu 막을 과황산 암모늄/황산 용액으로 에칭하며, Cr을 과망간산 칼륨 용액으로 에칭하여 제 2 배선층 (11) 이 형성된다.
이 공정의 마지막 단계에서 제 2 배선 패턴의 불량율이 평가된다.
다음으로, 제 2 배선층을 가지는 웨이퍼 상에 감광성 솔더 레지스트 와니스 (히타치 카세이 코교사 제조 SR9000) 를 스크린 인쇄에 의해 도포하고, 80℃ 에서 20분간 건조시킨다. 그 후에, 소정의 패턴을 사용하여 노광 및 현상시키고 150℃에서 1 시간동안 경화시켜, 외부 전극과 접속시키기 위한 개구를 가지며 응력 완충층의 단부면보다 50㎛ 안쪽의 위치에 단부를 가지는 외부 보호막 (5) 을 배선층 상에 형성한다.
이어서, 배선층 (4) 의 노출된 부분의 Ni 표면상에 0.1㎛ 두께의 Au 막을 치환도금에 의해 형성한다. Au가 도금된 노출된 배선층 부분상에 플럭스 (센주 킨조쿠사 제조 델타 플럭스 533) 를 금속 마스크를 사용하여 도포하고, 그 위에 0.35㎜ 의 지름을 가진 Sn-Ag-Cu계 솔더볼을 위치시키고 적외선 리플로우 노를 사용하여 260℃ 에서 10초간 가열하여 외부 전극 (6) 을 형성한다. 최종적으로, 0.2㎜ 두께의 다이싱 톱을 사용하여 스크라이브 라인을 따라 절단하여 각각의 반도체 장치들을 분리함으로써 본 발명의 반도체 장치가 완성된다.
상기와 같이 제조된 반도체 장치를 다이싱 직후에 외관 검사한 결과, 다이싱 과정중 반도체 장치가 벗겨지는 것과 같은 패키지 불량은 발생되지 않았다.
10개의 상기 반도체 장치들에 온도 사이클 테스트 (-55℃ 에서 10 분 및 125℃에서 10분) 를 1000회에 걸쳐 수행한 후, 샘플 외관을 검사하였다. 또한, 각각의 반도체 장치들을 실장 기판상에 탑재하여 동일한 온도 사이클 테스트를 1000회에 걸쳐 수행하고, 전기적 도통 시험을 수행하였다.
칩 보호막 (8) 의 단부가 칩단부면보다 안쪽에 형성된 본 실시예에서, 반도체 칩 (7) 과 칩 보호막 (8) 사이의 계면은 벗겨지지 않았다. 외부 보호막 (5) 의 단부가 응력 완충층 (3) 의 단부보다 안쪽에 형성되므로, 응력 완충층 (3) 과 외부 보호막 (5) 사이의 계면에서 박리 불량이 발생하지 않았다. 또한, 응력 완충층 (3) 이 칩 보호막 (8) 안쪽에 형성되므로, 응력 완충층 (3) 과 칩 보호막 (8) 사이의 계면에서 박리 불량이 발생하지 않았다.
비교예 2 의 제조방법에 의해 제조된 반도체 장치를 다이싱 직후에 외관 검사한 결과, 테스트된 10개의 반도체 장치중 2개에서 반도체 장치 단부 계면의 박리가 발생하였다. 그러나, 본 발명의 반도체 장치 제조 방법에 의할 경우 다이싱 직후에도 패키지 불량이 발생하지 않았다.
(실시예 22)
실시예 21 에서와 동일한 방법으로 반도체 장치가 제조되었다. 본 실시예의 경우, 경화후 실온에서의 탄성률이 1000㎫이고, 에폭시 레진, 오르토크레졸 노볼락형 경화제, 나이트라이트 부타디엔 고무, 광산화제, 증감제 및 실리카 충전제로 구성된 경화되지 않은 20㎛ 두께의 감광성 건막을 사용하여 응력 완충층이 형성된다. 실시예 21 에서와 동일한 평가가 수행되었다.
칩 보호막 (8) 의 단부가 칩단부면보다 안쪽에 형성된 본 실시예에서, 반도체 칩 (7) 과 칩 보호막 (8) 사이의 계면은 벗겨지지 않았다. 외부 보호막 (5) 의 단부가 응력 완충층 (3) 의 단부보다 안쪽에 형성되므로, 응력 완충층 (3) 과 외부 보호막 (5) 사이의 계면에서 박리 불량이 발생하지 않았다. 또한, 응력 완충층 (3) 이 칩 보호막 (8) 안쪽에 형성되므로, 응력 완충층 (3) 과 칩 보호막 (8) 사이의 계면에서 박리 불량이 발생하지 않았다.
(실시예 23)
실시예 21 에서와 동일한 방법으로 반도체 장치가 제조되었다. 본 실시예의 경우, 경화후 실온에서의 탄성률이 3000㎫이고, 에폭시 레진, 오르토크레졸 노볼락형 경화제, 나이트라이트 부타디엔 고무, 광산화제, 증감제 및 실리카 충전제로 구성된 경화되지 않은 20㎛ 두께의 감광성 건막을 사용하여 응력 완충층이 형성된다. 실시예 21 에서와 동일한 평가가 수행되었다.
칩 보호막 (8) 의 단부가 칩단부면보다 안쪽에 형성된 본 실시예에서, 반도체 칩 (7) 과 칩 보호막 (8) 사이의 계면은 벗겨지지 않았다. 외부 보호막 (5) 의 단부가 응력 완충층 (3) 의 단부보다 안쪽에 형성되므로, 응력 완충층 (3) 과 외부 보호막 (5) 사이의 계면에서 박리 불량이 발생하지 않았다. 또한, 응력 완충층 (3) 이 칩 보호막 (8) 안쪽에 형성되므로, 응력 완충층 (3) 과 칩 보호막 (8) 사이의 계면에서 박리 불량이 발생하지 않았다.
(실시예 24)
실시예 21 에서와 동일한 방법으로 반도체 장치가 제조되었다. 본 실시예의 경우, 경화후 실온에서의 탄성률이 400㎫이고, 에폭시 레진, 오르토크레졸 노볼락형 경화제, 나이트라이트 부타디엔 고무, 광산화제, 증감제 및 실리카 충전제로 구성된 경화되지 않은 20㎛ 두께의 감광성 건막을 사용하여 응력 완충층이 형성된다. 실시예 21 에서와 동일한 평가가 수행되었다.
본 실시예에서, 반도체 칩 (7) 과 칩 보호막 (8) 사이의 계면 및 응력 완충층 (3) 과 외부 보호막 (5) 사이의 계면에서 박리 불량이 발생하지 않았다. 또한, 응력 완충층 (3) 이 칩 보호막 (8) 안쪽에 형성되므로, 응력 완충층 (3) 과 칩 보호막 (8) 사이의 계면에서 박리 불량이 발생하지 않았다.
실온에서의 탄성률 E(㎫) 및 두께 t(㎛) 가 상기 식 1 및 식 2 를 만족시키므로, 반도체 웨이퍼의 휨에 의한 배선 패턴 불량은 발생하지 않았다. 응력 완충층의 완충 효과는 우수하였으며 탑재후의 온도 사이클 테스트시 접속 불량이 감소하였다.
(실시예 25)
도 7 은 본 발명의 다른 반도체 장치의 단면도이다. 본 반도체 장치는 다음 방법으로 제조된다.
우선, 배선 기판이 실시예 13에서와 동일한 방법으로 제조된다. 이 공정의 완료 단계에서 제 2 배선 패턴의 불량율이 평가된다.
다음으로, 제 2 배선층을 가지는 웨이퍼 상에 감광성 솔더 레지스트 와니스 (히타치 카세이 코교사 제조 SR9000) 를 스크린 인쇄에 의해 도포하고, 80℃ 에서 20분간 건조시킨다. 그 후에, 소정의 패턴을 사용하여 노광 및 현상시키고, 150℃에서 1 시간동안 경화시켜, 외부 전극과 접속시키기 위한 개구를 가지며 응력 완충층의 단부면보다 50㎛ 안쪽의 위치에 단부를 가지는 외부 보호막 (5) 을 배선층 상에 형성한다.
이어서, 배선층 (4) 의 노출된 부분의 Ni 표면상에 치환도금에 의해 0.1㎛ 두께의 Au 막을 형성한다. Au가 도금된 노출된 배선층 부분상에 플럭스 (센주 킨조쿠사 제조 델타 플럭스 533) 를 금속 마스크를 사용하여 도포하고, 그 위에 0.35㎜ 의 지름을 가진 Sn-Ag-Cu계 솔더 볼을 위치시키고 적외선 리플로우 노를 사용하여 260℃ 에서 10초간 가열하여 외부 전극 (6) 을 형성한다. 최종적으로, 0.2㎜ 두께의 다이싱 톱을 사용하여 스크라이브 라인을 따라 절단하여 각각의 반도체 장치들을 분리함으로써 본 발명의 반도체 장치가 완성된다.
상기와 같이 제조된 반도체 장치를 다이싱 직후에 외관 검사한 결과, 다이싱 과정중 반도체 장치가 벗겨지는 것과 같은 패키지 불량은 발생되지 않았다.
또한, 10개의 상기 반도체 장치들을 사용하여 동일한 온도 사이클 테스트를 수행한 후, 샘플을 절단하여 그 단면을 검사하였다. 또한, 각각의 반도체 장치들을 실장 기판상에 탑재하여 동일한 온도 사이클 테스트를 수행하고 전기적 도통 시험을 수행하였다.
칩 보호막 (8) 의 단부가 칩단부면보다 안쪽에 형성된 본 실시예에서도 반도체 칩 (7) 과 칩 보호막 (8) 사이의 계면은 벗겨지지 않았다. 외부 보호막 (5) 의 단부가 응력 완충층 (3) 의 단부보다 안쪽에 형성되므로, 응력 완충층 (3) 과 외부 보호막 (5) 사이의 계면에서 박리 불량이 발생하지 않았다. 또한, 칩 보호막 (8) 의 단부가 응력 완충층 (3) 보다 안쪽에 형성되기 때문에, 응력 완충층 (3) 과 칩 보호막 (8) 사이의 계면 및 반도체 칩 (7) 과 칩 보호막 (8) 사이의 계면에서 박리 불량이 발생하지 않았다. 본 발명의 반도체 장치 제조 방법에 의하면, 다이싱 직후에도 패키지 불량이 발생하지 않는다.
실시예 25 내지 36 의 특성 평가 결과가 표 3 에 도시되었다.
실시예 25 26 27 28 29 30 31 32 33 34 35 36
칩단부면으로부터의 거리 (㎛) 응력 완충층 100 100 100 100 100 100 100 100 150 150 150 150
외부 보호막 150 150 150 150 50 50 50 50 100 100 100 100
칩 보호막 150 150 150 150 50 50 50 50 50 50 50 50
응력 완충층의 탄성률 E(㎫) 3000 1000 3000 400 3000 1000 3000 400 3000 1000 3000 400
응력 완충층의 두께 (㎛) 100 20 20 100 100 20 20 100 100 20 20 100
다이싱직후의 패키지 불량율 (불량수/평가수) 0/10 - - - 0/10 - - - 0/10 - - -
개별 온도사이클후의 계면박리 불량(불량수/평가수) 칩-응력 완충층 0/10 0/10 0/10 0/10 - - - - - - - -
칩-칩 보호막 0/10 0/10 0/10 0/10 0/10 0/10 0/10 0/10 0/10 0/10 0/10 0/10
응력 완충층-칩 보호막 0/10 0/10 0/10 0/10 0/10 0/10 0/10 0/10 0/10 0/10 0/10 0/10
응력 완충층-외부보호막 - - - - 0/10 0/10 0/10 0/10 0/10 0/10 0/10 0/10
외부보호막-칩 보호막 - - - - 4/10 4/10 4/10 4/10 0/10 0/10 0/10 0/10
칩-외부보호막 - - - - - - - - - - - -
탑재후 온도사이클시의 접속 불량(불량수/평가수) 0/10 8/10 10/10 0/10 0/10 8/10 10/10 0/10 0/10 8/10 10/10 0/10
응력 완충층상의 배선층 패턴 불량(불량수/평가수) 9/40 0/40 10/40 0/40 9/40 0/40 10/40 0/40 8/40 0/40 9/40 0/40
(실시예 26)
반도체 장치가 실시예 25에서와 동일한 방법으로 제조되었다. 본 실시예에서, 응력 완충층은 경화후 실온에서의 탄성률이 1000㎫ 이고, 에폭시 레진, 오르토크레졸 노볼락형 경화제, 아크릴 레진, 폴리아미드-이미드 레진 및 실리카 충전제로 구성된 경화되지 않은 20㎛ 두께의 건막을 롤 라미네이터를 사용하여 180℃에서 접착한 후, 1시간 동안 250℃에서 열경화시켜 형성된다. 실시예 25에서와 동일한 특성 평가가 수행되었다.
칩 보호막 (8) 의 단부가 칩단부면보다 안쪽에 형성된 본 실시예에서, 반도체 칩 (7) 과 칩 보호막 (8) 사이의 계면은 벗겨지지 않았다. 외부 보호막 (5) 의 단부가 응력 완충층 (3) 의 단부보다 안쪽에 형성되므로, 응력 완충층 (3) 과 외부 보호막 (5) 사이의 계면에서 박리 불량이 발생하지 않았다. 또한, 칩 보호막 (8) 의 단부가 응력 완충층 (3) 보다 안쪽에 형성되기 때문에, 응력 완충층 (3) 과 칩 보호막 (8) 사이의 계면 및 반도체 칩 (7) 과 칩 보호막 (8) 사이의 계면에서 박리 불량이 발생하지 않았다.
(실시예 27)
반도체 장치가 실시예 25에서와 동일한 방법으로 제조되었다. 본 실시예에서, 응력 완충층은 경화후 실온에서의 탄성률이 3000㎫ 이고, 에폭시 레진, 오르토크레졸 노볼락형 경화제, 아크릴 레진, 폴리아미드-이미드 레진 및 실리카 충전제로 구성된 경화되지 않은 20㎛ 두께의 건막을 롤 라미네이터를 사용하여 180℃에서 접착한 후, 1시간 동안 250℃에서 열경화시켜 형성된다. 실시예 25에서와 동일한 특성 평가가 수행되었다.
본 실시예에서, 반도체 칩 (7) 과 칩 보호막 (8) 사이의 계면 및 응력 완충층 (3) 과 외부 보호막 (5) 사이의 계면에서 박리 불량이 발생되지 않았다. 또한, 칩 보호막 (8) 의 단부가 응력 완충층 (3) 보다 안쪽에 형성되기 때문에, 응력 완충층 (3) 과 칩 보호막 (8) 사이의 계면 및 반도체 칩 (7) 과 칩 보호막 (8) 사이의 계면에서 박리 불량이 발생하지 않았다.
(실시예 28)
반도체 장치가 실시예 25에서와 동일한 방법으로 제조되었다. 본 실시예에서, 응력 완충층은 경화후 실온에서의 탄성률이 400㎫ 이고, 에폭시 레진, 오르토크레졸 노볼락형 경화제, 아크릴 레진, 폴리아미드-이미드 레진 및 실리카 충전제로 구성된 경화되지 않은 100㎛ 두께의 건막을 롤 라미네이터를 사용하여 180℃에서 접착한 후, 1시간 동안 250℃에서 열경화시켜 형성된다. 실시예 25에서와 동일한 특성 평가가 수행되었다.
본 실시예에서, 반도체 칩 (7) 과 칩 보호막 (8) 사이의 계면 및 응력 완충층 (3) 과 외부 보호막 (5) 사이의 계면에서 박리 불량이 발생되지 않았다. 또한, 칩 보호막 (8) 의 단부가 응력 완충층 (3) 보다 안쪽에 형성되기 때문에, 응력 완충층 (3) 과 칩 보호막 (8) 사이의 계면 및 반도체 칩 (7) 과 칩 보호막 (8) 사이의 계면에서 박리 불량이 발생하지 않았다.
또한, 실온에서의 탄성률 E(㎫) 및 두께 t(㎛) 가 상기 식 1 및 식 2 를 만족시키므로, 반도체 웨이퍼의 휨에 의한 배선 패턴 불량은 발생하지 않았다. 응력 완충층의 완충 효과는 우수하였으며 탑재후의 온도 사이클 테스트시 접속 불량이 훨씬 감소하였다.
(실시예 29)
도 8 은 본 발명의 또 다른 반도체 장치의 단면도이다. 본 반도체 장치는 다음 방법에 의해 제조되었다.
우선, 제 1 배선층 (9) 형성 까지의 공정은 실시예 13의 경우와 동일하다.
다음으로, 경화후 실온에서의 탄성률이 3000㎫이고, 에폭시 레진, 오르토크레졸 노볼락형 경화제, 나이트라이트 부타디엔 고무, 광산화제, 증감제 및 실리카 충전제로 구성된 경화되지 않은 100㎛ 두께의 감광성 건막을 롤 라미네이터를 사용하여 90℃ 에서 접착한다. 그리고 나서, 절단시에 절단선이 되는 스크라이브 라인 및 제 1 배선층의 랜드 (10) 를 노출시키기 위해, 소정의 마스크를 사용하여 노광하고 세미워터 시스템의 알칼리성 현상액을 사용하여 현상한다. 이것을 180℃에서 1시간동안 열경화시킨다. 응력 완충층은 그 단부가 절단후의 칩단부면으로부터 100㎛ 안쪽에 그리고 칩 보호막 단부보다 50㎛ 안쪽에 위치하도록 형성되며 제 1 배선층의 랜드 (10) 가 노출되도록 50㎛ 지름의 개구가 응력 완충층에 형성된다.
그리고 나서, 제 1 배선층의 랜드 (10) 의 비어의 레이저 가공 잔유물을 제거하기 위해, 과망간산 계열의 오염제거 처리액 (멜텍스사 제조 MLB497) 을 사용하여 오염제거 처리를 수행한다. 선형 슬릿과 개구가 형성된 응력 완충층 (3) 및 전체 개구를 Ar에 의해 스퍼터 에칭하여 Cu 산화막을 제거하고, 500Å 두께의 Cr과 0.5㎛ 두께의 Cu를 증착한다. 증착된 막상에 네거티브 PR(도쿄 오카사 제조 OFPR-N-3000) 을 회전도포하고, 프리베이킹, 노광 및 현상 공정에 의해 15㎛ 두께의 레지스트 배선 패턴을 형성한다.
그리고 나서, 10㎛ 두께의 Cu 막이 전기 도금에 의해 상기 배선 패턴내에 형성되며, 그 위에 2㎛ 두께의 Ni 막이 전기 도금에 의해 형성된다. 다음으로, 제거액 (N-303C) 을 사용하여 레지스트를 벗겨내고, 증착된 Cu 막을 과황산 암모늄/황 산 용액으로 에칭하며, Cr을 과망간산 칼륨 용액으로 에칭하여 제 2 배선층 (11) 이 형성된다. 이 공정의 마지막 단계에서 제 2 배선 패턴의 불량율이 평가된다.
다음으로, 감광성 솔더 레지스트 와니스 (히타치 카세이 코교사 제조 SR9000) 를 스크린 인쇄에 의해 도포하고, 80℃ 에서 20분간 건조시킨다. 그 후에, 소정의 패턴을 사용하여 노광 및 현상시키고 150℃에서 1 시간동안 경화시킨다. 그리고 나서, 외부 전극과 접속시키기 위한 개구를 가지며 절단후의 칩 단부면보다 50㎛ 안쪽으로 칩 보호막 (8) 의 단부의 위치와 동일한 위치에 단부를 가지는 외부 보호막 (5) 을 배선층 상에 형성한다.
이어서, 배선층 (4) 의 노출된 부분의 Ni 표면상에 치환도금에 의해 0.1㎛ 두께의 Au 막을 형성한다. Au가 도금된 노출된 배선층 부분상에 플럭스 (센주 킨조쿠사 제조 델타 플럭스 533) 를 금속 마스크를 사용하여 도포하고, 그 위에 0.35㎜ 의 지름을 가진 Sn-Ag-Cu계 솔더볼을 위치시키고 적외선 리플로우 노를 사용하여 260℃ 에서 10초간 가열하여 외부 전극 (6) 을 형성한다. 최종적으로, 0.2㎜ 두께의 다이싱 톱을 사용하여 스크라이브 라인을 따라 절단하여 각각의 반도체 장치들을 분리함으로써 본 발명의 반도체 장치가 완성된다.
상기와 같이 제조된 반도체 장치를 다이싱 직후에 외관 검사한 결과, 다이싱 과정중 반도체 장치가 벗겨지는 것과 같은 패키지 불량은 발생되지 않았다. 또한 반도체 장치에 상기한 바와 동일한 온도 사이클 테스트 및 반도체 장치를 실장 기판상에 탑재한 후의 온도 사이클 테스트를 각각 1000회에 걸쳐 수행하고 전기적 도통시험을 수행하였다. 본 실시예에서도 반도체 칩 (7) 과 칩 보호막 (8) 사이의 계면 및 응력 완충층 (3) 과 칩 보호막 (8) 사이의 계면에서 박리 불량이 발생하지 않았다. 본 발명의 반도체 장치 제조 방법을 사용함으로써, 다이싱 직후 패키지 불량이 발생하지 않도록 할 수 있었다.
(실시예 30)
실시예 29 에서와 동일한 방법으로 반도체 장치가 제조되었다. 본 실시예의 경우, 경화후 실온에서의 탄성률이 1000㎫이고, 에폭시 레진, 오르토크레졸 노볼락형 경화제, 나이트라이트 부타디엔 고무, 광산화제, 증감제 및 실리카 충전제로 구성된 경화되지 않은 20㎛ 두께의 감광성 건막을 사용하여 응력 완충층이 형성된다. 실시예 29 에서와 동일한 평가가 수행되었다. 본 실시예에서도, 반도체 칩 (7) 과 칩 보호막 (8) 사이의 계면 및 응력 완충층 (3) 과 칩 보호막 (8) 사이의 계면에서 박리 불량이 발생하지 않았다.
(실시예 31)
실시예 29 에서와 동일한 방법으로 반도체 장치가 제조되었다. 본 실시예의 경우, 경화후 실온에서의 탄성률이 3000㎫이고, 에폭시 레진, 오르토크레졸 노볼락형 경화제, 나이트라이트 부타디엔 고무, 광산화제, 증감제 및 실리카 충전제로 구성된 경화되지 않은 20㎛ 두께의 감광성 건막을 사용하여 응력 완충층이 형성된다. 실시예 29 에서와 동일한 평가가 수행되었다.
칩 보호막 (8) 의 단부가 칩단부면보다 안쪽에 형성된 본 실시예에서, 반도체 칩 (7) 과 칩 보호막 (8) 사이의 계면은 벗겨지지 않았다. 또한, 응력 완충층 (3) 이 칩 보호막 (8) 안쪽에 형성되므로 응력 완충층 (3) 과 칩 보호막 (8) 사이의 계면에서 박리 불량이 발생하지 않았다.
(실시예 32)
실시예 29 에서와 동일한 방법으로 반도체 장치가 제조되었다. 본 실시예의 경우, 경화후 실온에서의 탄성률이 400㎫이고, 에폭시 레진, 오르토크레졸 노볼락형 경화제, 나이트라이트 부타디엔 고무, 광산화제, 증감제 및 실리카 충전제로 구성된 경화되지 않은 100㎛ 두께의 감광성 건막을 사용하여 응력 완충층이 형성된다. 실시예 29 에서와 동일한 평가가 수행되었다.
본 실시예에서도 반도체 칩 (7) 과 칩 보호막 (8) 사이의 계면 및 응력 완충층 (3) 과 칩 보호막 (8) 사이의 계면에서 박리 불량이 발생하지 않았다. 또한, 실온에서의 탄성률 E(㎫) 및 두께 t(㎛) 가 상기 식 1 및 식 2 를 만족시키므로, 반도체 웨이퍼의 휨에 의한 배선 패턴 불량은 발생하지 않았다. 응력 완충층의 완충 효과는 우수하였으며 탑재후의 온도 사이클 테스트시 접속 불량이 감소하였다.
(실시예 33)
도 9 는 본 발명의 또 다른 반도체 장치의 단면도이다. 본 반도체 장치는 다음 방법에 의해 제조되었다.
제 1 배선층 (9) 형성까지의 공정은 실시예 13의 경우와 동일하다.
다음으로, 경화후 실온에서의 탄성률이 3000㎫이고, 에폭시 레진, 오르토크레졸 노볼락형 경화제, 나이트라이트 부타디엔 고무, 광산화제, 증감제 및 실리카 충전제로 구성된 경화되지 않은 100㎛ 두께의 감광성 건막을 롤 라미네이터를 사용하여 90℃ 에서 접착한다. 그리고 나서, 절단시에 절단선이 되는 스크라이브 라인 및 제 1 배선층의 랜드 (10) 를 노출시키기 위해, 소정의 마스크를 사용하여 노광하고 세미워터 시스템의 알칼리성 현상액을 사용하여 현상하고 180℃에서 1시간동안 열경화시킨다. 응력 완충층 (3)은 그 단부가 절단후의 칩단부면으로부터 100㎛ 안쪽에 그리고 칩 보호막 단부보다 50㎛ 안쪽에 위치하도록 형성되며, 제 1 배선층의 랜드 (10) 가 노출되도록 50㎛ 지름의 개구가 응력 완충층에 형성된다.
그리고 나서, 제 1 배선층의 랜드 (10) 의 비어의 레이저 가공 잔유물을 제거하기 위해, 과망간산 계열의 오염제거 처리액 (멜텍스사 제조 MLB497) 을 사용하여 오염제거 처리를 수행한다. 선형 슬릿과 개구가 형성된 응력 완충층 (3) 및 전체 개구를 Ar에 의해 스퍼터 에칭하여 Cu 산화막을 제거하고, 500Å 두께의 Cr과 0.5㎛ 두께의 Cu를 스퍼터-증착한다. 증착된 막상에 네거티브 PR(도쿄 오카사 제조 OFPR-N-3000) 을 회전도포하고, 프리베이킹, 노광 및 현상 공정에 의해 15㎛ 두께의 레지스트 배선 패턴을 형성한다. 그리고 나서, 10㎛ 두께의 Cu 막이 전기 도금에 의해 상기 배선 패턴내에 형성되며, 그 위에 2㎛ 두께의 Ni 막이 전기 도금에 의해 형성된다. 다음으로, 제거액 (N-303C) 을 사용하여 레지스트를 벗겨내고, 증착된 Cu 막을 과황산 암모늄/황산 용액으로 에칭하며, Cr을 과망간산 칼륨 용액으로 에칭하여 제 2 배선층 (11) 이 형성된다. 이 공정의 마지막 단계에서 제 2 배선 패턴의 불량율이 평가된다.
다음으로, 감광성 솔더 레지스트 와니스 (히타치 카세이 코교사 제조 SR9000) 를 스크린 인쇄에 의해 도포하고 80℃ 에서 20분간 건조시킨 후, 소정의 패턴을 사용하여 노광 및 현상시키고 150℃에서 1 시간동안 경화시킨다. 외부 전극과 접속시키기 위한 개구를 가지며 응력 완충층의 단부면을 덮으며 다이싱후의 칩단부면 안쪽으로 100㎛ 그리고 칩 보호막 (8) 안쪽으로 50㎛에 위치한 단부를 가지는 외부 보호막 (5) 을 배선층 상에 형성한다.
이어서, 배선층 (4) 의 노출된 부분의 Ni 표면상에 치환도금에 의해 0.1㎛ 두께의 Au 막을 형성한다. Au가 도금된 노출된 배선층 부분상에 플럭스 (센주 킨조쿠사 제조 델타 플럭스 533) 를 금속 마스크를 사용하여 도포하고, 그 위에 0.35㎜ 의 지름을 가진 Sn-Ag-Cu계 솔더 볼을 위치시키고 적외선 리플로우 노를 사용하여 260℃ 에서 10초간 가열하여 외부 전극 (6) 을 형성한다. 최종적으로, 0.2㎜ 두께의 다이싱 톱을 사용하여 스크라이브 라인을 따라 절단하여 각각의 반도체 장치들을 분리함으로써 본 발명의 반도체 장치가 완성된다.
상기와 같이 제조된 반도체 장치를 다이싱 직후에 외관 검사한 결과, 다이싱 과정중 반도체 장치가 벗겨지는 것과 같은 패키지 불량은 발생되지 않았다.
상기 반도체 장치에 상기한 바와 동일한 온도 사이클 테스트를 1000회에 걸쳐 수행한 후 샘플을 절단하여 그 단면을 검사하였다. 또한, 반도체 장치를 실장 기판상에 탑재한 후 1000회에 걸쳐 온도 사이클 테스트를 수행하였고 전기적 도통 시험을 수행하였다.
본 실시예에서도, 반도체 (7) 과 칩 보호막 (8) 사이의 계면 및 응력 완충층 (3) 과 칩 보호막 (8) 사이의 계면에 박리 불량이 발생하지 않았다. 외부 보호막 (5) 이 응력 완충층 (3) 의 단부를 덮도록 형성되기 때문에, 외부 보호막 (5) 과 응력 완충층 (3) 사이의 계면에 박리 불량이 발생하지 않았다. 또한, 외부 보호막 (5) 의 단부가 칩 보호막 (8) 의 단부보다 안쪽에 형성되기 때문에, 칩 보호막 (8) 및 외부 보호막 (5) 사이의 계면에서 박리 불량이 발생하지 않았다. 비교예 2 의 제조방법에 의해 제조된 반도체 장치를 다이싱 직후에 외관 검사한 결과, 테스트된 10개의 반도체 장치중 2개에서 반도체 장치 단부 계면의 박리가 발생하였다. 그러나, 본 발명의 반도체 장치 제조 방법에 의할 경우 다이싱 직후에도 패키지 불량이 발생하지 않았다.
(실시예 34)
실시예 33 에서와 동일한 방법으로 반도체 장치가 제조되었다. 본 실시예의 경우, 경화후 실온에서의 탄성률이 1000㎫이고, 에폭시 레진, 오르토크레졸 노볼락형 경화제, 나이트라이트 부타디엔 고무, 광산화제, 증감제 및 실리카 충전제로 구성된 경화되지 않은 20㎛ 두께의 감광성 건막을 사용하여 응력 완충층이 형성된다. 실시예 33 에서와 동일한 평가가 수행되었다.
본 실시예에서도 반도체 칩 (7) 과 칩 보호막 (8) 사이의 계면 및 응력 완충층 (3) 과 칩 보호막 (8) 사이의 계면에서 박리 불량이 발생하지 않았다. 외부 보호막 (5) 이 응력 완충층 (3) 의 단부를 덮도록 형성되기 때문에, 외부 보호막 (5) 과 응력 완충층 (3) 사이의 계면에 박리 불량이 발생하지 않았다. 또한, 외부 보호막 (5) 의 단부가 칩 보호막 (8) 의 단부보다 안쪽에 형성되기 때문에, 칩 보호막 (8) 및 외부 보호막 (5) 사이의 계면에서 박리 불량이 발생하지 않았다.
(실시예 35)
실시예 33 에서와 동일한 방법으로 반도체 장치가 제조되었다. 본 실시예의 경우, 경화후 실온에서의 탄성률이 3000㎫이고, 에폭시 레진, 오르토크레졸 노볼락형 경화제, 나이트라이트 부타디엔 고무, 광산화제, 증감제 및 실리카 충전제로 구성된 경화되지 않은 20㎛ 두께의 감광성 건막을 사용하여 응력 완충층이 형성된다. 실시예 33 에서와 동일한 평가가 수행되었다.
본 실시예에서도 반도체 칩 (7) 과 칩 보호막 (8) 사이의 계면 및 응력 완충층 (3) 과 칩 보호막 (8) 사이의 계면에서 박리 불량이 발생하지 않았다. 외부 보호막 (5) 이 응력 완충층 (3) 의 단부를 덮도록 형성되기 때문에, 외부 보호막 (5) 과 응력 완충층 (3) 사이의 계면에 박리 불량이 발생하지 않았다. 또한, 외부 보호막 (5) 의 단부가 칩 보호막 (8) 의 단부보다 안쪽에 형성되기 때문에, 칩 보호막 (8) 및 외부 보호막 (5) 사이의 계면에서 박리 불량이 발생하지 않았다.
(실시예 36)
실시예 33 에서와 동일한 방법으로 반도체 장치가 제조되었다. 본 실시예의 경우, 경화후 실온에서의 탄성률이 1000㎫이고, 에폭시 레진, 오르토크레졸 노볼락형 경화제, 나이트라이트 부타디엔 고무, 광산화제, 증감제 및 실리카 충전제로 구성된 경화되지 않은 20㎛ 두께의 감광성 건막을 사용하여 응력 완충층이 형성된다. 실시예 33 에서와 동일한 평가가 수행되었다.
본 실시예에서도 반도체 칩 (7) 과 칩 보호막 (8) 사이의 계면 및 응력 완충층 (3) 과 칩 보호막 (8) 사이의 계면에서 박리 불량이 발생하지 않았다. 외부 보호막 (5) 이 응력 완충층 (3) 의 단부를 덮도록 형성되기 때문에, 외부 보호막 (5) 과 응력 완충층 (3) 사이의 계면에 박리 불량이 발생하지 않았다. 또한, 외부 보호막 (5) 의 단부가 칩 보호막 (8) 의 단부보다 안쪽에 형성되기 때문에, 칩 보호막 (8) 및 외부 보호막 (5) 사이의 계면에서 박리 불량이 발생하지 않았다.
실온에서의 탄성률 E(㎫) 및 두께 t(㎛) 가 상기 식 1 및 식 2 를 만족시키므로 반도체 웨이퍼의 휨에 의한 배선 패턴 불량은 발생하지 않았다. 응력 완충층의 완충 효과는 우수하였으며 탑재후의 온도 사이클 테스트시 접속 불량이 더욱 감소하였다.
(실시예 37)
도 10 은 본 발명의 실시예인 반도체 장치의 단면도이다. 본 반도체 장치는 다음 방법에 의해 제조되었다. 제 1 배선층 (9) 형성까지의 공정은 실시예 13의 경우와 동일하다.
다음으로, 경화후 실온에서 3000㎫ 의 탄성률을 가지고 에폭시 레진, 오르토크레졸 노볼락형 경화제, 아크릴 레진, 폴리아미드-이미드 레진, 및 실리카 충전제를 포함하는 100㎛ 두께의 경화되지 않은 건막을 롤 라미네이터를 사용하여 180℃에서 접착하고 나서 1시간동안 250℃에서 열경화시켜 응력 완충층 (3) 을 얻는다. 응력 완충층에 탄산가스레이저를 사용하여 50㎛의 지름의 개구 및 200㎛의 스크라이브 라인을 노출시키기 위한 400㎛의 슬릿을 형성한다. 그리고 나서, 제 1 배선층의 랜드 (10) 의 레이저 가공 잔유물을 제거하기 위해, 과망간산 계열의 오염제거 처리액 (멜텍스사 제조 MLB497) 을 사용하여 오염제거 처리를 수행한다.
선형 슬릿과 개구가 형성된 응력 완충층 (3) 및 전체 개구를 Ar에 의해 스퍼터 에칭하여 Cu 산화막을 제거하고, 500Å 두께의 Cr과 0.5㎛ 두께의 Cu를 스퍼터 증착한다. 증착된 막상에 네거티브 PR(도쿄 오카사 제조 OFPR-N-3000) 을 회전도포하고, 프리베이킹, 노광 및 현상 공정에 의해 15㎛ 두께의 레지스트 배선 패턴을 형성한다. 그리고 나서, 10㎛ 두께의 Cu 막이 전기 도금에 의해 상기 배선 패턴내에 형성되며, 그 위에 2㎛ 두께의 Ni 막이 전기 도금에 의해 형성된다.
다음으로, 제거액 (N-303C) 을 사용하여 레지스트를 벗겨내고, 증착된 Cu 막을 과황산 암모늄/황산 용액으로 에칭하며, Cr을 과망간산 칼륨 용액으로 에칭하여 제 2 배선층 (11) 이 형성된다. 이 단계에서 제 2 배선 패턴의 불량율이 평가된다.
다음으로, 감광성 솔더 레지스트 와니스 (히타치 카세이 코교사 제조 SR9000) 를 스크린 인쇄에 의해 도포하고 80℃ 에서 20분간 건조시킨다. 그 후에, 소정의 패턴을 사용하여 노광 및 현상시키고 150℃에서 1 시간동안 경화시켜, 외부 전극과 접속시키기 위한 개구를 가지며 응력 완충층의 단부면을 덮으며 다이싱 후의 칩 단부면으로부터 50㎛ 안쪽에 단부를 가지는 외부 보호막 (5) 을 배선층 상에 형성한다.
이어서, 배선층 (4) 의 노출된 부분의 Ni 표면상에 치환도금에 의해 0.1㎛ 두께의 Au 막을 형성한다. Au가 도금된 노출된 배선층 부분상에 플럭스 (센주 킨조쿠사 제조 델타 플럭스 533) 를 금속 마스크를 사용하여 도포하고, 그 위에 0.35㎜ 의 지름을 가진 Sn-Ag-Cu계 솔더 볼을 위치시키고 적외선 리플로우 노를 사용하여 260℃ 에서 10초간 가열하여 외부 전극 (6) 을 형성한다. 최종적으로, 0.2㎜ 두께의 다이싱 톱을 사용하여 스크라이브 라인을 따라 절단하여 각각의 반도체 장치들을 분리함으로써 본 발명의 반도체 장치가 완성된다.
상기와 같이 제조된 반도체 장치를 다이싱 직후에 외관 검사한 결과, 다이싱 과정중 반도체 장치가 벗겨지는 것과 같은 패키지 불량은 발생되지 않았다.
또한, 10개의 상기 반도체 장치에 상기한 바와 동일한 온도 사이클 테스트를 1000회에 걸쳐 수행한 후 샘플을 절단하여 그 단면을 검사하였다. 또한, 각 반도체 장치를 실장 기판상에 탑재한 후 온도 사이클 테스트를 수행하였고 전기적 도통 시험을 수행하였다.
본 실시예에서도, 외부 보호막 (5) 이 칩단부면 안쪽에 형성되기 때문에, 반도체 칩 (7) 과 외부 보호막 (5) 사이에 박리 불량이 발생하지 않는다. 반도체 칩 (7) 과 칩 보호막 (8) 의 단부가 동일한 평면상에 형성된 비교예 2 에서는 박리가 많이 발생하였다. 반면, 외부 보호막 (5) 이 응력 완충층 (3) 의 단부를 덮도록 형성되기 때문에, 외부 보호막 (5) 과 응력 완충층 (3) 사이의 계면 및 반도체 칩 (7) 과 응력 완충층 (3) 사이의 계면에 박리 불량이 발생하지 않았다. 또한, 칩 보호막 (8) 의 단부가 응력 완충층 (3) 의 단부보다 안쪽에 형성되기 때문에, 응력 완충층 (3) 과 칩 보호막 (8) 사이의 계면 및 반도체 칩 (7) 과 칩 보호막 (8) 사이의 계면에 박리 불량이 발생하지 않았다. 비교예 2 의 제조 방법에 의해 제조된 반도체 장치를 다이싱 직후에 외관 검사한 결과, 10개의 테스트된 반도체 장치중 2개의 반도체 장치에서 단부 계면 박리 현상이 발생하였다. 그러나, 본 발명의 반도체 장치 제조 방법에 의한 경우, 다이싱 직후에도 패키지 불량이 발생하지 않았다.
실시예 37 내지 40 및 비교예 1 및 2 의 특성 평가 결과는 표 4 에 도시하였다.
실시예37 실시에38 실시예39 실시예40 비교예1 비교예2
칩단부면으로부터의 거리(㎛) 응력 완충층 100 100 100 100 0 0
외부 보호막 150 50 50 50 0 0
칩 보호막 150 150 150 150 - 0
응력 완충층의 탄성률E(㎫) 3000 1000 3000 400 3000 3000
응력 완충층의 두께(㎛) 100 20 20 100 20 20
다이싱직후의 패키지 불량율 (불량수/평가수) 0/10 - - - 2/10 3/10
개별 온도 사이클후의 계면 박리 불량 (불량수/평가수) 칩-응력 완충층 0/10 0/10 0/10 0/10 8/10 -
칩-칩 보호막 0/10 0/10 0/10 0/10 - 8/10
응력 완충층-칩 보호막 0/10 0/10 0/10 0/10 - 4/10
응력 완충층-외부보호막 0/10 0/10 0/10 0/10 4/10 3/10
외부보호막-칩 보호막 - - - - - -
칩-외부보호막 0/10 0/10 0/10 0/10 - -
탑재후 온도 사이클시 접속 불량 (불량수/평가수) 0/10 8/10 10/10 0/10 10/10 10/10
응력 완충층상의 배선층 패턴불량 (불량수/평가수) 9/40 0/40 10/40 0/40 12/40 11/40
(실시예 38)
반도체 장치가 실시예 37 에서와 동일한 방법으로 제조되었다. 본 실시예에서, 응력 완충층은 경화후 실온에서의 탄성률이 1000㎫ 이고, 에폭시 레진, 오르토크레졸 노볼락형 경화제, 아크릴 레진, 폴리아미드-이미드 레진 및 실리카 충전제로 구성된 경화되지 않은 20㎛ 두께의 건막을 롤 라미네이터를 사용하여 180℃에서 접착한 후, 1시간 동안 250℃에서 열경화시켜 형성된다. 실시예 37 에서와 동일한 특성 평가가 수행되었다.
본 실시예에서도, 반도체 칩 (7) 과 외부 보호막 (5) 사이의 계면, 응력 완충층 (3) 과 외부 보호막 (5) 사이의 계면 및 반도체 칩 (7) 과 응력 완충층 (3) 사이의 계면에서 박리 불량이 발생하지 않았다. 또한, 칩 보호막 (8) 의 단부가 응력 완충층 (3) 의 단부보다 안쪽에 형성되기 때문에 응력 완충층 (3) 과 칩 보호막 (8) 사이의 계면 및 반도체 칩 (7) 과 칩 보호막 (8) 사이의 계면에서 박리 불량이 발생하지 않았다.
(실시예 39)
반도체 장치가 실시예 37 에서와 동일한 방법으로 제조되었다. 본 실시예에서, 응력 완충층은 경화후 실온에서의 탄성률이 3000㎫ 이고, 에폭시 레진, 오르토크레졸 노볼락형 경화제, 아크릴 레진, 폴리아미드-이미드 레진 및 실리카 충전제로 구성된 경화되지 않은 20㎛ 두께의 건막을 롤 라미네이터를 사용하여 180℃에서 접착한 후, 1시간 동안 250℃에서 열경화시켜 형성된다. 실시예 37 에서와 동일한 특성 평가가 수행되었다.
본 실시예에서도, 반도체 칩 (7) 과 외부 보호막 (5) 사이의 계면, 응력 완충층 (3) 과 외부 보호막 (5) 사이의 계면 및 반도체 칩 (7) 과 응력 완충층 (3) 사이의 계면에서 박리 불량이 발생하지 않았다. 또한, 칩 보호막 (8) 의 단부가 응력 완충층 (3) 의 단부보다 안쪽에 형성되기 때문에, 응력 완충층 (3) 과 칩 보호막 (8) 사이의 계면 및 반도체 칩 (7) 과 칩 보호막 (8) 사이의 계면에서 박리 불량이 발생하지 않았다.
(실시예 40)
반도체 장치가 실시예 37 에서와 동일한 방법으로 제조되었다. 본 실시예에서, 응력 완충층은 경화후 실온에서의 탄성률이 400㎫ 이고, 에폭시 레진, 오르토크레졸 노볼락형 경화제, 아크릴 레진, 폴리아미드-이미드 레진 및 실리카 충전제로 구성된 경화되지 않은 100㎛ 두께의 건막을 롤 라미네이터를 사용하여 180℃에서 접착한 후, 1시간 동안 250℃에서 열경화시켜 형성된다. 실시예 37 에서와 동일한 특성 평가가 수행되었다.
본 실시예에서도, 반도체 칩 (7) 과 외부 보호막 (5) 사이의 계면, 응력 완충층 (3) 과 외부 보호막 (5) 사이의 계면 및 반도체 칩 (7) 과 응력 완충층 (3) 사이의 계면에서 박리 불량이 발생하지 않았다. 또한, 칩 보호막 (8) 의 단부가 응력 완충층 (3) 의 단부보다 안쪽에 형성되기 때문에, 응력 완충층 (3) 과 칩 보호막 (8) 사이의 계면 및 반도체 칩 (7) 과 칩 보호막 (8) 사이의 계면에서 박리 불량이 발생하지 않았다. 또한, 실온에서의 탄성률 E(㎫) 및 두께 t(㎛) 가 상기 식 1 및 식 2 를 만족시키므로 반도체 웨이퍼의 휨에 의한 배선 패턴 불량은 발생하지 않았다. 응력 완충층의 완충 효과는 우수하였으며 탑재후의 온도 사이클 테스트시 접속 불량이 더욱 감소하였다.
(비교예 1)
도 11 은 비교예인 반도체 장치의 단면도이다. 이 반도체 장치는 다음과 같은 방법으로 제조된다.
경화후 실온에서의 탄성률이 3000㎫ 이며, 에폭시 레진, 오르토크레졸 노볼락형 경화제, 아크릴 러버 및 실리카 충전제를 포함하는 경화되지 않은 100㎛ 두께의 건막을 150℃에서 롤 라미네이터를 사용하여 복수의 반도체 소자 및 Al 전극 (1) 이 형성된 실리콘 반도체 웨이퍼 표면상에 접착시킨다. 그리고 나서, 150℃에서 1시간 동안 열경화시켜 응력 완충층 (3) 을 얻는다.
다음으로, 칩상의 소자 전극 (2) 을 노출시키기 위해, 탄산 가스 레이저를 사용하여 50㎛ 지름의 개구를 소자 전극상에 형성한다. 전극상의 레이저 가공 잔유물 및 Al 전극 표면상의 산화막을 제거하기 위해, 산소 플라즈마 에칭을 수행한다. 개구가 형성된 응력 완충층 (3) 및 전체 개구상에 500Å 두께의 Cr 및 0.5㎛ 두께의 Cu를 증착시킨다. 상기 증착된 막상에 네가티브 PR (도쿄 오카사 제조 OFPR-N-3000) 을 회전 코팅하고, 프리베이킹, 노광 및 현상에 의해 15㎛ 두께의 레지스트 배선 패턴을 형성한다.
그리고 나서, 10㎛ 의 Cu 막이 전기 도금에 의해 배선 패턴내에 형성되며, 그 위에 2㎛의 Ni 막이 전기 도금에 의해 형성된다. 다음으로, 제거액 (N-303C) 을 사용하여 레지스트를 벗겨내고, 증착된 Cu 막을 과황산 암모늄/황산 용액으로 에칭하며, Cr을 과망간산 칼륨 용액으로 에칭하여 배선층 (4) 이 형성된다. 이 공정의 마지막 단계에서 배선 패턴의 불량율이 평가된다.
다음으로, 감광성 솔더 레지스트 와니스 (히타치 카세이 코교사 제조 SR9000) 를 스크린 인쇄에 의해 도포하고, 80℃ 에서 20분간 건조시킨다. 그 후에, 소정의 패턴을 사용하여 노광 및 현상시키고 150℃에서 1 시간동안 경화시키며, 외부 전극과 접속시키기 위한 개구를 가지는 외부 보호막 (5) 을 배선층상에 형성한다. 이어서, 배선층 (4) 의 노출된 부분의 Ni 표면상에 치환도금에 의해 0.1㎛ 두께의 Au 막을 형성한다. Au가 도금된 노출된 배선층 부분상에 플럭스 (센주 킨조쿠사 제조 델타 플럭스 533) 를 금속 마스크를 사용하여 도포하고, 그 위에 0.35㎜ 의 지름을 가진 Sn-Ag-Cu계 솔더 볼을 위치시키고 적외선 리플로우 노를 사용하여 260℃ 에서 10초간 가열하여 외부 전극 (6) 을 형성한다. 최종적으로, 반도체 칩 (7), 응력 완충층 (3) 및 외부 보호막 (5) 의 단부들을 각각 동일한 평면상에 형성하기 위해, 0.2㎜ 두께의 다이싱 톱을 사용하여 각각의 반도체 장치들을 분리함으로써 비교예의 반도체 장치가 완성된다.
상기와 같이 제조된 반도체 장치를 다이싱 직후에 외관 검사한 결과, 10개의 반도체 장치중 2개에서 다이싱 도중 반도체 장치 단부가 벗겨지는 패키지 불량이 발생하였다.
또한, 10개의 상기 반도체 장치들에 온도 사이클 테스트를 1000회에 걸쳐 수행한 후, 샘플 외관을 검사하였다. 또한, 각각의 반도체 장치들을 실장 기판상에 탑재하고 동일한 온도 사이클 테스트를 1000회에 걸쳐 수행하고 전기적 도통 시험을 수행하였다.
(비교예 2)
도 12 는 다른 비교예인 반도체 장치의 단면도이다. 이 반도체 장치는 다음 방법에 의해 제조된다.
네거티브 감광성 폴리이미드 레진 (히타치 카세이 코교사 제조 PL3708) 을 복수의 반도체 소자 및 Al 전극 (1) 이 형성된 실리콘 반도체 웨이퍼 표면상에 회전도포하고, 75℃에서 105초간 및 90℃에서 105초간 고온 플레이트 상에서 건조시켰다. 그 후에, 소정의 마스크를 사용하여 노광시키고 다시 125℃의 고온 플레이트 상에서 60초간 가열한 후?? 현상액 (히타치 카세이 코교사 제조 PL Developer 2N) 에서 현상하였다. 다음으로, 60초간 350℃의 질소 분위기에서 열경화시킨 후, 칩 보호막 (8) 을 형성하였다. 다음으로, 소자 전극 (1) 의 표면상의 Al 산화막을 Ar을 사용하여 스퍼터 에칭에 의해 제거하고, 500Å 두께의 Cr 및 0.5㎛ 두께의 Cu를 칩 보호막 (8) 및 모든 노출부 표면에 스퍼터 증착하여 막을 형성하였다. 네거티브 PR (도쿄 오카사 제조 OFPR-N-3000) 을 증착된 막상에 회전도포하고, 프리베이킹, 노광 및 현상 공정을 통해 15㎛ 두께의 레지스트 배선 패턴을 형성하였다. 상기 배선 패턴내에 10㎛ 두께의 Cu막을 전기도금에 의해 형성하여 제 1 배선층 (9) 을 얻는다.
다음으로, 경화후 실온에서 3000㎫ 의 탄성률을 가지고 에폭시 레진, 오르토크레졸 노볼락형 경화제, 아크릴 레진, 폴리아미드-이미드 레진, 및 실리카 충전제를 포함하는 100㎛ 두께의 경화되지 않은 건막을 롤 라미네이터를 사용하여 180℃에서 접착하고 나서 1시간동안 250℃에서 열경화시켜 응력 완충층 (3) 을 얻는다. 다음으로, 제 1 배선층의 랜드 (10) 를 노출시키기 위해, 탄산가스레이저를 사용하여, 제 1 배선층의 랜드 (10) 상에 50㎛의 지름의 개구를 형성한다.
그리고 나서, 제 1 배선층의 랜드 (10) 의 레이저 가공 잔유물을 제거하기 위해, 과망간산 계열의 오염제거 처리액 (멜텍스사 제조 MLB497) 을 사용하여 오염제거 처리를 수행한다. 개구가 형성된 응력 완충층 (3) 및 전체 개구를 Ar에 의해 스퍼터 에칭하여 Cu 산화막을 제거하고 500Å 두께의 Cr과 0.5㎛ 두께의 Cu를 스퍼터증착한다. 증착된 막상에 네가티브 PR(도쿄 오카사 제조 OFPR-N-3000) 을 회전도포하고, 프리베이킹, 노광 및 현상 공정에 의해 15㎛ 두께의 레지스트 배선 패턴을 형성한다.
그리고 나서, 10㎛ 두께의 Cu 막이 전기 도금에 의해 배선 패턴내에 형성되며, 그 위에 2㎛의 Ni 막이 전기 도금에 의해 형성된다. 다음으로, 제거액 (N-303C) 을 사용하여 레지스트를 벗겨내고, 증착된 Cu 막을 과황산 암모늄/황산 용액으로 에칭하며, Cr을 과망간산 칼륨 용액으로 에칭하여 제 2 배선층 (11) 이 형성된다. 이 공정의 마지막 단계에서 제 2 배선 패턴의 불량율이 평가된다.
다음으로, 감광성 솔더 레지스트 와니스 (히타치 카세이 코교사 제조 SR9000) 를 스크린 인쇄에 의해 도포하고 80℃ 에서 20분간 건조시킨다. 그 후에, 소정의 패턴을 사용하여 노광 및 현상시키고 150℃에서 1 시간동안 경화시켜, 외부 전극과 접속시키기 위한 개구를 가지는 외부 보호막 (5) 을 배선층 상에 형성한다. 이어서, 배선층 (4) 의 노출된 부분의 Ni 표면상에 치환도금에 의해 0.1㎛ 두께의 Au 막을 형성한다. Au가 도금된 노출된 배선층 부분상에 플럭스 (센주 킨조쿠사 제조 델타 플럭스 533) 를 금속 마스크를 사용하여 도포하고, 그 위에 0.35㎜ 의 지름을 가진 Sn-Ag-Cu계 솔더 볼을 위치시키고 적외선 리플로우 노를 사용하여 260℃ 에서 10초간 가열하여 외부 전극 (6) 을 형성한다. 최종적으로, 0.2㎜ 두께의 다이싱 톱을 사용하여 스크라이브 라인을 따라 절단하여 각각의 반도체 장치들을 분리함으로써 비교예의 반도체 장치가 완성된다.
상기와 같이 제조된 반도체 장치를 다이싱 직후에 외관 검사한 결과, 10개의 반도체 장치중 3개에서 다이싱 도중 반도체 장치의 단부가 벗겨지는 패키지 불량이 발생하였다.
또한, 상기 10개의 반도체 장치를 사용하여 온도 사이클 테스트를 1000회에 걸쳐 수행하여 샘플 외관을 검사하였고 각 반도체 장치를 실장 기판상에 탑재하고 전기적 도통 시험을 수행하였다.
상기 실시예의 반도체 장치들을 비교예 1 및 2 의 반도체 장치들과 비교해 보면, 응력 완충층의 단부 또는 칩 보호막 단부를 반도체 칩의 단부보다 안쪽에 형성함으로써, 각 반도체 장치에 대한 온도 사이클 테스트후에 반도체 칩과 응력 완충층 사이의 계면 및 반도체 칩과 칩 보호막 사이의 계면에서 박리 불량이 발생하는 것을 방지할 수 있다. 또한, 다이싱 직후의 패키지 불량도 비교예 1 및 2의 반도체 장치 제조 방법에 의한 경우보다 훨씬 감소하였다.
본 발명은 패키지 실장시의 열응력의 집중 및 칩의 다이싱 시의 기계적 응력을 억제할 수 있다. 따라서, 본 발명에 의하면, 칩과 레진층에 박리 불량을 거의 발생시키지 않아 높은 수율로 고신뢰도의 반도체 장치를 제조할 수 있게 된다.

Claims (23)

  1. 회로 및 전극이 형성된 반도체 칩의 면 상에,
    상기 전극의 일부를 제외하고 응력 완충층을 가지고,
    상기 응력 완충층 상의 일부에 상기 전극에 접속된 배선층을 가지고,
    상기 배선층 상 및 상기 응력 완충층 상에 외부 보호막을 가지고,
    그 외부 보호막의 소정의 장소에 상기 배선층의 일부가 노출된 창을 가지고,
    그 창을 통해 상기 배선층과 전기적으로 접속된 외부 전극
    을 갖는 반도체 장치로서, 상기 응력 완충층, 배선층, 외부 보호막 및 외부 전극이 상기 반도체 칩의 단부보다 안쪽에 형성되고, 상기 응력 완충층의 실온의 탄성률(E)이 400㎫ 이상 및 그 두께(t)가 20㎛ 이상이고, 다음 식 (2)의
    log(t) ≤ -1.063log(E) + 4.839 ‥‥‥ (2)
    인 관계를 만족하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 외부 보호막이 응력 완충층 단부보다도 안쪽에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 외부 보호막 단부가 응력 완충층 단부보다도 바깥쪽에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 삭제
  5. 회로 및 전극이 형성된 반도체 칩의 면 상에,
    상기 전극의 일부를 제외하고 칩 보호막을 가지고,
    그 칩 보호막 상에 상기 전극에 접속된 제1 배선층과 응력 완충층을 가지고,
    상기 응력 완충층 상의 일부에 제1 배선층에 접속된 제2 배선층을 가지고,
    상기 제2 배선층 및 응력 완충층 상에 외부 보호막을 가지고,
    그 외부 보호막의 소정의 장소에 상기 제2 배선층의 일부가 노출된 창을 가지고,
    그 창을 통해 상기 제2 배선층과 전기적으로 접속된 외부 전극
    을 가지는 반도체 장치로서, 상기 칩 보호막, 응력 완충층, 제1 및 제2 배선층, 외부 보호막 및 외부 전극이 반도체 칩의 단부보다 안쪽에 형성되고, 상기 응력 완충층의 실온의 탄성률(E)이 400㎫ 이상 및 그 두께(t)가 20㎛ 이상이고, 다음 식 (2)의
    log(t) ≤ -1.063log(E) + 4.839 ‥‥‥ (2)
    인 관계를 만족하는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서, 상기 외부 보호막이 응력 완충층 단부보다도 안쪽에 형성되 어 있는 것을 특징으로 하는 반도체 장치.
  7. 제5항에 있어서, 상기 외부 보호막 단부가 응력 완충층 단부보다도 바깥쪽에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제6항에 있어서, 상기 칩 보호막 단부가 응력 완충층 단부보다도 바깥쪽에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  9. 제6항에 있어서, 상기 칩 보호막이 응력 완충층 단부보다도 안쪽에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제7항에 있어서, 상기 칩 보호막 단부가 외부 보호막 단부보다도 바깥쪽에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  11. 제7항에 있어서, 상기 칩 보호막이 외부 보호막 단부보다도 안쪽에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  12. 제1항 내지 제3항, 또는 제5항 내지 제11항 중 어느 한 항에 있어서, 상기 응력 완충층의 실온의 탄성률(E) 및 그 두께(t)가, 다음 식 (1)의
    log(t) ≥ 0.988log(E) - 1.515 ‥‥‥ (1)
    인 관계를 만족하는 것을 특징으로 하는 반도체 장치.
  13. (1) 복수의 반도체 소자가 형성된 반도체 웨이퍼의 회로 형성면 상에 응력 완충층을 형성하는 공정,
    (2) 상기 반도체 웨이퍼의 전극 상의 응력 완충층에 칩의 전극을 노출시키기 위한 개구부를 형성하는 공정,
    (3) 상기 반도체 웨이퍼를 절단하기 위한 스크라이브 라인 상의 응력 완충층에 홈을 형성하는 공정,
    (4) 상기 응력 완충층 상에 상기 개구부를 통해 상기 반도체 칩의 전극에 접속된 배선층을 형성하는 공정,
    (5) 상기 스크라이브 라인을 제외하고 응력 완충층 및 배선층 상에, 외부 전극을 접속하기 위한 창을 가지는 외부 보호막을 형성하는 공정,
    (6) 상기 외부 전극을 형성하는 공정,
    (7) 상기 반도체 웨이퍼를, 절단 후에 얻어지는 반도체 장치가 동작하는 최소 단위가 되도록 절단하는 공정을 포함하고,
    상기 응력 완충층의 실온의 탄성률(E)이 400㎫ 이상 및 그 두께(t)가 20㎛ 이상이고, 다음 식 (2)의
    log(t) ≤ -1.063log(E) + 4.839 ‥‥‥ (2)
    인 관계를 만족하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서, 공정 (5) 대신에,
    상기 응력 완충층 및 배선층 상에, 외부 전극을 접속하기 위한 창과 응력 완충층 단부보다 안쪽에 단부를 가지는 외부 보호막을 형성하는 공정 (5a)
    를 포함하는 반도체 장치의 제조 방법.
  15. 제13항에 있어서, 공정 (5) 대신에,
    상기 응력 완충층 및 배선층 상에, 외부 전극을 접속하기 위한 창과 상기 스크라이브 라인과 응력 완충층 단부의 사이에 단부를 가지는 외부 보호막을 형성하는 공정 (5b)
    를 포함하는 반도체 장치의 제조 방법.
  16. (1) 복수의 반도체 소자가 형성된 반도체 웨이퍼의 전극 및 반도체 웨이퍼 절단을 위한 스크라이브 라인을 제외하고 회로 형성면 상에 칩 보호막을 형성하는 공정,
    (2) 상기 칩 보호막 상에 상기 전극과 전기적으로 접속된 제1 배선층을 형성하는 공정,
    (3) 상기 칩 보호막과 상기 제1 배선층 상에 응력 완충층을 형성하는 공정,
    (4) 상기 응력 완충층에 상기 제1 배선층의 일부를 노출시키기 위한 개구부를 형성하는 공정,
    (5) 상기 스크라이브 라인 상의 응력 완충층에 홈을 형성하는 공정,
    (6) 상기 응력 완충층 상에, 상기 응력 완충층에 형성된 개구부를 통해 상기 제1 배선층의 일부에 접속된 제2 배선층을 형성하는 공정,
    (7) 상기 스크라이브 라인을 제외하고 응력 완충층 및 제2 배선층 상에, 외부 전극을 접속하기 위한 창을 가지는 외부 보호막을 형성하는 공정,
    (8) 상기 외부 전극을 형성하는 공정,
    (9) 상기 반도체 웨이퍼를, 절단 후에 얻어지는 반도체 장치가 동작하는 최소 단위가 되도록 절단하는 공정을 포함하고,
    상기 응력 완충층의 실온의 탄성률(E)이 400㎫ 이상 및 그 두께(t)가 20㎛ 이상이고, 다음 식 (2)의
    log(t) ≤ -1.063log(E) + 4.839 ‥‥‥ (2)
    인 관계를 만족하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제16항에 있어서, (7) 공정 대신에,
    (7a) 상기 응력 완충층 및 제2 배선층 상에, 외부 전극을 접속하기 위한 창과 응력 완충층 단부보다 안쪽에 단부를 가지는 외부 보호막을 형성하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  18. (1) 복수의 반도체 소자가 형성된 반도체 웨이퍼의 전극 및 반도체 웨이퍼 절단을 위한 스크라이브 라인을 제외하고 회로 형성면 상에 칩 보호막을 형성하는 공정,
    (2) 상기 칩 보호막 상에 상기 전극과 전기적으로 접속된 제1 배선층을 형성하는 공정,
    (3) 상기 칩 보호막과 상기 제1 배선층 상에, 칩 보호막 단부보다 안쪽에 단부를 가지는 응력 완충층을 형성하는 공정,
    (4) 상기 응력 완충층에 상기 제1 배선층의 일부를 노출시키기 위한 개구부를 형성하는 공정,
    (5) 상기 응력 완충층 상에, 상기 응력 완충층에 형성된 개구부를 통해 상기 제1 배선층의 일부에 접속된 제2 배선층을 형성하는 공정,
    (6) 상기 응력 완충층 및 제2 배선층 상에, 외부 전극을 접속하기 위한 창과 응력 완충층 단부보다 안쪽에 단부를 가지는 외부 보호막을 형성하는 공정,
    (7) 상기 외부 전극을 형성하는 공정,
    (8) 상기 반도체 웨이퍼를, 절단 후에 얻어지는 반도체 장치가 동작하는 최소 단위가 되도록 절단하는 공정을 포함하고,
    상기 응력 완충층의 실온의 탄성률(E)이 400㎫ 이상 및 그 두께(t)가 20㎛ 이상이고, 다음 식 (2)의
    log(t) ≤ -1.063log(E) + 4.839 ‥‥‥ (2)
    인 관계를 만족하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. (1) 복수의 반도체 소자가 형성된 반도체 웨이퍼의 전극 및 반도체 웨이퍼 절단을 위한 스크라이브 라인을 제외하고 회로 형성면 상에 칩 보호막을 형성하는 공정,
    (2) 상기 칩 보호막 상에 상기 전극과 전기적으로 접속된 제1 배선층을 형성하는 공정,
    (3) 상기 칩 보호막과 상기 제1 배선층 상에 응력 완충층을 형성하는 공정,
    (4) 상기 응력 완충층에 상기 제1 배선층의 일부를 노출시키기 위한 개구부를 형성하는 공정,
    (5) 상기 스크라이브 라인과 상기 칩 보호막 단부의 사이에 응력 완충층의 단부가 형성되도록 홈을 형성하는 공정,
    (6) 상기 응력 완충층 상에, 상기 응력 완충층에 형성된 개구부를 통해 상기 제1 배선층의 일부에 접속된 제2 배선층을 형성하는 공정,
    (7) 상기 응력 완충층 및 제2 배선층 상에, 외부 전극을 접속하기 위한 창과 응력 완충층 단부보다 안쪽에 단부를 가지는 외부 보호막을 형성하는 공정,
    (8) 상기 외부 전극을 형성하는 공정,
    (9) 상기 반도체 웨이퍼를, 절단 후에 얻어지는 반도체 장치가 동작하는 최소 단위가 되도록 절단하는 공정을 포함하고,
    상기 응력 완충층의 실온의 탄성률(E)이 400㎫ 이상 및 그 두께(t)가 20㎛ 이상이고, 다음 식 (2)의
    log(t) ≤ -1.063log(E) + 4.839 ‥‥‥ (2)
    인 관계를 만족하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. (1) 복수의 반도체 소자가 형성된 반도체 웨이퍼의 전극 및 반도체 웨이퍼 절단을 위한 스크라이브 라인을 제외하고 회로 형성면 상에 칩 보호막을 형성하는 공정,
    (2) 상기 칩 보호막 상에 상기 전극과 전기적으로 접속된 제1 배선층을 형성하는 공정,
    (3) 상기 칩 보호막과 상기 제1 배선층 상에, 칩 보호막 단부보다 안쪽에 단부를 가지는 응력 완충층을 형성하는 공정,
    (4) 상기 응력 완충층에 상기 제1 배선층의 일부를 노출시키기 위한 개구부를 형성하는 공정,
    (5) 상기 응력 완충층 상에, 상기 응력 완충층에 형성된 개구부를 통해 상기 제1 배선층의 일부에 접속된 제2 배선층을 형성하는 공정,
    (6) 상기 응력 완충층 및 제2 배선층 상에, 외부 전극을 접속하기 위한 창과 칩 보호막 단부와 동일면 상에 단부를 가지는 외부 보호막을 형성하는 공정,
    (7) 외부 전극을 형성하는 공정,
    (8) 상기 반도체 웨이퍼를, 절단 후에 얻어지는 반도체 장치가 동작하는 최소 단위가 되도록 절단하는 공정을 포함하고,
    상기 응력 완충층의 실온의 탄성률(E)이 400㎫ 이상 및 그 두께(t)가 20㎛ 이상이고, 다음 식 (2)의
    log(t) ≤ -1.063log(E) + 4.839 ‥‥‥ (2)
    인 관계를 만족하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. (1) 복수의 반도체 소자가 형성된 반도체 웨이퍼의 전극 및 반도체 웨이퍼 절단을 위한 스크라이브 라인을 제외하고 회로 형성면 상에 칩 보호막을 형성하는 공정,
    (2) 상기 칩 보호막 상에 상기 전극과 전기적으로 접속된 제1 배선층을 형성하는 공정,
    (3) 상기 칩 보호막과 상기 제1 배선층 상에, 칩 보호막 단부보다 안쪽에 단부를 가지는 응력 완충층을 형성하는 공정,
    (4) 상기 응력 완충층에 상기 제1 배선층의 일부를 노출시키기 위한 개구부를 형성하는 공정,
    (5) 상기 응력 완충층 상에, 상기 응력 완충층에 형성된 개구부를 통해 상기 제1 배선층의 일부에 접속된 제2 배선층을 형성하는 공정,
    (6) 상기 응력 완충층 및 제2 배선층 상에, 외부 전극을 접속하기 위한 창과 칩 보호막 단부와 응력 완충층 단부의 사이에 단부를 가지는 외부 보호막을 형성하는 공정,
    (7) 상기 외부 전극을 형성하는 공정,
    (8) 상기 반도체 웨이퍼를, 절단 후에 얻어지는 반도체 장치가 동작하는 최소 단위가 되도록 절단하는 공정을 포함하고,
    상기 응력 완충층의 실온의 탄성률(E)이 400㎫ 이상 및 그 두께(t)가 20㎛ 이상이고, 다음 식 (2)의
    log(t) ≤ -1.063log(E) + 4.839 ‥‥‥ (2)
    인 관계를 만족하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. (1) 복수의 반도체 소자가 형성된 반도체 웨이퍼의 전극 및 반도체 웨이퍼 절단을 위한 스크라이브 라인을 제외하고 회로 형성면 상에 칩 보호막을 형성하는 공정,
    (2) 상기 칩 보호막 상에 상기 전극과 전기적으로 접속된 제1 배선층을 형성하는 공정,
    (3) 상기 칩 보호막과 상기 제1 배선층 상에 응력 완충층을 형성하는 공정,
    (4) 상기 응력 완충층에 상기 제1 배선층의 일부를 노출시키기 위한 개구부를 형성하는 공정,
    (5) 상기 스크라이브 라인과 상기 칩 보호막의 단부의 사이에 단부를 가지는 응력 완충층을 형성하는 공정,
    (6) 상기 응력 완충층 상에, 상기 응력 완충층에 형성된 개구부를 통해 상기 제1 배선층의 일부에 접속된 제2 배선층을 형성하는 공정,
    (7) 상기 응력 완충층 및 제2 배선층 상에, 외부 전극을 접속하기 위한 창과 응력 완충층 단부와 스크라이브 라인의 사이에 단부를 가지는 외부 보호막을 형성하는 공정,
    (8) 외부 전극을 형성하는 공정,
    (9) 상기 반도체 웨이퍼를, 절단 후에 얻어지는 반도체 장치가 동작하는 최소 단위가 되도록 절단하는 공정을 포함하고,
    상기 응력 완충층의 실온의 탄성률(E)이 400㎫ 이상 및 그 두께(t)가 20㎛ 이상이고, 다음 식 (2)의
    log(t) ≤ -1.063log(E) + 4.839 ‥‥‥ (2)
    인 관계를 만족하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제13항 내지 제22항 중 어느 한 항에 있어서, 상기 응력 완충층의 실온의 탄성률(E) 및 그 두께(t)가 다음 식 (1)의
    log(t) ≥ 0.988log(E) - 1.515 ‥‥‥ (1)
    인 관계를 만족하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1140694A (ja) 1997-07-16 1999-02-12 Oki Electric Ind Co Ltd 半導体パッケージおよび半導体装置とその製造方法
US6890796B1 (en) 1997-07-16 2005-05-10 Oki Electric Industry Co., Ltd. Method of manufacturing a semiconductor package having semiconductor decice mounted thereon and elongate opening through which electodes and patterns are connected
US20030218246A1 (en) * 2002-05-22 2003-11-27 Hirofumi Abe Semiconductor device passing large electric current
JP3655901B2 (ja) * 2002-08-19 2005-06-02 株式会社東芝 半導体装置の製造方法
WO2005033136A1 (en) * 2003-09-29 2005-04-14 Children's Hospital, Inc. Unique integrin binding site in connective tissue growth factor (ctgf)
JP4264823B2 (ja) 2004-03-08 2009-05-20 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
JP4065959B2 (ja) * 2004-08-31 2008-03-26 国立大学法人東北大学 液晶表示装置、スパッタリングターゲット材および銅合金
US7718904B2 (en) * 2005-11-15 2010-05-18 Intel Corporation Enhancing shock resistance in semiconductor packages
JP2007317692A (ja) * 2006-05-23 2007-12-06 Casio Comput Co Ltd 半導体装置およびその製造方法
JP6657515B2 (ja) * 2015-08-31 2020-03-04 株式会社ディスコ ウェーハを処理する方法および該方法で使用するための保護シート
CN112885793A (zh) * 2021-03-12 2021-06-01 苏州晶方半导体科技股份有限公司 芯片封装结构及其制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06209165A (ja) * 1993-01-11 1994-07-26 Toray Ind Inc 多層配線構成体
JPH1092865A (ja) * 1996-09-10 1998-04-10 Matsushita Electron Corp 半導体装置およびその製造方法
WO1998025298A1 (fr) * 1996-12-04 1998-06-11 Seiko Epson Corporation Dispositif a semiconducteur, procede de fabrication dudit dispositif, plaquette de circuit et materiel electronique
JPH1187558A (ja) * 1997-09-11 1999-03-30 Oki Electric Ind Co Ltd 外部接続端子付半導体素子
JPH11354560A (ja) * 1998-06-09 1999-12-24 Matsushita Electron Corp 半導体装置の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5148265A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies with fan-in leads
JP3621182B2 (ja) 1996-02-23 2005-02-16 株式会社シチズン電子 チップサイズパッケージの製造方法
JPH1027827A (ja) 1996-07-10 1998-01-27 Toshiba Corp 半導体装置の製造方法
JP2828056B2 (ja) * 1996-08-20 1998-11-25 日本電気株式会社 半導体装置及びその製造方法
TW422874B (en) * 1996-10-08 2001-02-21 Hitachi Chemical Co Ltd Semiconductor device, semiconductor chip mounting substrate, methods of manufacturing the device and substrate, adhesive, and adhesive double coated film
US6093971A (en) * 1996-10-14 2000-07-25 Fraunhofer-Gesellschaft Zur Forderung Der Angewandten Forschung E.V. Chip module with conductor paths on the chip bonding side of a chip carrier
JPH10173003A (ja) * 1996-12-13 1998-06-26 Sharp Corp 半導体装置とその製造方法およびフィルムキャリアテープとその製造方法
TW330337B (en) * 1997-05-23 1998-04-21 Siliconware Precision Industries Co Ltd Semiconductor package with detached die pad
JPH10335567A (ja) * 1997-05-30 1998-12-18 Mitsubishi Electric Corp 半導体集積回路装置
US6034437A (en) * 1997-06-06 2000-03-07 Rohm Co., Ltd. Semiconductor device having a matrix of bonding pads
US6040630A (en) * 1998-04-13 2000-03-21 Harris Corporation Integrated circuit package for flip chip with alignment preform feature and method of forming same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06209165A (ja) * 1993-01-11 1994-07-26 Toray Ind Inc 多層配線構成体
JPH1092865A (ja) * 1996-09-10 1998-04-10 Matsushita Electron Corp 半導体装置およびその製造方法
WO1998025298A1 (fr) * 1996-12-04 1998-06-11 Seiko Epson Corporation Dispositif a semiconducteur, procede de fabrication dudit dispositif, plaquette de circuit et materiel electronique
JPH1187558A (ja) * 1997-09-11 1999-03-30 Oki Electric Ind Co Ltd 外部接続端子付半導体素子
JPH11354560A (ja) * 1998-06-09 1999-12-24 Matsushita Electron Corp 半導体装置の製造方法

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Publication number Publication date
US6348741B1 (en) 2002-02-19
JP2001237348A (ja) 2001-08-31
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