KR20040061257A - 도금 인입선을 사용하지 않는 패키지 기판 및 그 제조 방법 - Google Patents

도금 인입선을 사용하지 않는 패키지 기판 및 그 제조 방법 Download PDF

Info

Publication number
KR20040061257A
KR20040061257A KR1020020087414A KR20020087414A KR20040061257A KR 20040061257 A KR20040061257 A KR 20040061257A KR 1020020087414 A KR1020020087414 A KR 1020020087414A KR 20020087414 A KR20020087414 A KR 20020087414A KR 20040061257 A KR20040061257 A KR 20040061257A
Authority
KR
South Korea
Prior art keywords
plating
dry film
plated
package substrate
gold
Prior art date
Application number
KR1020020087414A
Other languages
English (en)
Other versions
KR100499006B1 (ko
Inventor
이종진
김태귀
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR10-2002-0087414A priority Critical patent/KR100499006B1/ko
Priority to JP2003157618A priority patent/JP3895303B2/ja
Priority to TW092119322A priority patent/TWI246753B/zh
Priority to US10/626,437 priority patent/US6872590B2/en
Publication of KR20040061257A publication Critical patent/KR20040061257A/ko
Application granted granted Critical
Publication of KR100499006B1 publication Critical patent/KR100499006B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/24—Reinforcing the conductive pattern
    • H05K3/243—Reinforcing the conductive pattern characterised by selective plating, e.g. for finish plating of pads
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0352—Differences between the conductors of different layers of a multilayer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703—Plating
    • H05K2203/072—Electroless plating, e.g. finish plating or initial plating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703—Plating
    • H05K2203/0723—Electroplating, e.g. finish plating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/13—Moulding and encapsulation; Deposition techniques; Protective layers
    • H05K2203/1377—Protective layers
    • H05K2203/1394—Covering open PTHs, e.g. by dry film resist or by metal disc
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/14—Related to the order of processing steps
    • H05K2203/1476—Same or similar kind of process performed in phases, e.g. coarse patterning followed by fine patterning
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • H05K3/061—Etching masks
    • H05K3/064—Photoresists
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/425—Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern
    • H05K3/426—Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern initial plating of through-holes in substrates without metal
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/425—Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern
    • H05K3/427—Plated through-holes or plated via connections characterised by the sequence of steps for plating the through-holes or via connections in relation to the conductive pattern initial plating of through-holes in metal-clad substrates

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명은 패키지 기판에 있어서 반도체칩이 실장되는 와이어 본딩 패드와 솔더볼 패드를 형성할 경우, 도금 인입선 없이 와이어 본딩 패드에 전해 금도금을 하고 솔더볼 패드에는 OSP 또는 금 두께가 얇은 무전해 금도금 처리한 패키지 기판 및 그 제조 방법에 관한 것이다. 본 발명에 따른 패키지 기판의 제조 방법은, a) 복수의 도통홀이 형성되어 있는 베이스 기판의 전면을 동도금하는 단계; b) 도통홀 상부에 제1 드라이필름을 적층하고, 현상하는 단계; c) 제1 드라이필름이 적층된 부분 이외의 부분의 동박을 제거하여 회로를 형성하는 단계; d) 제1 드라이필름을 박리하고, 전해 금도금될 상부면만 노출되도록 베이스 기판에 제2 드라이필름을 노광 및 현상하는 단계; e) 전해 금도금 단자를 솔더볼 패드 면에 접지시키고 와이어 본딩 패드에 전해 금도금하는 단계; f) 제2 드라이필름을 박리액을 사용하여 제거하는 단계; g) 제3 드라이필름을 노광 및 현상하는 단계; h) 노출된 동박을 식각액으로 제거하여 회로를 형성하는 단계; i) 제3 드라이필름을 박리액을 사용하여 제거하는 단계; j) 솔더 레지스트를 도포하고, 이를 노광, 현상 및 건조시키는 단계; 및 k) 솔더볼 패드를 OSP 표면 처리하는 단계를 포함한다.

Description

도금 인입선을 사용하지 않는 패키지 기판 및 그 제조 방법 {A package substrate for electrolytic leadless plating, and its manufacturing method}
본 발명은 도금 인입선 없이 도금되는 패키지 기판 및 그 제조 방법에 관한 것으로, 보다 구체적으로, 볼 그리드 어레이(Ball Grad Array, 이하 'BGA'이라고 함) 및 CSP(Chip Scale Package) 등의 패키지 기판(Package Substrate)의 전해 금도금에 있어서, 패키지 기판의 반도체칩이 실장되는 와이어 본딩 패드와 솔더볼 패드(solder ball pad)를 형성할 경우, 와이어 본딩 패드에 도금 인입선 없이 전해금도금을 하고 솔더볼 패드에는 OSP(Organic Solderability Preservatives) 또는 금 두께가 얇은 무전해 금도금 처리한 패키지 기판 및 그 제조 방법에 관한 것이다.
최근 집적회로가 경박단소화됨에도 불구하고 집적회로 패키지에서 나오는 리드(lead)수는 오히려 증가되고 있다. 소형 패키지용 캐리어 상에 많은 리드를 설치하는 문제를 해결하는 방법 중 하나가 핀그리드 어레이(Pin Grid Array; PGA)로 이루어진 캐리어를 갖도록 하는 것이다. 그러나, PGA 캐리어는 소형 캐리어상의 많은 리드를 설치할 수 있지만 핀 또는 리드가 취약하여 쉽게 부러지거나 혹은 고밀도 집적에 한계가 있다.
이러한 PGA에 따른 결점을 보완하기 위해 최근 BGA 패키지 기판의 사용이 일반화되고 있는데, 이와 같은 BGA 패키지 기판이 사용되는 것은 핀(pin)보다 미세한 솔더볼(solder ball)을 사용함으로써 기판의 고밀도화가 용이하기 때문이며, 대부분 반도체칩을 실장하는 패키지 기판으로서 사용되고 있다.
이와 같은 종래의 BGA 패키지 기판을 간략하게 설명하면, 도 1에 도시된 바와 같이, 종래의 핀(pin) 대신 솔더볼(solder ball)(8)이 형성되는 구조를 갖는다. 즉 동박 적층판(이하, 'CCL'(Copper Clad Laminate) 이라고 함)(4)에 통상의 사진식각 공정을 통하여 내층회로를 형성하고, 다수 CCL(4)을 가압하여 적층하며, 내층회로를 도통시키기 위한 비아홀(2)을 가공하여 동도금(3) 작업으로 비아홀(2)을 도통하며, 이후, 상기 적층된 외측 CCL(4)에 반도체칩이 접속되는 본드 핑거(bond finger)(1)를 갖는 외층회로(6)를 사진식각 공정을 통하여 형성하며, 상기 외층회로(6)와 함께 솔더볼 패드(7)를 형성하고, 다음에 솔더볼(8) 접속 및 솔더마스크(solder mask)(5)를 형성하게 된다.
이때, 상기 반도체칩이 접속되는 본드 핑거(1)와 솔더볼(8)이 접속되는 패드(7)의 전기적인 접속상태를 향상시키기 위한 도금작업을 수행할 경우 금도금 인입선(Plating Lead Line)을 형성하는데, 각각의 솔더볼(8)이 접속되는 패드(7)에 개별적인 각각의 금도금 인입선을 연결하고 동시에, 도면에는 도시하지 않았지만, 상기 패드(7)와 접속되고 비아홀(2)을 통하여 본드 핑거(1)에 연결하게 된다. 도 2는 종래의 기술에 따른 도금 인입선에 의해 도금된 패키지 기판의 평면도로서, 솔더볼 패드(8)에 도금 인입선(9)이 형성되어 있는 것을 도시하고 있다. 여기서, 도금 인입선(9)이 형성되는 부분은 도 1의 A로 표시되는 부분이다. 실질적으로, 이러한 도금 인입선에 의해 회로의 고밀도화가 제한을 받게 된다.
한편, 상기 외층회로(6)가 구성된 CCL(4)에는 집적회로 칩이 실장되어 도선으로서 상기 외층회로(6)와 연결되고, 그 상측으로 충진재가 도포되어 외부 환경으로부터 보호되며, 따라서 BGA 패키지 기판(10)의 경우에는 PGA 기판과 달리 핀에 의해 주회로 기판과 연결되는 것이 아니라 CCL(4)의 패드(7)에 솔더볼(8)이 형성되어 주회로 기판과 도통되며, 이런 이유로 BGA는 PGA보다 소형화가 용이하고, 결국 기판(10)의 고밀도화가 가능해진다.
그러나, 이와 같은 종래의 패키지 기판(10)에 있어서는, 현재 회로의 고밀도화 및 이를 사용하는 장치의 소형화로 상기 BGA 패키지 기판의 솔더볼(solder ball)(8) 피치(pitch)(솔더볼간의 간격)가 극히 미세하게 되고, 동시에 반도체칩이실장되는 본드 핑거(1) 주변의 회로 고밀도화로 본드 핑거(1)와 패드(7)의 금도금 작업을 수행하기 위한 금도금 인입선의 고밀도화가 어렵다는 문제가 제기되고 있다.
이하, 도 3a 내지 도 3h를 참조하여 종래 기술에 따라 도금 인입선에 의해 금도금되는 패키지 기판의 제조 방법에 대해 설명한다.
먼저, 베이스 기판인 CCL(11+12)에 복수의 도통홀(13)을 가공하고(도 3a 참조), 이후, 상기 베이스 기판의 표면과 상기 도통홀 내벽을 동도금(14)한다(도 3b 참조).
이후, 패키지 기판 제품에 회로를 형성하기 위해 베이스 기판인 CCL에 드라이필름(15)을 코팅, 노광 및 현상하여 회로를 형성(Patterning)한다(도 3c 참조). 여기서, 상기 CCL(11+12)은 절연재(11) 및 이 절연재(11)의 상부 및 하부면에 형성된 동박(12)을 포함한다. 실질적으로는, 상기 CCL에 기계적 드릴을 사용하여 다수의 비아홀(13)을 형성한 후에 동도금(14)을 실시하며, 이후 상기 드라이필름(15)을 코팅, 노광, 현상에 의해 회로를 형성하게 된다.
다음에, 상기 드라이필름(15)을 식각 레지스트로 하여 노출된 동을 식각액으로 제거하여 회로를 형성한다(Pattern Etching). 이때 향후의 금도금이 진행될 시에 사용되는 도금 인입선이 동일 방법으로 동시에 형성된다. 여기서 도면부호 16은 노출된 동이 식각된 부위를 나타낸다(도 3d 참조).
다음에, 상기와 같은 식각 이후에 식각 레지스트로 사용한 드라이필름(15)을 박리액을 사용하여 제거한다(도 3e 참조).
다음에, 솔더 레지스트(LPSR)(17)를 도포하고, 이를 노광 및 현상시킨 후에, 이를 건조시킨다(도 3f 참조).
다음에, 기형성된 도금 인입선을 통해 전류를 인가하면서, 상기 도금 인입선 통해 와이어 본딩 패드와 솔더볼 패드에 금도금(18)을 한다. 이때의 도금은 전해 금도금(Ni-Au Plating)으로서, 도금되는 금의 두께는 통상적으로 0.5∼1.0㎛ 정도이다(도 3g 참조).
구체적으로, 반도체칩 등이 실장되는 패키지 기판을 표면 처리(Metal Finishing)하기 위해서 전해 금도금(Electrolytic Au Plating)이 주로 적용되고 있다. 그 이유는 신뢰성(Reliability)적인 측면에서 전해 금도금이 무전해 금도금(Electroless Au Plating)에 비해 우수하기 때문이다. 하지만, 전해 금도금을 하기 위해서는 전술한 바와 같이 도금 인입선을 제품에 삽입하여 설계해야 하므로 회로 밀집도(Line Density)가 떨어져 고밀집도의 회로 제품 제조시에는 문제가 되고 있다.
이후, 라우터(Router)나 다이싱(Dicing)을 사용하여 상기 도금 인입선을 절단하게 된다(도 3h 참조). 여기서, 도면부호 19는 다이싱이 진행되는 부분이다. 즉, 상기 전해 금도금 완료 후에 라우터나 다이싱으로 도금 인입선을 절단하게 되는데, 이때 도금 인입선이 패키지 기판에 잔류하게 되어 전기신호 전달시 노이즈(Noise)를 유발하게 되어 제품의 전기적 특성(Electrical Performance)을 저하시키는 문제를 갖고 있다.
또한, 도 4a 내지 도 4f를 참조하여 종래 기술에 따라 도금 인입선에 의해금도금되는 패키지 기판의 또 다른 제조 방법에 대해 설명한다.
도 4a는 전술한 도 3a 내지 도 3e의 바로 다음 단계를 나타내므로, 도 4a의 이전 단계는 전술한 도 3a 내지 도 3e를 참조하기로 하고, 상세한 설명은 생략한다.
따라서, 도 3e와 같이, 식각 레지스트로 사용된 드라이필름을 제거한 후, 솔더 레지스트를 도포, 노광, 현상, 건조시킨다(도 4a 참조).
이후, 와이어 본딩 패드만을 금도금하기 위해 기판의 솔더볼 패드 면에 드라이필름(21)을 코팅, 노광 및 현상한다(도 4b 참조).
이후, 도금 인입선을 통해 와이어 본딩 패드에 0.5∼1.5㎛ 정도로 금도금을 한다(도 4c 참조).
다음에, 상기와 같은 금도금 이후 도금 레지스트로 사용한 드라이필름을 박리액을 사용하여 제거하고(도 4d 참조), 라우터나 다이싱을 사용하여 도금 인입선을 절단한다(도 4e 참조). 여기서, 도면부호 19는 다이싱이 진행되는 부분이다. 즉, 상기 전해 금도금 완료 후에 라우터나 다이싱으로 도금 인입선을 절단하게 된다.
이후, 솔더볼 패드 표면에 OSP 약품을 코팅하여 상기 솔더볼 패드를 표면처리(OSP)(22) 한다(도 4f 참조).
이때 상기 도금 인입선이 패키지 기판에 잔류하게 되어 전기신호 전달시 노이즈(Noise)를 유발하게 되어 제품의 전기적 특성(Electrical Performance)을 저하시키는 문제를 갖고 있다.
한편, 최근 패키지 기판 업체들은 도금 인입선을 사용하지 않고 전해 금도금할 수 있는 기술을 개발하고 있는 추세이다. 또한 전해 금도금 시에 와이어 본딩 패드(Wire Bonding Pad)나 솔더볼 패드(Solder Ball Pad) 양쪽을 모두 동일한 두께(대부분 금 두께는 0.5∼1.5㎛)로 금을 도금하고 있고, 이때, 솔더볼 패드 쪽에 적정 두께(금 두께는 0.03∼0.25㎛) 이상으로 두껍게 도금된 금으로 인하여 솔더볼 접합 신뢰성에 문제가 되고 있다.
상기 문제점을 해결하기 위한 본 발명의 목적은 패키지 기판 제품의 회로배선 밀집도를 향상시킬 수 있도록 도금 인입선을 사용하지 않는 패키지 기판 및 그 제조 방법을 제공하기 위한 것이다.
또한, 본 발명의 다른 목적은 패키지 기판 제품의 와이어 본딩 패드와 솔더볼 패드의 표면처리를 다르게 하여 배선 밀집도를 향상시킬 수 있는 도금 인입선을 사용하지 않는 패키지 기판 및 그 제조 방법을 제공하기 위한 것이다.
또한, 본 발명의 다른 목적은 정상적인 전해 금도금을 진행한 후 모든 도금 인입선이 제거되어 노이즈 발생을 억제할 수 있는 패키지 기판 및 그 제조 방법을 제공하기 위한 것이다.
도 1은 종래 기술에 따른 BGA 패키지 기판을 예시하는 도면이다.
도 2는 종래의 기술에 따른 도금 인입선에 의해 도금된 패키지 기판의 평면도이다.
도 3a 내지 도 3h는 각각 종래의 기술에 따른 도금 인입선에 의해 도금되는 패키지 기판의 제조 공정을 나타내는 도면들이다.
도 4a 내지 도 4f는 각각 종래의 기술에 따른 도금 인입선에 의해 도금되는 패키지 기판의 다른 제조 공정을 나타내는 도면들이다.
도 5는 본 발명에 따른 도금 인입선이 없이 도금된 패키지 기판의 평면도이다.
도 6a 내지 도 6m은 각각 본 발명의 제1 실시예에 따른 도금 인입선이 없이 도금되는 패키지 기판의 제조 공정을 나타내는 도면들이다.
도 7a 내지 도 7c는 각각 본 발명의 제2 실시예에 따른 도금 인입선이 없이 도금되는 패키지 기판의 제조 공정을 나타내는 도면들이다.
도 8a 내지 도 8m은 각각 본 발명의 제3 실시예에 따른 도금 인입선이 없이 도금되는 패키지 기판의 제조 공정을 나타내는 도면들이다.
도 9는 본 발명에 따른 도금 인입선이 있는 경우와 없는 경우의 패키지 기판을 비교하기 위한 도면이다.
도 10은 본 발명에 따른 패키지 기판의 성능을 비교한 것을 나타내는 도면이다.
도 11a 및 도 11b는 각각 종래 기술 및 본 발명에 따른 회로의 밀집도를 예시하는 도면들이다.
* 도면부호의 간단한 설명 *
31: CCL의 절연재 32: CCL의 동박
33: 도통홀 34: 제1 도금층
35: 제1 드라이필름 37: 제2 드라이필름
38: 금도금층 39: 제3 드라이필름
41: 솔더 레지스터 42: 솔더볼 패드
상기 목적을 달성하기 위한 수단으로서, 본 발명에 따른 도금 인입선 없이 도금되는 패키지 기판의 제조 방법은, a) 동 적층판 상에 복수의 도통홀(Plated Through Hole)이 형성되어 있는 베이스 기판의 전면을 동도금하는 단계; b) 상기동도금된 복수의 도통홀 상부에 제1 드라이필름을 적층하고, 이를 현상하는 단계; c) 상기 제1 드라이필름이 적층된 부분 이외의 부분의 동박을 식각에 의해 제거하여 상기 베이스 기판의 상부 및 하부에 회로를 형성(Patterning)하는 단계; d) 상기 제1 드라이필름을 박리(Stripping)하고, 전해 금도금될 상부면만 노출되도록 상기 베이스 기판에 제2 드라이필름을 코팅, 노광 및 현상하는 단계; e) 전해 금도금 단자를 솔더볼 패드 면에 접지시키고 상기 도통홀을 통해 상기 와이어 본딩 패드에 전해 금도금(Ni-Au Plating)하는 단계; f) 상기 제2 드라이필름을 박리액을 사용하여 제거하는 단계; g) 상기 솔더볼 패드 면에 회로를 형성하기 위해 제3 드라이필름을 코팅, 노광 및 현상하는 단계; h) 상기 제3 드라이필름을 적층하고 상기 노출된 동박을 식각액으로 제거하여 회로를 형성하는 단계; i) 상기 제3 드라이필름을 박리액을 사용하여 제거하는 단계; j) 솔더 레지스트를 소정 부위에 도포하고, 이를 노광, 현상 및 건조시키는 단계; 및 k) 상기 솔더볼 패드 표면에 OSP(Organic Solderability Preservative) 약품을 코팅하고 상기 솔더볼 패드를 표면 처리하는 단계를 포함하여 이루어진다.
여기서, 상기 제1 및 제3 드라이필름은 식각 레지스트(etching resist)로 사용된 것을 특징으로 하며, 상기 제2 드라이필름은 전해 금도금 레지스트로 사용되는 것을 특징으로 한다.
여기서, 상기 전해 금도금되는 두께는 0.5∼1.5㎛인 것이 바람직하다.
여기서, 상기 금도금될 상부면은 와이어 본딩 패드 면일 수 있다.
한편, 상기 목적을 달성하기 위한 다른 수단으로서, 본 발명에 따른 도금 인입선 없이 도금되는 패키지 기판의 제조 방법은, a) 동 적층판 상에 복수의 도통홀이 형성되어 있는 베이스 기판의 전면을 동도금하는 단계; b) 상기 동도금된 복수의 도통홀 상부에 제1 드라이필름을 적층하고, 이를 현상하는 단계; c) 상기 제1 드라이필름이 적층된 부분 이외의 부분의 동박을 식각에 의해 제거하여 상기 베이스 기판의 상부 및 하부에 회로를 형성하는 단계; d) 상기 제1 드라이필름을 박리하고, 전해 금도금될 상부면만 노출되도록 상기 베이스 기판에 제2 드라이필름을 코팅, 노광 및 현상하는 단계; e) 전해 금도금 단자를 솔더볼 패드 면에 접지시키고 상기 도통홀을 통해 상기 와이어 본딩 패드에 전해 금도금(Ni-Au Plating)하는 단계; f) 상기 전해 금도금 이후 상기 제2 드라이필름을 박리액을 사용하여 제거하는 단계; g) 상기 솔더볼 패드 면에 회로를 형성하기 위해 제3 드라이필름을 코팅, 노광 및 현상하는 단계; h) 상기 제3 드라이필름이 적층된 부분 이외의 노출된 동박을 식각액으로 제거하여 회로를 형성하는 단계; i) 상기 제3 드라이필름을 박리액을 사용하여 제거하는 단계; j) 솔더 레지스트를 소정 부위에 도포하고, 이를 노광, 현상 및 건조시키는 단계; k) 무전해 금도금될 솔더볼 패드 부위만 노출되도록 상기 베이스 기판에 제4 드라이필름을 코팅, 노광 및 현상하는 단계; l) 상기 솔더볼 패드에 무전해 금도금(Ni-Au Plating)하는 단계; 및 m) 상기 무전해 금도금 이후 제4 드라이필름을 박리액을 사용하여 제거하는 단계를 포함하여 이루어진다.
여기서, 상기 제1 및 제3 드라이필름은 식각 레지스트로 사용되는 것을 특징으로 하고, 상기 제2 드라이필름은 전해 금도금 레지스트로 사용되는 것을 특징으로 한다. 또한, 상기 제4 드라이필름은 무전해 금도금 레지스트로 사용되는 것을특징으로 한다.
여기서, 상기 전해 금도금되는 두께는 0.5∼1.5㎛인 것이 바람직하고, 상기 무전해 금도금되는 두께는 0.03∼0.25㎛인 것이 바람직하다.
한편, 상기 목적을 달성하기 위한 다른 수단으로서, 본 발명에 따른 도금 인입선 없이 도금되는 패키지 기판의 제조 방법은, a) 동 적층판 상에 복수의 도통홀이 형성되어 있는 베이스 기판의 전면을 동도금(Cu Plating)하는 단계; b) 상기 동도금된 복수의 도통홀 상부에 제1 드라이필름을 적층하고, 이를 현상하는 단계; c) 상기 제1 드라이필름이 적층하여 노출된 동박을 식각액으로 제거하여 회로를 형성하는 단계; d) 상기 제1 드라이필름을 박리액을 사용하여 박리하는 단계; e) 상기 베이스 기판 표면과 상기 도통홀 내벽을 무전해 동도금하는 단계; f) 전해 금도금될 상부면만 노출되도록 상기 베이스 기판에 제2 드라이필름을 코팅, 노광 및 현상하는 단계; g) 상기 제2 드라이필름으로 가려지지 않은 무전해 동박을 식각액으로 제거하는 단계; h) 상기 베이스 기판 표면에 도금된 무전해 동박을 도금 인입선으로 사용하여 와이어 본딩 패드에 전해 금도금하는 단계; i) 상기 전해 금도금 이후 상기 제2 드라이필름을 박리액을 사용하여 제거하는 단계; j) 상기 베이스 기판 표면에 무전해로 도금된 동박을 식각액으로 제거하는 단계; k) 솔더 레지스트를 소정 부위에 도포하고, 이를 노광, 현상 및 건조시키는 단계; 및 l) 상기 솔더볼 패드 표면에 OSP(Organic Solderability Preservative) 약품을 코팅하고 상기 솔더볼 패드를 표면 처리하는 단계를 포함하여 이루어진다.
여기서, 상기 a) 단계의 동도금은 상기 베이스 기판 표면과 도통홀 내벽을무전해 동도금을 실시하고, 이후 전해 동도금을 실시하는 것을 특징으로 한다.
여기서, 상기 e) 단계의 무전해 동도금되는 동의 두께는 0.3∼0.5㎛인 것이 바람직하고, 상기 전해 금도금되는 금의 두께는 0.5∼1.5㎛인 것이 바람직하다.
여기서, 상기 식각은 플래시 식각(flash etching)인 것을 특징으로 한다.
여기서, 상기 제1 드라이필름은 식각 레지스트로 사용된 것을 특징으로 하고, 상기 제2 드라이필름은 전해 금도금 레지스트로 사용되는 것을 특징으로 한다.
한편, 상기 목적을 달성하기 위한 수단으로서, 본 발명에 따른 도금 인입선 없이 전해 금도금된 패키지 기판은, a) 다수의 도통홀이 형성되어 있는 베이스 기판; b) 상기 베이스 기판 상의 소정 부분과 상기 도통홀 내에 동도금되어 있는 제1 도금층; c) 상기 제1 도금층 중 일부를 식각에 의해 제거하여 상기 베이스 기판의 상부 및 하부에 형성되어 있는 회로 패턴; d) 상기 제1 도금층의 일부가 식각에 의해 제거된 부위에 도금 인입선이 없이 전해 금도금되는 와이어 본딩 패드; e) 상기 와이어 본딩 패드를 제외한 소정 부위에 도포되는 솔더 레지스트; 및 f) 상기 베이스 기판의 하부의 소정 위치에 형성되는 솔더볼 패드를 포함하여 구성된다.
여기서, 상기 솔더볼 패드는 OSP 표면 처리되거나 또는 금 두께가 얇게 무전해 금도금된 것을 특징으로 한다.
또한, 상기 베이스 기판 상의 소정 부위에 무전해 도금되는 제2 도금층을 추가로 포함하며, 상기 제2 도금층이 상기 전해 금도금되는 와이어 본딩 패드의 도금 인입선 역할을 하는 것을 특징으로 한다.
결국, 본 발명에 따르면, 도금 인입선 없이 와이어 본딩 패드에 전해 금도금을 하고 솔더볼 패드에는 OSP(Organic Solderability Preservatives) 또는 금 두께가 얇은 무전해 금도금 처리함으로써, 도금 인입선을 사용하지 않는 패키지 기판을 제조할 수 있으므로 패키지 기판 제품의 회로배선 밀집도를 향상시킬 수 있고, 또한 도금 인입선이 제거되어 노이즈의 발생을 억제할 수 있다.
이하, 첨부한 도면을 참조하여, 본 발명의 실시예에 따른 도금 인입선 없이 도금되는 패키지 기판 및 그 제조 방법에 대해 구체적으로 설명한다.
제1 실시예
도 6a 내지 도 6m은 본 발명의 제1 실시예에 따른 도금 인입선이 없이 도금되는 패키지 기판의 제조 공정을 나타내는 도면들로서, 본 발명에 따른 도금 인입선 없이 도금되는 패키지 기판 및 그 제조 방법은 다음과 같다.
먼저, 동 적층판(31+32)인 베이스 기판 상에 복수의 도통홀을 가공하고(33)(도 6a 참조), 상기 베이스 기판의 표면과 상기 도통홀 내벽을 동도금(34)한다(도 6b 참조).
구체적으로, 패키지 기판은 다수의 CCL(31+32)이 적층되는 다층 기판으로 구성되는데, 상기 CCL(31+32)은 에폭시로 된 기판에 도전성 접착제로서 동박이 일체로 접합되어 보통 동박 적층판이라 하며, 도면부호 31은 절연재이며, 도면부호 32는 상기 절연재(31)의 상부 및 하부에 적층된 동박이다. 상기 CCL(31+32)에는 필름 식각 공정을 통하여 내층회로를 형성하고, 이때 상기 내층회로는 대개 접지 패턴 또는 신호처리 패턴으로 구성된다. 상기 비아홀(33)은 회로를 전기적으로 통하도록 형성되며, 비아홀(33)이 형성되면, 회로를 전기적으로 연결하기 위해 동도금 작업을 통하여 비아홀(33)의 내부를 도통시키는 동도금층(34)을 형성하게 된다.
다음에, 패키지 기판 제품의 와이어 본딩 패드 면에 회로를 형성하기 위해 베이스 기판에 드라이필름(35)을 코팅, 노광 및 현상하여 회로를 형성(Patterning)한다(도 6c 참조). 여기서 도면부호 36은 상기 동박이 제거된 상태를 나타내고 있다.
이후, 상기 드라이필름(35)을 식각 레지스트로 하여 노출된 동을 식각액으로 제거하여 회로를 형성하고(도 6d 참조), 이후 상기와 같은 식각 이후 식각 레지스트로 사용한 상기 드라이필름(35)을 박리액을 사용하여 제거한다(도 6e 참조).
상기 드라이필름(35) 식각 공정은 크게 동박 위에 식각 레지스트로 사용되는 드라이필름을 도포하는 필름 접합 작업 후에, 상기 식각 레지스트의 일부 영역을 블로킹한 상태에서 광을 조사하여 경화하고, 이후 상기 식각 레지스트에 현상액을 작용하여 미경화된 식각 레지스트를 제거하는 현상 작업이 수행되면, 첨가제를 작용하여 식각 레지스트가 제거된 영역의 동박을 식각하는 박리작업으로 이루어진다.
이후, 전해금도금 해야 할 와이어 본딩 패드 부위만 노출되도록 기판에 전해금도금 레지스트인 드라이필름(37)을 코팅, 노광 및 현상한다(도 6f 참조).
다음에, 전해도금 단자를 솔더볼 패드 면에 접지하여 도통홀(Plated Through Hole)을 통해 와이어 본딩 패드에 0.5∼1.5㎛ 정도로 전해 금도금(38)을 한다(도 6g 참조).
이후, 전해 금도금(38) 형성 이후 도금 레지스트로 사용한 드라이필름(37)을박리액을 사용하여 제거하고(도 6h 참조), 패키지 기판 제품의 솔더볼 패드 면에 회로를 형성하기 위해 기판에 드라이필름(93)을 코팅, 노광 및 현상한다(도 6i 참조).
이후, 상기 드라이필름(39)을 식각 레지스트로 하여 노출된 동을 식각액으로 제거하여 회로를 형성한다(도 6j 참조), 상기 식각 이후 식각 레지스트로 사용한 드라이필름(39)을 박리액을 사용하여 제거한다(도 6k 참조). 여기서, 도면부호 40은 식각 부위이다.
다음에, 솔더 레지스트(41)를 도포, 노광, 현상 및 건조시키고(도 6l 참조), 이후 솔더볼 패드 표면에 OSP 약품을 코팅하여 솔더볼 패드(42)를 표면처리(OSP) 한다(도 6m 참조).
따라서, 본 발명에 따른 제1 실시예에서는 와이어 본딩 패드는 전해 금도금하고, 솔더볼 패드는 OSP 표면 처리하게 된다.
제2 실시예
도 7a 내지 도 7c는 본 발명의 제2 실시예에 따른 도금 인입선이 없이 도금되는 패키지 기판의 제조 공정을 나타내는 도면들이다.
도 7a는 전술한 도 6a 내지 도 6l의 바로 다음 단계를 나타내므로, 도 7a의 이전 단계는 전술한 도 6a 내지 도 6l을 참조하기로 하고, 상세한 설명은 생략한다.
따라서, 도 6l과 같이, 솔더 레지스트(41)를 도포, 노광, 현상 및 건조시킨상태에서, 무전해 금도금해야 할 솔더볼 패드 부위만 노출되도록 기판에 무전해 금도금 레지스트인 드라이필름(43)을 코팅, 노광 및 현상하게 된다(도 7a 참조).
이후, 상기 솔더볼 패드에 0.03∼0.25㎛ 정도의 두께로 무전해 금도금(44)을 하고(도 7b 참조), 이후, 무전해 금도금(44) 이후 도금 레지스트로 사용한 드라이필름(43)을 박리액을 사용하여 제거하게 된다(도 7c 참조).
따라서, 전술한 제1 실시예를 제2 실시예와 비교하면, 본 발명에 따른 제1 실시예에서는 도금인입선 역할을 하는 하부면의 노출된 솔더볼 패드에 OSP를 사용하여 표면처리를 하지만, 제2 실시예에서는 금 두께가 얇은 무전해 금도금 처리가 수행된다. 제2 실시예는 제1 실시예와 마찬가지로 도금 인입선을 외부에 형성하지 않고 도금을 진행할 수 있으므로 이후 도금 인입선 부위를 절단할 필요가 없다.
한편, 도 5는 본 발명에 따른 도금 인입선이 없이 도금된 패키지 기판의 평면도로서, 본 발명에 따른 패키지 기판은 종래 기술에 따른 도 2의 패키지 기판과 비교하면, 솔더볼 패드(20)에 연결되는 도금 인입선이 사용되지 않은 것을 예시하고 있다.
제3 실시예
도 8a 내지 도 8m은 각각 본 발명의 제3 실시예에 따른 도금 인입선이 없이 도금되는 패키지 기판의 제조 공정을 나타내는 도면들이다.
먼저, 동 적층판(51+52)인 베이스 기판 상에 복수의 도통홀을 가공하고(53)(도 8a 참조), 상기 베이스 기판의 표면과 상기 도통홀 내벽을 동도금(54)한다(도8b 참조). 상기 동도금은 상기 베이스 기판 표면과 도통홀 내벽을 무전해 동도금을 실시하고, 이후 전해 동도금을 실시하는 것을 특징으로 한다.
구체적으로, 패키지 기판은 다수의 CCL(51+52)이 적층되는 다층 기판으로 구성되는데, 도면부호 51은 절연재이며, 도면부호 52는 상기 절연재(51)의 상부 및 하부에 적층된 동박이다. 상기 CCL(51+52)에는 필름 식각 공정을 통하여 내층회로를 형성하고, 이때 상기 내층회로는 대개 접지 패턴 또는 신호처리 패턴으로 구성된다. 상기 비아홀(53)은 회로를 전기적으로 통하도록 형성되며, 비아홀(53)이 형성되면, 회로를 전기적으로 연결하기 위해 동도금 작업을 통하여 비아홀(53)의 내부를 도통시키는 동도금층(54)을 형성하게 된다. 상기 동도금은 상기 베이스 기판 표면과 도통홀 내벽을 무전해 동도금을 실시하고, 이후 전해 동도금을 실시하게 된다.
다음에, 패키지 기판 제품의 와이어 본딩 패드 면에 회로를 형성하기 위해 베이스 기판에 드라이필름(55)을 코팅, 노광 및 현상하여 회로를 형성한다(도 8c 참조).
이후, 상기 드라이필름(55)을 식각 레지스트로 하여 노출된 동을 식각액으로 제거하여 회로를 형성한다(도 8d 참조). 여기서 도면부호 56은 상기 동박이 제거된 상태를 나타내고 있다. 이후 상기와 같은 식각 이후 식각 레지스트로 사용한 상기 드라이필름(55)을 박리액을 사용하여 제거한다(도 8e 참조).
이후, 상기 베이스 기판 표면과 상기 도통홀 내벽을 무전해 동도금하고(도 8f 참조), 상기 무전해 동도금되는 동의 두께는 0.3∼0.5㎛인 것이 바람직하다.이후 전해 금도금될 상부면만 노출되도록 상기 베이스 기판에 제2 드라이필름을 코팅, 노광 및 현상한다(도 8g 참조).
이후 상기 제2 드라이필름으로 가려지지 않은 무전해 동박을 플래시 식각(flash etching)으로 제거한다(도 8h 참조).
상기 베이스 기판 표면에 도금된 무전해 동박을 도금 인입선으로 사용하여 와이어 본딩 패드에 전해 금도금한다(도 8i 참조). 여기서, 상기 전해 금도금되는 금의 두께는 0.5∼1.5㎛인 것이 바람직하다.
상기 전해 금도금 이후 상기 제2 드라이필름을 박리액을 사용하여 제거하고(도 8j 참조), 상기 베이스 기판 표면에 무전해로 도금된 동박을 플래시 식각(flash etching)으로 제거한다(도 8k 참조).
다음에, 솔더 레지스트를 소정 부위에 도포하고, 이를 노광, 현상 및 건조시키고(도 8l 참조), 상기 솔더볼 패드 표면에 OSP(Organic Solderability Preservative) 약품을 코팅하고 상기 솔더볼 패드를 표면 처리하게 된다(도 8m 참조).
결론적으로, 전술한 제1 실시예에서는 와이어 본딩 패드는 전해 금도금을 하고, 솔더볼 패드는 OSP 표면 처리하였고, 제2 실시예에서는 와이어 본딩 패드는 전해 금도금을 하고, 솔더볼 패드는 금 두께가 얇은 무전해 금도금 처리한 것이며, 전술한 제3 실시예에서는 베이스 기판 표면에 도금된 무전해 동박을 도금 인입선으로 사용하여 와이어 본딩 패드에 전해 금도금하고, 솔더볼 패드는 OSP 표면 처리한 것이다. 즉, 상기 제1 내지 제3 실시예는 모두 도금 인입선이 없는 상태에서 솔더볼 패드를 도금한 것이다.
한편, 도 9는 본 발명에 따른 도금 인입선이 있는 경우와 없는 경우의 패키지 기판이 표면 처리된 단면을 비교한 도면으로서, 본 발명에 따른 도금 인입선이 없는 경우에 본드 핑거는 도면부호 63처럼 나타나게 된다. 여기서 도면부호 62는 Ni/Au 금도금층을 나타내며, 도면부호 64는 종래의 금도금층이고, 도면부호 65는 본 발명에 따라 OSP 표면 처리된 것을 각각 도시하고 있다.
도 10은 본 발명에 따른 패키지 기판의 성능을 비교한 것을 나타내는 도면이다. 도 10에 도시된 바와 같이, 본 발명에 따라 인입선이 없는 OSP 볼 패드를 사용하는 경우와 인입선이 없는 무전해 금도금된 볼 패드를 사용하는 경우는 종래의 인입선이 있는 경우와 비교하면, 전기적 성능과 선 밀집도 면에서 우수하고, 또한 신뢰성이 양호한 것을 알 수 있다.
도 11a 및 도 11b는 종래 기술 및 본 발명에 따른 회로의 밀집도를 예시하는 도면들이다. 도 11a에 도시된 바와 같이, 패키지 기판(71) 상에 형성된 솔더볼 패드(72a)는 각각의 솔더볼 패드 중심간의 볼 패드 피치가 A로 도시되며, 이때 도면부호 73은 도금 인입선을 나타내고 있다. 또한 도 11b에 도시된 바와 같이 본 발명에 따른 패키지 기판(71) 상에 형성된 솔더볼 패드(72b)는 각각의 솔더볼 패드 중심간의 볼 패드 피치가 B로 도시되는데, 상기 볼 패드 피치 A에 비해 약 0.1 내지 0.15㎜가 줄어든 것을 도시하고 있다. 즉, 도 11a에 도시된 도금 인입선(73)이 제거되었기 때문에, 동일 면적의 패키지 기판 상에 보다 많은 솔더볼 패드를 형성할 수 있으므로 회로 밀집도가 향상된 것을 알 수 있다.
결국, 본 발명은 BGA 및 CSP 등의 패키지 기판의 전해 금도금 시에, 도금 인입선 없이 금도금함으로써, 신호 노이즈 발생을 방지함으로써 패키지 기판의 전기적 특성을 향상시킬 수 있다. 또한, 본 발명은 도금 인입선 불필요에 따른 회로 설계 자유도가 향상되며, 볼 패드 피치(Pitch)를 종래의 기술에 따른 볼 패드 피치에 비해 약 0.1∼0.15㎜ 줄일 수 있으므로 고밀집 회로 제품의 제작할 수 있다.
본 발명은 특정한 실시예에 관련하여 도시하고 설명하였지만, 이하의 특허청구의 범위에 의해 마련되는 본 발명의 정신이나 분야를 벗어나지 않는 한도 내에서 본 발명이 다양하게 개조 및 변화될 수 있다는 것을 당업자에게 자명하다.
본 발명에 따르면, 전해 금도금용 인입선 잔류로 인한 신호 노이즈 발생을 방지함으로써 패키지 기판의 전기적 특성을 향상시킬 수 있다.
또한, 본 발명에 따르면 도금 인입선 불필요에 따른 회로 설계 자유도(유연성)가 향상되며, 고밀집 회로 제품의 제작에 유리하다.
또한, 본 발명에 따르면, 솔더볼 패드의 표면처리를 와이어 본딩 패드와 달리하여 솔더볼 패드와 솔더볼간의 접합 신뢰성을 향상시킬 수 있다.

Claims (21)

  1. a) 동 적층판 상에 복수의 도통홀(Plated Through Hole)이 형성되어 있는 베이스 기판의 전면을 동도금하는 단계;
    b) 상기 동도금된 복수의 도통홀 상부에 제1 드라이필름을 적층하고, 이를 현상하는 단계;
    c) 상기 제1 드라이필름이 적층된 부분 이외의 부분의 동박을 식각에 의해 제거하여 상기 베이스 기판의 상부 및 하부에 회로를 형성(Patterning)하는 단계;
    d) 상기 제1 드라이필름을 박리(Stripping)하고, 전해 금도금될 상부면만 노출되도록 상기 베이스 기판에 제2 드라이필름을 코팅, 노광 및 현상하는 단계;
    e) 전해 금도금 단자를 솔더볼 패드 면에 접지시키고 상기 도통홀을 통해 상기 와이어 본딩 패드에 전해 금도금(Ni-Au Plating)하는 단계;
    f) 상기 제2 드라이필름을 박리액을 사용하여 제거하는 단계;
    g) 상기 솔더볼 패드 면에 회로를 형성하기 위해 제3 드라이필름을 코팅, 노광 및 현상하는 단계;
    h) 상기 제3 드라이필름을 적층하고 상기 노출된 동박을 식각액으로 제거하여 회로를 형성하는 단계;
    i) 상기 제3 드라이필름을 박리액을 사용하여 제거하는 단계;
    j) 솔더 레지스트를 소정 부위에 도포하고, 이를 노광, 현상 및 건조시키는 단계; 및
    k) 상기 솔더볼 패드 표면에 OSP(Organic Solderability Preservative) 약품을 코팅하고 상기 솔더볼 패드를 표면 처리하는 단계
    를 포함하여 이루어지는 도금 인입선 없이 도금되는 패키지 기판의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 및 제3 드라이필름은 식각 레지스트(etching resist)로 사용된 것을 특징으로 하는 도금 인입선 없이 도금되는 패키지 기판의 제조 방법.
  3. 제1항에 있어서,
    상기 제2 드라이필름은 전해 금도금 레지스트로 사용되는 것을 특징으로 하는 도금 인입선 없이 도금되는 패키지 기판의 제조 방법.
  4. 제1항에 있어서,
    상기 전해 금도금되는 두께는 0.5∼1.5㎛인 것을 특징으로 하는 도금 인입선 없이 도금되는 패키지 기판의 제조 방법.
  5. 제1항에 있어서,
    상기 금도금될 상부면은 와이어 본딩 패드 면인 것을 특징으로 하는 도금 인입선 없이 도금되는 패키지 기판의 제조 방법.
  6. a) 동 적층판 상에 복수의 도통홀이 형성되어 있는 베이스 기판의 전면을 동도금하는 단계;
    b) 상기 동도금된 복수의 도통홀 상부에 제1 드라이필름을 적층하고, 이를 현상하는 단계;
    c) 상기 제1 드라이필름이 적층된 부분 이외의 부분의 동박을 식각에 의해 제거하여 상기 베이스 기판의 상부 및 하부에 회로를 형성하는 단계;
    d) 상기 제1 드라이필름을 박리하고, 전해 금도금될 상부면만 노출되도록 상기 베이스 기판에 제2 드라이필름을 코팅, 노광 및 현상하는 단계;
    e) 전해 금도금 단자를 솔더볼 패드 면에 접지시키고 상기 도통홀을 통해 상기 와이어 본딩 패드에 전해 금도금하는 단계;
    f) 상기 전해 금도금 이후 상기 제2 드라이필름을 박리액을 사용하여 제거하는 단계;
    g) 상기 솔더볼 패드 면에 회로를 형성하기 위해 제3 드라이필름을 코팅, 노광 및 현상하는 단계;
    h) 상기 제3 드라이필름이 적층된 부분 이외의 노출된 동박을 식각액으로 제거하여 회로를 형성하는 단계;
    i) 상기 제3 드라이필름을 박리액을 사용하여 제거하는 단계;
    j) 솔더 레지스트를 소정 부위에 도포하고, 이를 노광, 현상 및 건조시키는 단계;
    k) 무전해 금도금될 솔더볼 패드 부위만 노출되도록 상기 베이스 기판에 제4 드라이필름을 코팅, 노광 및 현상하는 단계;
    l) 상기 솔더볼 패드를 무전해 금도금하는 단계; 및
    m) 상기 무전해 금도금 이후 제4 드라이필름을 박리액을 사용하여 제거하는 단계
    를 포함하여 이루어지는 도금 인입선 없이 도금되는 패키지 기판의 제조 방법.
  7. 제6항에 있어서,
    상기 제1 및 제3 드라이필름은 식각 레지스트로 사용된 것을 특징으로 하는 도금 인입선 없이 도금되는 패키지 기판의 제조 방법.
  8. 제6항에 있어서,
    상기 제2 드라이필름은 전해 금도금 레지스트로 사용되는 것을 특징으로 하는 도금 인입선 없이 도금되는 패키지 기판의 제조 방법.
  9. 제6항에 있어서,
    상기 제4 드라이필름은 무전해 금도금 레지스트로 사용되는 것을 특징으로 하는 도금 인입선 없이 도금되는 패키지 기판의 제조 방법.
  10. 제6항에 있어서,
    상기 전해 금도금되는 두께는 0.5∼1.5㎛인 것을 특징으로 하는 도금 인입선 없이 도금되는 패키지 기판의 제조 방법.
  11. 제6항에 있어서,
    상기 무전해 금도금되는 두께는 0.03∼0.25㎛인 것을 특징으로 하는 도금 인입선 없이 도금되는 패키지 기판의 제조 방법.
  12. a) 동 적층판 상에 복수의 도통홀이 형성되어 있는 베이스 기판의 전면을 동도금(Cu Plating)하는 단계;
    b) 상기 동도금된 복수의 도통홀 상부에 제1 드라이필름을 적층하고, 이를 현상하는 단계;
    c) 상기 제1 드라이필름이 적층하여 노출된 동박을 식각액으로 제거하여 회로를 형성하는 단계;
    d) 상기 제1 드라이필름을 박리액을 사용하여 박리하는 단계;
    e) 상기 베이스 기판 표면과 상기 도통홀 내벽을 무전해 동도금하는 단계;
    f) 전해 금도금될 상부면만 노출되도록 상기 베이스 기판에 제2 드라이필름을 코팅, 노광 및 현상하는 단계;
    g) 상기 제2 드라이필름으로 가려지지 않은 무전해 동박을 식각액으로 제거하는 단계;
    h) 상기 베이스 기판 표면에 도금된 무전해 동박을 도금 인입선으로 사용하여 와이어 본딩 패드에 전해 금도금하는 단계;
    i) 상기 전해 금도금 이후 상기 제2 드라이필름을 박리액을 사용하여 제거하는 단계;
    j) 상기 베이스 기판 표면에 무전해로 도금된 동박을 식각액으로 제거하는 단계;
    k) 솔더 레지스트를 소정 부위에 도포하고, 이를 노광, 현상 및 건조시키는 단계; 및
    l) 상기 솔더볼 패드 표면에 OSP(Organic Solderability Preservative) 약품을 코팅하고 상기 솔더볼 패드를 표면 처리하는 단계
    를 포함하여 이루어지는 도금 인입선 없이 패키지 기판을 전해 금도금하는 방법.
  13. 제12항에 있어서,
    상기 a) 단계의 동도금은 상기 베이스 기판 표면과 도통홀 내벽을 무전해 동도금을 실시하고, 이후 전해 동도금을 실시하는 것을 특징으로 하는 도금 인입선 없이 패키지 기판을 전해 금도금하는 방법.
  14. 제12항에 있어서,
    상기 e) 단계의 무전해 동도금되는 동의 두께는 0.3∼0.5㎛인 것을 특징으로 하는 도금 인입선 없이 패키지 기판을 전해 금도금하는 방법.
  15. 제12항에 있어서,
    상기 전해 금도금되는 금의 두께는 0.5∼1.5㎛인 것을 특징으로 하는 도금 인입선 없이 패키지 기판을 전해 금도금하는 방법.
  16. 제12항에 있어서,
    상기 식각은 플래시 식각(flash etching)인 것을 특징으로 하는 도금 인입선 없이 패키지 기판을 전해 금도금하는 방법.
  17. 제12항에 있어서,
    상기 제1 드라이필름은 식각 레지스트로 사용된 것을 특징으로 하는 도금 인입선 없이 도금되는 패키지 기판의 제조 방법.
  18. 제12항에 있어서,
    상기 제2 드라이필름은 전해 금도금 레지스트로 사용되는 것을 특징으로 하는 도금 인입선 없이 도금되는 패키지 기판의 제조 방법.
  19. a) 다수의 도통홀이 형성되어 있는 베이스 기판;
    b) 상기 베이스 기판 상의 소정 부분과 상기 도통홀 내에 동도금되어 있는 제1 도금층;
    c) 상기 제1 도금층 중 일부를 식각에 의해 제거하여 상기 베이스 기판의 상부 및 하부에 형성되어 있는 회로 패턴;
    d) 상기 제1 도금층의 일부가 식각에 의해 제거된 부위에 도금 인입선이 없이 전해 금도금되는 와이어 본딩 패드;
    e) 상기 와이어 본딩 패드를 제외한 소정 부위에 도포되는 솔더 레지스트; 및
    f) 상기 베이스 기판의 하부의 소정 위치에 형성되는 솔더볼 패드
    를 포함하여 구성되는 도금 인입선 없이 전해 금도금된 패키지 기판.
  20. 제19항에 있어서,
    상기 솔더볼 패드는 OSP 표면 처리되거나 또는 금 두께가 얇게 무전해 금도금된 것을 특징으로 하는 도금 인입선 없이 전해 금도금된 패키지 기판.
  21. 제19항에 있어서,
    상기 베이스 기판 상의 소정 부위에 무전해 도금되는 제2 도금층을 추가로 포함하며, 상기 제2 도금층이 상기 전해 금도금되는 와이어 본딩 패드의 도금 인입선 역할을 하는 것을 특징으로 하는 도금 인입선 없이 전해 금도금된 패키지 기판.
KR10-2002-0087414A 2002-12-30 2002-12-30 도금 인입선이 없는 패키지 기판의 제조 방법 KR100499006B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR10-2002-0087414A KR100499006B1 (ko) 2002-12-30 2002-12-30 도금 인입선이 없는 패키지 기판의 제조 방법
JP2003157618A JP3895303B2 (ja) 2002-12-30 2003-06-03 メッキリード線を使用しないパッケージ基板の製造方法
TW092119322A TWI246753B (en) 2002-12-30 2003-07-15 Package substrate for electrolytic leadless plating and manufacturing method thereof
US10/626,437 US6872590B2 (en) 2002-12-30 2003-07-24 Package substrate for electrolytic leadless plating and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0087414A KR100499006B1 (ko) 2002-12-30 2002-12-30 도금 인입선이 없는 패키지 기판의 제조 방법

Publications (2)

Publication Number Publication Date
KR20040061257A true KR20040061257A (ko) 2004-07-07
KR100499006B1 KR100499006B1 (ko) 2005-07-01

Family

ID=32768491

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0087414A KR100499006B1 (ko) 2002-12-30 2002-12-30 도금 인입선이 없는 패키지 기판의 제조 방법

Country Status (4)

Country Link
US (1) US6872590B2 (ko)
JP (1) JP3895303B2 (ko)
KR (1) KR100499006B1 (ko)
TW (1) TWI246753B (ko)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100548612B1 (ko) * 2003-09-29 2006-01-31 삼성전기주식회사 도금 인입선이 없는 인쇄회로기판 및 그 제조 방법
KR100651518B1 (ko) * 2004-12-02 2006-11-29 삼성전기주식회사 Ｏｓｐ를 이용한 ｂｇａ 기판의 제작방법
KR100694668B1 (ko) * 2006-03-27 2007-03-14 삼성전기주식회사 도금 인입선 없는 패키지 기판 제조방법
KR100722635B1 (ko) * 2005-09-27 2007-05-28 삼성전기주식회사 와이어 본딩 패드면과 볼패드면의 회로층이 다른 두께를갖는 반도체 패키지 기판 및 그 제조방법
KR100731819B1 (ko) * 2006-02-22 2007-06-22 (주)인터플렉스 다층 연성인쇄회로기판의 제조방법
KR100764164B1 (ko) * 2006-04-04 2007-10-09 엘지전자 주식회사 인쇄회로기판과 이를 사용한 패키지 및 이들의 제조방법
KR100826360B1 (ko) * 2007-04-18 2008-05-02 삼성전기주식회사 반도체 패키지용 인쇄회로기판의 제조방법
KR101006887B1 (ko) * 2008-09-18 2011-01-12 주식회사 코리아써키트 인쇄 회로 기판의 제조 방법
KR101114260B1 (ko) * 2009-11-25 2012-02-27 주식회사 심텍 양면 금도금 공법을 이용하는 인쇄회로기판의 제조 방법
CN110719698A (zh) * 2019-11-28 2020-01-21 苏州晶鼎鑫光电科技有限公司 一种用于5g光模块中基于覆铜板上制作预制金锡的制作方法

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7042098B2 (en) * 2003-07-07 2006-05-09 Freescale Semiconductor,Inc Bonding pad for a packaged integrated circuit
US7179738B2 (en) * 2004-06-17 2007-02-20 Texas Instruments Incorporated Semiconductor assembly having substrate with electroplated contact pads
US7213329B2 (en) * 2004-08-14 2007-05-08 Samsung Electronics, Co., Ltd. Method of forming a solder ball on a board and the board
TWI253161B (en) * 2004-09-10 2006-04-11 Via Tech Inc Chip carrier and chip package structure thereof
KR100641851B1 (ko) 2004-10-25 2006-11-03 엘지전자 주식회사 인쇄회로기판의 제조방법
US7411303B2 (en) * 2004-11-09 2008-08-12 Texas Instruments Incorporated Semiconductor assembly having substrate with electroplated contact pads
KR100601493B1 (ko) * 2004-12-30 2006-07-18 삼성전기주식회사 하프에칭된 본딩 패드 및 절단된 도금 라인을 구비한ｂｇａ 패키지 및 그 제조 방법
JP4146864B2 (ja) 2005-05-31 2008-09-10 新光電気工業株式会社 配線基板及びその製造方法、並びに半導体装置及び半導体装置の製造方法
KR100660889B1 (ko) * 2005-11-14 2006-12-26 삼성전자주식회사 반도체 패키지의 위스커 결함을 억제하는 인쇄회로기판 및이를 이용한 반도체 패키지 탑재방법
US7552534B2 (en) * 2006-05-11 2009-06-30 Eastman Kodak Company Method of manufacturing an integrated orifice plate and electroformed charge plate
JP2009295958A (ja) * 2008-05-09 2009-12-17 Panasonic Corp 半導体装置
JP5203108B2 (ja) 2008-09-12 2013-06-05 新光電気工業株式会社 配線基板及びその製造方法
US7906377B2 (en) * 2008-12-24 2011-03-15 Via Technologies, Inc. Fabrication method of circuit board
KR101070098B1 (ko) * 2009-09-15 2011-10-04 삼성전기주식회사 인쇄회로기판 및 그의 제조 방법
TWI425681B (zh) * 2010-11-15 2014-02-01 Advanced Optoelectronic Tech 發光二極體製造方法
US8114712B1 (en) * 2010-12-22 2012-02-14 General Electric Company Method for fabricating a semiconductor device package
JP5580374B2 (ja) * 2012-08-23 2014-08-27 新光電気工業株式会社 配線基板及びその製造方法
CN104470234A (zh) * 2014-11-28 2015-03-25 广东依顿电子科技股份有限公司 一种阶梯镀铜的pcb生产方法
KR102069659B1 (ko) * 2017-08-31 2020-01-23 해성디에스 주식회사 반도체 패키지 기판 제조방법 및 이를 이용하여 제조된 반도체 패키지 기판
CN109561602B (zh) * 2017-09-27 2020-08-21 鹏鼎控股(深圳)股份有限公司 电路板及其制作方法
KR102531762B1 (ko) 2017-09-29 2023-05-12 엘지이노텍 주식회사 인쇄회로기판 및 이의 제조 방법
US10347507B2 (en) 2017-09-29 2019-07-09 Lg Innotek Co., Ltd. Printed circuit board
US10375826B2 (en) * 2017-12-29 2019-08-06 China Petroleum & Chemical Corporation High temperature drilling electronics

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4606787A (en) 1982-03-04 1986-08-19 Etd Technology, Inc. Method and apparatus for manufacturing multi layer printed circuit boards
US6249053B1 (en) * 1998-02-16 2001-06-19 Sumitomo Metal (Smi) Electronics Devices Inc. Chip package and method for manufacturing the same
US6495394B1 (en) * 1999-02-16 2002-12-17 Sumitomo Metal (Smi) Electronics Devices Inc. Chip package and method for manufacturing the same
US6565730B2 (en) * 1999-12-29 2003-05-20 Intel Corporation Self-aligned coaxial via capacitors
JP3813402B2 (ja) * 2000-01-31 2006-08-23 新光電気工業株式会社 半導体装置の製造方法
JP2001291802A (ja) * 2000-04-06 2001-10-19 Shinko Electric Ind Co Ltd 配線基板及びその製造方法ならびに半導体装置
JP4529262B2 (ja) * 2000-09-14 2010-08-25 ソニー株式会社 高周波モジュール装置及びその製造方法
JP4044769B2 (ja) * 2002-02-22 2008-02-06 富士通株式会社 半導体装置用基板及びその製造方法及び半導体パッケージ
JP2003332752A (ja) * 2002-05-14 2003-11-21 Shinko Electric Ind Co Ltd メタルコア基板およびその製造方法

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100548612B1 (ko) * 2003-09-29 2006-01-31 삼성전기주식회사 도금 인입선이 없는 인쇄회로기판 및 그 제조 방법
KR100651518B1 (ko) * 2004-12-02 2006-11-29 삼성전기주식회사 Ｏｓｐ를 이용한 ｂｇａ 기판의 제작방법
KR100722635B1 (ko) * 2005-09-27 2007-05-28 삼성전기주식회사 와이어 본딩 패드면과 볼패드면의 회로층이 다른 두께를갖는 반도체 패키지 기판 및 그 제조방법
US7768116B2 (en) 2005-09-27 2010-08-03 Samsung Electro-Mechanics Co., Ltd. Semiconductor package substrate having different thicknesses between wire bonding pad and ball pad and method for fabricating the same
US8236690B2 (en) 2005-09-27 2012-08-07 Samsung Electro-Mechanics Co., Ltd. Method for fabricating semiconductor package substrate having different thicknesses between wire bonding pad and ball pad
KR100731819B1 (ko) * 2006-02-22 2007-06-22 (주)인터플렉스 다층 연성인쇄회로기판의 제조방법
KR100694668B1 (ko) * 2006-03-27 2007-03-14 삼성전기주식회사 도금 인입선 없는 패키지 기판 제조방법
KR100764164B1 (ko) * 2006-04-04 2007-10-09 엘지전자 주식회사 인쇄회로기판과 이를 사용한 패키지 및 이들의 제조방법
KR100826360B1 (ko) * 2007-04-18 2008-05-02 삼성전기주식회사 반도체 패키지용 인쇄회로기판의 제조방법
KR101006887B1 (ko) * 2008-09-18 2011-01-12 주식회사 코리아써키트 인쇄 회로 기판의 제조 방법
KR101114260B1 (ko) * 2009-11-25 2012-02-27 주식회사 심텍 양면 금도금 공법을 이용하는 인쇄회로기판의 제조 방법
CN110719698A (zh) * 2019-11-28 2020-01-21 苏州晶鼎鑫光电科技有限公司 一种用于5g光模块中基于覆铜板上制作预制金锡的制作方法

Also Published As

Publication number Publication date
JP2004214595A (ja) 2004-07-29
US20040150080A1 (en) 2004-08-05
TW200411869A (en) 2004-07-01
TWI246753B (en) 2006-01-01
JP3895303B2 (ja) 2007-03-22
US6872590B2 (en) 2005-03-29
KR100499006B1 (ko) 2005-07-01

Similar Documents

Publication Publication Date Title
KR100499006B1 (ko) 도금 인입선이 없는 패키지 기판의 제조 방법
US7208349B2 (en) Package substrate manufactured using electrolytic leadless plating process, and method for manufacturing the same
KR100499003B1 (ko) 도금 인입선을 사용하지 않는 패키지 기판 및 그 제조 방법
US20090308647A1 (en) Circuit board with buried conductive trace formed thereon and method for manufacturing the same
US6851184B2 (en) Method for manufacturing a printed circuit board
JP2001060648A (ja) リードフレーム及びその製造方法並びに半導体装置
US20090095508A1 (en) Printed circuit board and method for manufacturing the same
KR20040056104A (ko) 볼 그리드 어레이 기판 및 이의 제조방법
KR100584966B1 (ko) 패키지 기판 및 그 제조 방법
US6896173B2 (en) Method of fabricating circuit substrate
KR100545071B1 (ko) 도금 인입선이 단축된 패키지 기판 및 그 제조방법
KR100547349B1 (ko) 반도체 패키지 기판 및 그 제조 방법
KR20030011433A (ko) 다층 인쇄회로기판의 숨겨진 레이저 비아홀 제조방법
KR20090016257A (ko) 도금 인입선이 제거된 패키지 기판 및 그 제조 방법
KR100694668B1 (ko) 도금 인입선 없는 패키지 기판 제조방법
KR100599636B1 (ko) 무 도금선 패턴을 갖는 비오씨 반도체 패키지용인쇄회로기판의 제조방법
KR20030075824A (ko) 테일리스 패턴을 갖는 반도체 패키지용 인쇄회로기판의제조방법
KR20030075823A (ko) 테일리스 패턴을 갖는 반도체 패키지용 인쇄회로기판의제조방법
KR100708044B1 (ko) 다층 써킷테이프 및 그 제조 방법과 이를 이용한반도체패키지
KR20010005136A (ko) 패키지 기판 제조방법
KR20030075825A (ko) 테일리스 패턴을 갖는 반도체 패키지용 인쇄회로기판의제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110414

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee