KR101669535B1 - 보강 패턴부를 가지는 반도체 기판 - Google Patents

보강 패턴부를 가지는 반도체 기판 Download PDF

Info

Publication number
KR101669535B1
KR101669535B1 KR1020100013509A KR20100013509A KR101669535B1 KR 101669535 B1 KR101669535 B1 KR 101669535B1 KR 1020100013509 A KR1020100013509 A KR 1020100013509A KR 20100013509 A KR20100013509 A KR 20100013509A KR 101669535 B1 KR101669535 B1 KR 101669535B1
Authority
KR
South Korea
Prior art keywords
circuit
solder mask
reinforcing
connecting portion
solder
Prior art date
Application number
KR1020100013509A
Other languages
English (en)
Other versions
KR20110093454A (ko
Inventor
이민우
김제원
박하나
Original Assignee
해성디에스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 해성디에스 주식회사 filed Critical 해성디에스 주식회사
Priority to KR1020100013509A priority Critical patent/KR101669535B1/ko
Publication of KR20110093454A publication Critical patent/KR20110093454A/ko
Application granted granted Critical
Publication of KR101669535B1 publication Critical patent/KR101669535B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

보강 패턴부를 가지는 반도체 기판을 개시한다. 본 발명은 코어재;와, 코어재 상에 패턴화되며, 회로부와, 회로부로부터 코어재 상에 연장되는 회로 연결부를 가지는 회로 패턴층;과, 회로 패턴층을 선택적으로 커버하는 솔더 마스크;를 포함하되, 솔더 마스크의 일부가 개방된 솔더 마스크 개방부에 의하여 외부로 노출된 상기 회로부 상에 솔더 볼이 접속되는 솔더 볼 랜드부가 형성되고, 회로 연결부가 배치된 경로 상에는 보강 패턴부가 형성된 것으로서, 온도 싸이클링 테스트시 고온과 저온을 반복할 때 각 소재들이 받는 열적 스트레스로 인한 변형을 최소화시켜서 크랙의 발생을 억제할 수 있다.

Description

보강 패턴부를 가지는 반도체 기판{semiconductor substrate having reinforcing patterns}
본 발명은 반도체 기판에 관한 것으로서, 기판을 구성하는 각 소재의 열팽창 및 수축에 의하여 발생되는 크랙의 진행을 억제시키는 보강 패턴부를 가지는 반도체 기판에 관한 것이다.
통상적으로, 반도체 패키지는 그 구조나 기능에 따라, 칩 온 필름(Chip on film, COF)형 반도체 패키지나, 보드 온 칩(Board on chip, BOC)형 반도체 패키지나, 리드 온 칩(Lead on chip, LOC)형 반도체 패키지나, 비지에이(Ball grid array, BGA)형 반도체 패키지등 다양하게 분류할 수 있다.
반도체 패키지는 코어재 상에 회로 패턴층이 형성되고, 회로 패턴층상에 솔더 마스크를 형성하고, 반도체 칩을 실장하고, 회로 패턴층과 반도체 칩을 전기적으로 연결하고, 몰딩재로 몰딩하는 것에 의하여 완성된다.
이중에서, 비지에이형 반도체 패키지는 반도체 패키지와 외부 회로 기판과의 전기적 신호를 전달하기 위한 입출력 수단으로 솔더 볼(solder ball)을 개재시켜서, 반도체 칩과 외부 회로 기판이 상호 전기적으로 연결되도록 구성되어 있다. 비지에이형 반도체 패키지는 실장 밀도가 증가된 것으로서, 반도체 칩이 고집적화됨에 따라 이용이 확산되고 있다.
이처럼, 비지에이형 반도체 패키지에 사용되는 반도체 기판은 솔더 볼이 부착되는 코어재면이 솔더 볼 실장면이며, 솔더 볼 실장면에서 솔더 볼이 부착되는 부분을 솔더 볼 랜드부(Solder ball land portion)라 부른다. 솔더 볼 랜드부는 그 구조에 따라 솔더 마스크 한정형(Solder mask defined type, 이하, SMD형) 솔더 볼 랜드부와, 솔더 마스크 비한정형(Non-solder definded type, 이하, NSMD형) 솔더 볼 랜드부와, 이들의 복합형인 SMD/NSMD 혼합형 솔더 볼 랜드부를 포함한다.
SMD형 솔더 볼 랜드부는 솔더 볼 랜드부의 외곽부가 솔더 마스크에 의하여 덮여져 있으며, 솔더 볼 랜드부의 중심부가 솔더 마스크 개방부에 의하여 노출된 구조이다. NSMD형 솔더 볼 랜드부는 패턴 연결부의 일부분, 솔더 볼 랜드부 및 코어재의 일부분이 솔더 마스크 개방부에 의하여 노출되어 있다.
한편, 반도체 기판은 코어재와, 도금층을 가지는 회로 패턴층과, 솔더 마스크 등과 같은 서로 다른 소재로 구성되어 있고, 각각 열팽창 계수(Thermal expansion coefficient)가 서로 달라서 열적 변화에 따른 팽창과 응축의 미스 매치로 인하여 반도체 장치의 불량이 가속된다. 열적 스트레스로 인하여 발생될 수 있는 불량 요인은 지속적인 스트레스로 인한 와이어 쇼트나, 반도체 칩의 크랙이나, 패시베이션층의 크랙이나, 반도체 패키지의 크랙등을 들 수 있다.
종래의 반도체 기판은 온도 싸이클링(Temperature cycling) 테스트 과정에서 코어재, 도금층이 형성된 회로 패턴층, 솔더 마스크와 같은 기판 소재들간의 열팽창 계수(CTE)의 차이로 인하여 크랙이 발생되는데, 크랙은 기판 표면의 솔더 볼 랜드부 계면에서 주로 발생된다.
이렇게 기판에 크랙이 발생될 경우, 특히, 솔더 볼 랜드부와 연결되는 패턴 연결부가 오픈(open)되는 패턴 크랙이 발생될 경우, 전기적 신호가 불규칙하게 됨으로써, 반도체 패키지의 신뢰성에 문제를 야기시킨다.
즉, 도 1에 도시된 것처럼, 크랙(140)은 세 가지 소재, 코어재(110)와, 도금층이 형성된 회로 패턴층(120)과, 솔더 마스크(130)가 서로 접하는 부분(A)으로부터 가장 빈번하게 발생하여서, 계속적으로 진행하게 되고, 이러한 결과로 크랙(140)이 회로 패턴층(120)의 다른 영역까지 진전될 경우에는 회로 패턴층(120)이 오픈될 수 있다.
본 발명은 기판의 서로 다른 소재가 접하는 부분에서 각 소재의 열팽창 계수의 차이로 인하여 발생되는 크랙을 줄이거나, 크랙의 진행을 저지하여서 회로 패턴층의 오픈을 방지하는 보강 패턴부를 가지는 반도체 기판을 제공하는 것을 주된 과제로 한다.
본 발명의 일 측면에 따른 보강 패턴부를 가지는 반도체 기판은,
코어재;와,
상기 코어재 상에 패턴화되며,
회로부와, 상기 회로부로부터 코어재 상에 연장되는 회로 연결부를 가지는 회로 패턴층;과,
상기 회로 패턴층을 선택적으로 커버하는 솔더 마스크;를 포함하되,
상기 솔더 마스크의 일부가 개방된 솔더 마스크 개방부에 의하여 외부로 노출된 상기 회로부 상에 솔더 볼이 접속되는 솔더 볼 랜드부가 형성되고,
상기 회로 연결부가 배치된 경로 상에는 보강 패턴부가 형성된 것을 특징으로 한다.
또한, 상기 회로 연결부는,
외부로 노출되는 회로부의 둘레로부터 연장되며, 솔더 마스크 개방부에 의하여 외부로 노출되는 제 1 연결 부분과, 상기 제 1 연결 부분으로부터 연장되며, 상기 솔더 마스크에 의하여 커버되는 제 2 연결 부분을 포함하되,
상기 보강 패턴부는 상기 제 1 연결 부분으로부터 제 2 연결 부분으로 연장되는 부분의 폭이 상기 회로 연결부의 다른 부분의 폭보다 좁게 하는 것에 의하여 형성된다.
더욱이, 상기 보강 패턴부는 상기 제 1 연결 부분으로부터 제 2 연결 부분으로 연장되는 부분의 양 가장자리로부터 서로로 대하여 대응되는 방향으로 반원형으로 식각하는 것에 의하여 형성된다.
게다가, 상기 회로 연결부는,
외부로 노출되는 회로부의 둘레로부터 연장되며, 솔더 마스크 개방부에 의하여 외부로 노출되는 제 1 연결 부분과, 상기 제 1 연결 부분으로부터 연장되며, 상기 솔더 마스크에 의하여 커버되는 제 2 연결 부분을 포함하되,
상기 보강 패턴부는 상기 제 2 연결 부분의 배치된 경로 상에 형성된 보강 패드를 구비하고,
상기 보강 패드의 최대 폭은 상기 제 1 연결 부분으로부터 제 2 연결 부분으로 연장되는 부분의 최대 폭보다 넓게 형성된다.
나아가, 상기 회로 연결부는,
외부로 노출되는 회로부의 둘레로부터 연장되며, 솔더 마스크 개방부에 의하여 외부로 노출되는 제 1 연결 부분과, 상기 제 1 연결 부분으로부터 연장되며, 상기 솔더 마스크에 의하여 커버되는 제 2 연결 부분을 포함하되,
상기 보강 패턴부는 상기 회로 연결부와 솔더 마스크가 서로 접하는 부분을 감싸도록 상기 제 2 연결 부분이 배치된 경로 상에 연장되어 형성된다.
또한, 상기 회로 연결부는 상기 회로부의 둘레로부터 연장되며,
상기 보강 패턴부는 상기 솔더 마스크와 회로 연결부가 접하는 부분에서 상기 회로 연결부의 양 가장자리로부터 서로에 대하여 대응되는 방향으로 회로 연결부의 폭을 다른 부분보다 좁게 하는 것에 의하여 형성된다.
또한, 상기 회로 연결부는 상기 회로부의 둘레로부터 연장되며,
상기 보강 패턴부는 상기 회로 연결부가 배치된 경로 상에 형성되며, 솔더 마스크에 의하여 매립되는 보강 패드를 구비하고,
상기 보강 패드의 폭은 상기 솔더 마스크에 대하여 상기 회로 연결부가 접하는 부분의 폭보다 크게 형성된다.
또한, 상기 회로 연결부는 상기 회로부의 둘레로부터 연장되며,
상기 보강 패턴부는 상기 솔더 마스크에 대하여 상기 회로 연결부가 접하는 부분을 감싸도록 상기 회로 연결부로부터 연장되어 형성되고, 솔더 마스크에 의하여 매립된다.
상기한 바와 같이 본 발명의 보강 패턴부를 가지는 반도체 기판은 온도 싸이클링 테스트시 고온과 저온을 반복할 때 각 소재들이 받는 열적 스트레스로 인한 변형을 최소화시켜서 크랙의 발생을 억제할 수 있다.
둘째, 크랙이 발생되더라도, 보강 패턴부가 크랙이 진전하는 것을 차단하는 역할을 하게 됨으로써, 크랙이 회로 패턴층의 오픈을 미연에 방지할 수 있다.
셋째, 솔더 볼 랜드부의 패턴 크랙 및 솔더 볼 랜드부 분리 현상을 최소화시킬 수 있다.
도 1은 종래의 반도체 기판에 크랙이 발생된 상태를 도시한 사진,
도 2는 본 발명의 일 실시예에 따른 비지에이 반도체 패키지를 도시한 단면도,
도 3은 도 2의 솔더 볼 랜드부 부분을 확대하여 도시한 단면도,
도 4는 본 발명의 일 실시예에 따른 보강 패턴부를 가지는 솔더 볼 랜드부 부분을 확대하여 도시한 평면도,
도 5는 본 발명의 다른 실시예에 따른 보강 패턴부를 가지는 솔더 볼 랜드부 부분을 확대하여 도시한 평면도,
도 6은 본 발명의 또 다른 실시예에 따른 보강 패턴부를 가지는 솔더 볼 랜드부 부분을 확대하여 도시한 평면도.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하면 다음과 같다.
도 2는 본 발명의 일 실시예에 따른 비지에이 반도체 패키지(200)를 도시한 것이다.
도면을 참조하면, 상기 비지에이 반도체 패키지(200)에는 반도체 기판(201)이 마련되어 있다. 상기 반도체 기판(201)에는 코어재(core material, 202)가 마련되어 있다. 상기 코어재(202) 상에는 솔더 레지스트(212)가 패턴화되고, 상기 솔더 레지스트(212) 상에는 회로 패턴층(203)이 패턴화되어 있다. 상기 회로 패턴층(203) 상에는 선택적으로 솔더 마스크(204)가 이를 커버하도록 형성되어 있다. 상기 솔더 마스크(204)는 포토 솔더 레지스트(photo solder resistor, PSR)가 바람직하다.
상기 코어재(202)는 고분자 수지에 글래스 파이버(glass fiber)와 같은 섬유질 소재가 혼합된 복합체인 FR-4(flame retardent-4)나, BT(bismaleimid triazine)와 같은 강성 기판(rigid substrate)이나, 폴리이미드(polyimide)와 같은 유연성을 가지는 연성 기판(flexible substrate)을 사용할 수가 있다.
상기 회로 패턴층(203)은 구리 포일(Cu foil)과 같은 도전성이 우수한 금속 포일을 코어재(202)의 일면에 부착시켜서, 포토 리소그래피 공정을 이용하여 패턴화시킬 수 있다.
상기 솔더 마스크(204)는 상기 회로 패턴층(203)이 솔더 볼(210)과 접속되는 영역인 솔더 볼 랜드부(209)나, 와이어 본딩되는 영역을 제외하고, 구리 포일의 산화를 방지하기 위하여 상기 회로 패턴층(203)을 선택적으로 커버하고 있다.
상기 코어재(202)의 타면에는 접착제(206)에 의하여 반도체 칩(205)이 부착되어 있다. 상기 코어재(202)의 중앙 영역에는 장방형의 슬롯(207)이 형성되어 있으며, 상기 슬롯(207)을 통하여 회로 패턴층(203)과 반도체 칩(205)은 전도성을 가지는 와이어(208)에 의하여 서로 전기적으로 연결되어 있다. 상기 슬롯(207)에는 제 1 몰딩재(211)가 채워져서, 와인딩되는 부분을 보호하고 있다. 상기 반도체 칩(205)의 외면에는 제 2 몰딩재(213)로 몰딩되어 있다.
상기 솔더 마스크(204)가 형성되지 않아서 회로 패턴층(203)이 외부로 노출되는 부분에는 솔더 볼(210)이 개재되어서, 회로 패턴층(203)과 솔더 볼(210)이 서로 전기적으로 연결되어 있다.
이때, 상기 솔더 볼 랜드부(209)는 NSMD형 솔더 볼 랜드부에 해당된다.
도 3은 도 2의 솔더 볼 랜드부(209) 부분을 확대하여 도시한 것이다.
도면을 참조하면, 상기 코어재(202)의 표면에는 회로 패턴층(203)이 패턴화되어 있다. 상기 회로 패턴층(203)은 구리 호일과 같은 도전성이 우수한 금속 호일로 형성되어 있다.
상기 회로 패턴층(203)은 솔더 마스크(204)에 의하여 커버되지 않고, 솔더 마스크 개방부(212)에 의하여 외부로 노출되어 있다. 상기 솔더 마스크 개방부(212)는 상기 솔더 마스크(204)에 의하여 상시 회로 패턴층(203)이 커버되지 않은 영역이다. 상기 회로 패턴층(203)과 솔더 마스크(204) 사이에는 코어재(202)의 표면(202a)이 외부로 누출되어 있다. 도시되어 있지 않지만, 추후 기술될 상기 회로 패턴층(203)에 구비된 회로 연결부의 일부분은 솔더 마스크(204)에 의하여 매립되어 있다 .
한편, 상기 솔더 마스크 개방부(212)에 의하여 노출된 회로 패턴층(203)의 표면에는 솔더 볼(210)의 융착이 용이하도록 니켈이나, 구리나, 금이나, 은이나, 니켈이나, 이들의 합금으로 된 도금층(213)이 적어도 1층 이상 도금되어 있다.
이처럼, 상기 솔더 볼 랜드부(209)는 회로 패턴층(203)의 둘레를 따라 상기 코어재(202a)의 표면이 노출되도록 솔더 마스크(212)가 형성된 NSMD형 솔더 볼 랜드부이다.
여기서, 본 발명의 일 실시예에 따른 NSMD형 솔더 볼 랜드부에는 코어재(202)와, 도금층(213)이 형성된 회로 패턴층(203)과, 솔더 마스크(204)가 서로 접하는 부분으로부터 발생되는 크랙을 방지하기 위하여 보강 패턴부가 형성되어 있다.
보다 상세하게 설명하면 다음과 같다.
도 4는 본 발명의 일 실시예에 따른 보강 패턴부가 형성된 솔더 볼 랜드부(400)를 도시한 것이다.
도면을 참조하면, 상기 솔더 볼 랜드부(400)에는 회로 패턴층(410)이 패턴화되어 있다. 상기 회로 패턴층(410)은 회로부(411)와, 상기 회로부(411)의 둘레로부터 연장되는 회로 연결부(412)를 포함한다.
상기 회로부(411)는 회로 중심점(401)으로부터 제 1 반지름(R1)를 가진다. 솔더 마스크 개방부(420)는 상기 회로 중심점(401)으로부터 제 2 반지름(R2)를 가지고 있다. 상기 제 2 반지름(R2)은 제 1 반지름(R1)보다 길다.
이에 따라, 상기 회로부(411)의 둘레와, 솔더 마스크 개방부(420)의 둘레 사이에는 솔더 볼 랜드부(400)의 실장면(402)이 외부로 노출되어 있다. 상기 솔더 볼 랜드부(400)의 실장면(402)은 솔더 마스크(430)가 존재하지 않고, 회로부(411)도 존재하지 않고, 코어재의 표면이 직접적으로 외부로 노출되는 면이다.
상기 회로 연결부(412)는 외부로 노출되는 회로부(411)로부터 연장되는데, 상기 회로부(411) 둘레의 일부로부터 일체로 연장되는 제 1 연결 부분(413)과, 상기 제 1 연결 부분(413)으로부터 일체로 연장되는 제 2 연결 부분(414)을 포함한다.
상기 제 1 연결 부분(413)은 상기 회로부(411)와 함께 솔더 마스크(430)에 의하여 커버되지 않고, 솔더 마스크 개방부(420)에 의하여 외부로 노출되는 부분이고, 상기 제 2 연결 부분(414)은 상기 솔더 마스크(430)에 의하여 덮혀지는 부분이다.
한편, 도시되어 있지 않지만, 도 3에 설명한 것처럼, 외부로 노출되는 영역인 회로부(411)와, 제 1 연결 부분(413) 상에는 솔더 볼과의 융착이 용이하게 하고, 이들의 산화를 방지하기 위하여 도금층이 선택적으로 형성됨은 물론이다.
이때, 상기 솔더 볼 랜드부(400)를 구성하는 물성이 다른 소재인 솔더 볼 랜드부(400)의 실장면(402)과, 회로 패턴층(410)의 회로 연결부(412)와, 솔더 마스크(430)가 서로 접하는 부분(A)에서의 집중되는 응력으로 인하여 발생되는 크랙을 방지하기 위하여 회로 연결부(412)가 배치된 경로 상에는 보강 패턴부(440)가 형성되어 있다.
상기 보강 패턴부(440)는 솔더 볼 랜드부(400)의 실장면(402)과, 회로 패턴층(410)의 회로 연결부(412)와, 솔더 마스크(430)가 서로 접하는 부분(A)에서 발생되는 크랙이 회로 패턴사이의 공간을 따라서 진행하는 것을 방지하기 위하여 상기한 부분에서의 회로 연결부(412)의 폭을 다른 부분의 폭과 달리하는 것에 의하여 형성되어 있다.
즉, 상기 실장면(402)과, 회로 연결부(412)와, 솔더 마스크(430)가 서로 만나는 부분(A)에 있어서, 상기 제 1 연결 부분(413)으로부터 제 2 연결 부분(413)으로 연장되는 부분(415)의 제 1 폭(W1)은 회로 연결부(412)의 다른 부분에서의 제 2 폭(W2)보다 좁게 하는 것에 의하여 형성되어 있다.
이를 위하여, 상기 보강 패턴부(440)는 상기 제 1 연결 부분(413)으로부터 제 2 연결 부분(414)으로 연장되는 부분(415)의 양 가장자리로부터 서로에 대하여 대응되는 방향으로 반원형으로 회로 연결부(412)의 폭을 좁게 하는 것에 이루어진다.
이처럼, 도금층이 형성된 회로 연결부(412)와 솔더 마스크(430)가 서로 접하는 부분(A)에 있어서, 상기 회로 연결부(412)의 폭 변화, 즉, 반원형으로 식각하는 것에 의하여 상기 보강 패턴부(440)가 형성되어 있으므로, 도금층이 형성된 회로 연결부(412)와 솔더 마스크(430)의 접점각을 넓히게 되고, 크랙 경로를 변경하게 되어서 크랙의 진행을 지연시키게 된다.
본 실시예에서는 상기 제 1 연결 부분(413)으로부터 제 2 연결 부분(414)으로 연장되는 부분(415)의 양 가장자리로부터 20 마이크로미터 정도의 폭으로 각각 인입되는데, 상기 반원의 크기는 회로부(411)와, 회로 연결부(412)를 가지는 회로 패턴층(410)의 설계에 따라 달라질 수 있다.
한편, 제 2 연결 부분(414)이 배치된 경로 상에는 도금층이 형성된 회로 연결부(412)와, 솔더 마스크(430)가 서로 접하는 부분(A)으로부터 발생되는 크랙의 진행을 저지하기 위하여 보강 패드(440)가 더 형성될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 보강 패턴부가 형성된 솔더 볼 랜드부(500)를 도시한 것이다.
도면을 참조하면, 상기 솔더 볼 랜드부(500)에는 회로 패턴층(510)이 패턴화되며, 상기 회로 패턴층(510)은 회로부(511)와, 상기 회로부(511)로부터 연장되는 회로 연결부(512)를 포함한다.
상기 회로부(511)는 회로 중심점(501)으로부터 제 1 반지름(R1)을 가지며, 솔더 마스크 개방부(520)는 상기 회로 중심점(501)으로부터 제 2 반지름(R2)을 가지고 있다. 상기 제 1 반지름(R1)과, 제 2 반지름(R2)의 길이 차이로 인하여 상기 회로부(511)와, 솔더 마스크 개방부(520) 사이에는 솔더 볼 랜드부(500)의 실장면(502)이 외부로 노출되어 있다. 상기 솔더 볼 랜드부(500)의 실장면(502)은 코어재의 표면이 직접적으로 외부로 노출되는 면이다.
상기 회로 연결부(512)는 회로부(511)의 둘레로부터 연장되는 제 1 연결 부분(513)과, 상기 제 1 연결 부분(513)으로부터 연장되는 제 2 연결 부분(514)을 포함한다. 상기 제 1 연결 부분(513)은 상기 솔더 마스크(530)에 의하여 커버되지 않고, 상기 솔더 마스크 개방부(520)에 의하여 외부로 노출되는 부분이고, 상기 제 2 연결 부분(514)은 상기 솔더 마스크(530)에 의하여 덮혀지는 부분이다.
솔더 마스크 개방부(520)에 의하여 외부로 노출된 회로부(511)와, 제 1 연결 부분(513) 상에는 니켈 도금층과 금 도금층과 같은 복수의 도금층이 형성됨은 물론이다.
이때, 상기 제 2 연결 부분(514)가 배치된 경로 상에는 보강 패턴부의 역할을 하는 보강 패드(550)가 형성되어 있다.
즉, 상기 솔더 볼 랜드부(500)의 실장면(502)과, 회로 패턴층(510)의 회로 연결부(512)와, 솔더 마스크(530)가 서로 접하는 부분(A)으로부터 발생되는 크랙의 진행을 저지하기 위하여, 상기 제 2 연결 부분(514)가 배치된 경로 상에는 상기 회로 연결부(512)의 폭보다 넓은 폭을 가지는 보강 패드(550)가 형성되어 있다.
이를 위하여, 상기 제 2 연결 부분(514)가 배치된 경로 상에는 유선형의 보강 패드(550)가 형성되는데, 상기 보강 패드(550)의 최대 폭(W2)은 에칭 특성상 상기 제 1 연결 부분(513)으로부터 제 2 연결 부분(514)으로 연장되는 부분(515)의 최대 폭(W1)보다 1.6배 이상 크게 형성되는 것이 바람직하다.
예컨대, 본 실시예에서는 상기 제 1 연결 부분(513)으로부터 제 2 연결 부분(514)으로 연장되는 부분(515)의 최대 폭(W1)은 200 마이크로미터인데 반하여, 상기 보강 패드(550)의 최대 폭(W2)은 320 마이크로미터 이상이다. 상기 솔더 마스크 개방부(520)로부터 상기 보강 패드(550) 사이의 간격(D1)은 짧을수록 좋으나, 공정 능력을 고려하여 30 마이크로미터 이상으로 형성하는 것이 바람직하다.
게다가, 상기 회로 연결부(512)로부터 보강 패드(550)로 연결되는 부분은 직선 형상보다 그 폭을 변화시켜서, 상기 제 1 연결 부분(513)으로부터 제 2 연결 부분(514)으로 연장되는 부분(515)의 폭을 점차적으로 줄이거나, 점차적으로 넓히는 것에 의하여 도금층이 형성된 회로 연결부(512)와 솔더 마스크(530)의 접점 각도를 90도보다 크게 하거나, 작게 하는 형태이다. 이때, 접점 각도가 90도보다 크게 될 경우가, 접점이 적어지게 되어서 크랙의 진행을 지연시키는데 보다 유리하다.
도 6은 본 발명의 일 실시예에 따른 보강 패턴부가 형성된 솔더 볼 랜드부(600)를 도시한 것이다.
도면을 참조하면, 상기 솔더 볼 랜드부(600)에는 회로 패턴층(610)이 패턴화되는데, 상기 회로 패턴층(610)은 회로부(611)와, 상기 회로부(611)의 둘레로부터 연장되는 회로 연결부(612)를 포함한다.
상기 회로부(611)는 회로 중심점(601)으로부터 제 1 반지름(R1)을 가지며, 상기 솔더 마스크 개방부(620)는 상기 회로 중심점(601)으로부터 제 2 반지름(R2)를 가진다. 상기 제 1 반지름(R1)과, 제 2 반지름(R2)의 차이로 인하여, 상기 회로부(611)와, 솔더 마스크 개방부(620)의 사이에는 코어재의 표면이 직접적으로 외부로 노출되는 면인 솔더 볼 랜드부(600)의 실장면(602)이 외부로 노출되어 있다.
상기 회로 연결부(612)는 회로부(611)의 둘레로부터 연장되며, 상기 회로부(611)와 함께 솔더 마스크(630)에 의하여 커버되지 않고, 솔더 마스크 개방부(620)에 의하여 외부로 노출되는 제 1 연결 부분(613)과, 상기 제 1 연결 부분(613)으로부터 일체로 연장되며, 상기 솔더 마스크(630)에 의하여 덮혀지는 제 2 연결 부분(614)을 포함한다.
한편, 외부로 연결되는 영역인 상기 회로부(611)와, 제 1 연결 부분(613)에는 금 도금층이나, 니켈 도금층과 같은 도전성이 우수한 도금층이 선택적으로 형성됨은 물론이다.
이때, 서로 다른 물성을 가지는 솔더 볼 랜드부(600)의 실장면(602)과, 도금층이 형성된 회로 패턴층(610)의 회로 연결부(612)와, 솔더 마스크(630)가 접하는 부분(A)으로부터 발생되는 크랙의 진행을 방지 또는 지연시키기 위하여, 상기 제 1 연결 부분(613)으로부터 제 2 연결 부분(614)으로 연장되는 부분(615)으로부터 보강 패턴부(650)가 패턴화되어 있다.
즉, 상기 솔더 볼 랜드부(600)의 실장면(602)과, 회로 패턴층(610)의 회로 연결부(612)와, 솔더 마스크(630)가 서로 접하는 부분(A)에서 발생되는 크랙이 회로 사이의 공간을 따라서 진행하는 것을 방지하기 위하여, 상기 제 2 연결 부분(614)가 배치된 경로 상에는 서로 접하는 부분(A)을 감싸도록 상기 솔더 마스크 개방부(620)의 패턴을 따라서 날개 형상의 보강 패턴부(650)가 연장되어 있다. 상기 보강 패턴부(650)는 직선형이거나, 곡선형일 수 있다.
이처럼, 상기 보강 패턴부(650)가 상기 솔더 볼 랜드부(600)의 실장면(602)과, 회로 패턴층(610)의 회로 연결부(612)와, 솔더 마스크(630)가 서로 접하는 부분(A)을 감싸도록 직선 또는 곡선형으로 패턴화됨에 따라서, 접하는 부분(A)에서 집중되는 응력으로 인하여 발생되는 크랙의 진행을 저지시킬 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
202...코어재 203,410...회로 패턴층
204,430...솔더 마스크 210...솔더 볼
212,420...솔더 마스크 개방부 213...도금층
400...솔더 볼 랜드부 402...실장면
411...회로부 412...회로 연결부
413...제 1 연결 부분 414...제 2 연결 부분
440...보강 패턴부

Claims (10)

  1. 코어재;
    상기 코어재 상에 패턴화되며, 회로부와, 상기 회로부로부터 코어재 상에 연장되는 회로 연결부를 가지는 회로 패턴층; 및
    상기 회로 패턴층을 선택적으로 커버하는 솔더 마스크;를 포함하되,
    상기 솔더 마스크의 일부가 개방된 솔더 마스크 개방부에 의하여 외부로 노출된 상기 회로부 상에 솔더 볼이 접속되는 솔더 볼 랜드부가 배치되고,
    상기 회로 연결부가 배치된 경로 상에는 보강 패턴부가 배치되고,
    상기 회로 연결부는, 외부로 노출되는 회로부의 둘레로부터 연장되며, 솔더 마스크 개방부에 의하여 외부로 노출되는 제 1 연결 부분과, 상기 제 1 연결 부분으로부터 연장되며, 상기 솔더 마스크에 의하여 커버되는 제 2 연결 부분을 포함하되, 상기 보강 패턴부는 상기 제 1 연결 부분으로부터 제 2 연결 부분으로 연장되는 부분의 폭이 상기 회로 연결부의 다른 부분의 폭보다 좁은 보강 패턴부를 가지는 반도체 기판.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 보강 패턴부는 상기 제 1 연결 부분으로부터 제 2 연결 부분으로 연장되는 부분의 양 가장자리로부터 서로에 대하여 대응되는 방향으로 반원형으로 식각하여 배치된 보강 패턴부를 가지는 반도체 기판.
  4. 제 1 항에 있어서,
    상기 제 2 연결 부분의 경로 상에는 보강 패드가 배치된 보강 패턴부를 가지는 반도체 기판.
  5. 코어재;
    상기 코어재 상에 패턴화되며, 회로부와, 상기 회로부로부터 코어재 상에 연장되는 회로 연결부를 가지는 회로 패턴층; 및
    상기 회로 패턴층을 선택적으로 커버하는 솔더 마스크;를 포함하되,
    상기 솔더 마스크의 일부가 개방된 솔더 마스크 개방부에 의하여 외부로 노출된 상기 회로부 상에 솔더 볼이 접속되는 솔더 볼 랜드부가 배치되고,
    상기 회로 연결부가 배치된 경로 상에는 보강 패턴부가 배치되고,
    상기 회로 연결부는, 외부로 노출되는 회로부의 둘레로부터 연장되며, 솔더 마스크 개방부에 의하여 외부로 노출되는 제 1 연결 부분과, 상기 제 1 연결 부분으로부터 연장되며, 상기 솔더 마스크에 의하여 커버되는 제 2 연결 부분을 포함하되, 상기 보강 패턴부는 상기 제 2 연결 부분의 배치된 경로 상에 배치된 보강 패드를 구비하고, 상기 보강 패드의 최대 폭은 상기 제 1 연결 부분으로부터 제 2 연결 부분으로 연장되는 부분의 최대 폭보다 넓은 보강 패턴부를 가지는 반도체 기판.
  6. 제 5 항에 있어서,
    상기 보강 패드의 최대 폭은 상기 제 1 연결 부분으로부터 제 2 연결되는 부분으로 연장되는 부분의 최대 폭의 1.6 배 이상 넓게 형성된 것을 특징으로 하는 보강 패턴부를 가지는 반도체 기판.
  7. 삭제
  8. 제 1 항에 있어서,
    상기 보강 패턴부는 상기 솔더 마스크와 회로 연결부가 접하는 부분에서 상기 회로 연결부의 양 가장자리로부터 서로에 대하여 대응되는 방향으로 회로 연결부의 폭을 다른 부분보다 좁게 한 보강 패턴부를 가지는 반도체 기판.
  9. 삭제
  10. 삭제
KR1020100013509A 2010-02-12 2010-02-12 보강 패턴부를 가지는 반도체 기판 KR101669535B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100013509A KR101669535B1 (ko) 2010-02-12 2010-02-12 보강 패턴부를 가지는 반도체 기판

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100013509A KR101669535B1 (ko) 2010-02-12 2010-02-12 보강 패턴부를 가지는 반도체 기판

Publications (2)

Publication Number Publication Date
KR20110093454A KR20110093454A (ko) 2011-08-18
KR101669535B1 true KR101669535B1 (ko) 2016-11-09

Family

ID=44930149

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100013509A KR101669535B1 (ko) 2010-02-12 2010-02-12 보강 패턴부를 가지는 반도체 기판

Country Status (1)

Country Link
KR (1) KR101669535B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11569155B2 (en) 2021-06-09 2023-01-31 Western Digital Technologies, Inc. Substrate bonding pad having a multi-surface trace interface
US11576255B2 (en) 2020-11-11 2023-02-07 Samsung Electro-Mechanics Co., Ltd. Flexible printed circuit board and electronic device including the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050023679A1 (en) * 2003-08-01 2005-02-03 Advanced Semiconductor Engineering, Inc. Substrate with reinforced contact pad structure
JP2007317842A (ja) * 2006-05-25 2007-12-06 Elpida Memory Inc プリント配線基板及びこれを用いた半導体パッケージ
KR101383898B1 (ko) 2009-07-03 2014-04-10 삼성테크윈 주식회사 보강 패턴층을 가지는 반도체 기판

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100351923B1 (ko) * 1999-12-29 2002-09-12 앰코 테크놀로지 코리아 주식회사 인쇄회로기판 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050023679A1 (en) * 2003-08-01 2005-02-03 Advanced Semiconductor Engineering, Inc. Substrate with reinforced contact pad structure
JP2007317842A (ja) * 2006-05-25 2007-12-06 Elpida Memory Inc プリント配線基板及びこれを用いた半導体パッケージ
KR101383898B1 (ko) 2009-07-03 2014-04-10 삼성테크윈 주식회사 보강 패턴층을 가지는 반도체 기판

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11576255B2 (en) 2020-11-11 2023-02-07 Samsung Electro-Mechanics Co., Ltd. Flexible printed circuit board and electronic device including the same
US11569155B2 (en) 2021-06-09 2023-01-31 Western Digital Technologies, Inc. Substrate bonding pad having a multi-surface trace interface

Also Published As

Publication number Publication date
KR20110093454A (ko) 2011-08-18

Similar Documents

Publication Publication Date Title
US7586183B2 (en) Multilevel semiconductor module and method for fabricating the same
EP0797253B1 (en) Chip carrier and semiconductor device using the same
US7365416B2 (en) Multi-level semiconductor module and method for fabricating the same
KR100319609B1 (ko) 와이어 어래이드 칩 사이즈 패키지 및 그 제조방법
JP3578770B2 (ja) 半導体装置
US6864434B2 (en) Warpage-preventive circuit board and method for fabricating the same
US8035035B2 (en) Multi-layer wiring board and method of manufacturing the same
US7719104B2 (en) Circuit board structure with embedded semiconductor chip and method for fabricating the same
US7105919B2 (en) Semiconductor package having ultra-thin thickness and method of manufacturing the same
TWI573229B (zh) 配線基板
JP2007201250A (ja) 配線基板および半導体装置
US8592968B2 (en) Semiconductor device, semiconductor package, interposer, semiconductor device manufacturing method and interposer manufacturing method
KR20010070094A (ko) 반도체장치 및 그 제조방법
US20090184413A1 (en) Insulative wiring board, semiconductor package using the same, and method for producing the insulative wiring board
US20040112633A1 (en) Electronic device module
TW512503B (en) Integrated circuit package having partially exposed conductive layer
US8179686B2 (en) Mounted structural body and method of manufacturing the same
KR101669535B1 (ko) 보강 패턴부를 가지는 반도체 기판
US20070075415A1 (en) Semiconductor device and semiconductor device production method
KR20040069513A (ko) 신뢰성 높은 볼 그리드 어레이 패키지와 그 제조 방법
US10314166B2 (en) Printed wiring board
KR20080082365A (ko) 금속 코어를 사용한 ｐｃｂ, 그 제조방법 및 반도체 패키지제조방법
JP2006080356A (ja) 半導体装置及びその製造方法
JP5934057B2 (ja) プリント回路基板
US20170094786A1 (en) Printed circuit board and method of manufacturing the same

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190925

Year of fee payment: 4