JP2005268730A - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP2005268730A JP2005268730A JP2004083227A JP2004083227A JP2005268730A JP 2005268730 A JP2005268730 A JP 2005268730A JP 2004083227 A JP2004083227 A JP 2004083227A JP 2004083227 A JP2004083227 A JP 2004083227A JP 2005268730 A JP2005268730 A JP 2005268730A
- Authority
- JP
- Japan
- Prior art keywords
- silicon substrate
- protective film
- semiconductor device
- film
- atoms
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 47
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 68
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 68
- 239000010703 silicon Substances 0.000 claims abstract description 68
- 239000000758 substrate Substances 0.000 claims abstract description 63
- 239000002245 particle Substances 0.000 claims abstract description 28
- 239000000463 material Substances 0.000 claims abstract description 23
- 238000006243 chemical reaction Methods 0.000 claims abstract description 20
- 230000001681 protective effect Effects 0.000 claims description 52
- 230000007423 decrease Effects 0.000 abstract description 4
- 125000004429 atom Chemical group 0.000 description 48
- 239000011163 secondary particle Substances 0.000 description 28
- 239000010410 layer Substances 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- 239000004642 Polyimide Substances 0.000 description 6
- 239000000853 adhesive Substances 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 6
- 238000002955 isolation Methods 0.000 description 6
- 229920001721 polyimide Polymers 0.000 description 6
- 230000001070 adhesive effect Effects 0.000 description 5
- 239000011777 magnesium Substances 0.000 description 5
- 239000011734 sodium Substances 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 230000005260 alpha ray Effects 0.000 description 4
- JJWKPURADFRFRB-UHFFFAOYSA-N carbonyl sulfide Chemical compound O=C=S JJWKPURADFRFRB-UHFFFAOYSA-N 0.000 description 4
- 238000013467 fragmentation Methods 0.000 description 4
- 238000006062 fragmentation reaction Methods 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 229910052790 beryllium Inorganic materials 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 229910052799 carbon Inorganic materials 0.000 description 3
- 239000000969 carrier Substances 0.000 description 3
- 239000000470 constituent Substances 0.000 description 3
- 229910052731 fluorine Inorganic materials 0.000 description 3
- 229910052734 helium Inorganic materials 0.000 description 3
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 229910052744 lithium Inorganic materials 0.000 description 3
- 229910052749 magnesium Inorganic materials 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052754 neon Inorganic materials 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 239000012857 radioactive material Substances 0.000 description 3
- 229910052708 sodium Inorganic materials 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 2
- DGAQECJNVWCQMB-PUAWFVPOSA-M Ilexoside XXIX Chemical compound C[C@@H]1CC[C@@]2(CC[C@@]3(C(=CC[C@H]4[C@]3(CC[C@@H]5[C@@]4(CC[C@@H](C5(C)C)OS(=O)(=O)[O-])C)C)[C@@H]2[C@]1(C)O)C)C(=O)O[C@H]6[C@@H]([C@H]([C@@H]([C@H](O6)CO)O)O)O.[Na+] DGAQECJNVWCQMB-PUAWFVPOSA-M 0.000 description 2
- WHXSMMKQMYFTQS-UHFFFAOYSA-N Lithium Chemical compound [Li] WHXSMMKQMYFTQS-UHFFFAOYSA-N 0.000 description 2
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- ATBAMAFKBVZNFJ-UHFFFAOYSA-N beryllium atom Chemical compound [Be] ATBAMAFKBVZNFJ-UHFFFAOYSA-N 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 239000011737 fluorine Substances 0.000 description 2
- 230000004907 flux Effects 0.000 description 2
- 239000001307 helium Substances 0.000 description 2
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000004377 microelectronic Methods 0.000 description 2
- GKAOGPIIYCISHV-UHFFFAOYSA-N neon atom Chemical compound [Ne] GKAOGPIIYCISHV-UHFFFAOYSA-N 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 238000004806 packaging method and process Methods 0.000 description 2
- 239000011164 primary particle Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- OKTJSMMVPCPJKN-IGMARMGPSA-N Carbon-12 Chemical compound [12C] OKTJSMMVPCPJKN-IGMARMGPSA-N 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- 230000005262 alpha decay Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005219 brazing Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 230000005496 eutectics Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052755 nonmetal Inorganic materials 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 239000000941 radioactive substance Substances 0.000 description 1
- 230000003014 reinforcing effect Effects 0.000 description 1
- XUIMIQQOPSSXEZ-IGMARMGPSA-N silicon-28 atom Chemical compound [28Si] XUIMIQQOPSSXEZ-IGMARMGPSA-N 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
- H01L23/556—Protection against radiation, e.g. light or electromagnetic waves against alpha rays
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Abstract
【課題】高速中性子に起因するソフトエラーを低減する。
【解決手段】半導体装置は、原子番号が１から１３までの原子のうち少なくとも１つの原子を含む材料で形成されたリードフレーム７０と、このリードフレーム７０上に設けられ、高速中性子２０とシリコンとの核反応により発生する粒子３０の最大飛程よりも薄い膜厚を有するシリコン基板１１と、このシリコン基板１１の表面に形成された半導体素子１４とを具備する。
【選択図】 図１９
【解決手段】半導体装置は、原子番号が１から１３までの原子のうち少なくとも１つの原子を含む材料で形成されたリードフレーム７０と、このリードフレーム７０上に設けられ、高速中性子２０とシリコンとの核反応により発生する粒子３０の最大飛程よりも薄い膜厚を有するシリコン基板１１と、このシリコン基板１１の表面に形成された半導体素子１４とを具備する。
【選択図】 図１９
Description
本発明は、高速中性子に起因するソフトエラーを低減する半導体装置に関する。
半導体メモリの一種であるＳＲＡＭ（Static Random Access Memory）及びＤＲＡＭ（Dynamic Random Access Memory）では、保持しているデータが自然に破壊される現象が発生することが知られており、この現象は「ソフトエラー」と呼ばれている。
ソフトエラーの原因としては、はんだ等の半導体装置に用いられる材料に含まれる放射性物質から放出されたα線に起因するものと、宇宙線として飛来する高速中性子等に起因するものとが知られている。
α線に起因するソフトエラーは、半導体装置に含まれる放射性物質を低減することや、α線が入射してもデータ破壊が発生しないように膜厚を設定する等、予め半導体素子を設計することで、比較的容易に回避できる。また、後述する高速中性子に起因するソフトエラーで発生する電子・正孔対に比べれば、α線に起因するソフトエラーで発生する電子・正孔対の絶対量は少ないため、この意味でもα線に起因するソフトエラーは回避しやすい。
一方、高速中性子に起因するソフトエラーでは、高速中性子自身がＳｉ（シリコン）内を通過しても半導体装置への影響はほとんどない。しかしながら、高速中性子が半導体装置内のＳｉ原子と衝突して核破砕が発生すると、衝突したＳｉ原子の原子番号以下の２次粒子が飛び出し、この２次粒子の軌跡に沿って電子・正孔対が発生するという問題がある。つまり、この２次粒子が、半導体素子のＰＮ接合を貫通したり又はＰＮ接合の近傍を通過したりすると、α線に起因するソフトエラーと同様に、２次粒子の軌跡に沿って発生した電子・正孔対は、ＰＮ接合に加えられたバイアスの影響を受けて移動する。その結果、電子・正孔対は、ノイズ電流となって素子を誤動作させる。このような問題は、前述したように、α線に起因するソフトエラーの場合と比べて、この過程で発生する電子・正孔対の絶対量がオーダーで大きいので、深刻となっている。
尚、ソフトエラーに関する文献としては、以下のような特許文献１、特許文献２及び特許文献３があげられる。
特開平11-354690号公報
特開平8-330478号公報
特開平9-260427号公報
本発明は上記課題を解決するためになされたものであり、その目的とするところは、高速中性子に起因するソフトエラーを低減することが可能な半導体装置を提供することにある。
本発明は、前記目的を達成するために以下に示す手段を用いている。
本発明の一視点による半導体装置は、原子番号が１から１３までの原子のうち少なくとも１つの原子を含む材料で形成されたリードフレームと、前記リードフレーム上に設けられ、高速中性子とシリコンとの核反応により発生する粒子の最大飛程よりも薄い膜厚を有するシリコン基板と、前記シリコン基板の表面に形成された半導体素子とを具備する。
本発明によれば、高速中性子に起因するソフトエラーを低減することが可能な半導体装置を提供できる。
本発明の実施の形態を以下に図面を参照して説明する。
［第１の実施形態］
第１の実施形態では、高速中性子に起因するソフトエラーを低減するために、半導体素子を形成するシリコン基板の厚さを、シリコンと高速中性子との核破砕により発生する粒子の最大飛程よりも薄くする。このようなシリコン基板について、以下に具体的に説明する。
第１の実施形態では、高速中性子に起因するソフトエラーを低減するために、半導体素子を形成するシリコン基板の厚さを、シリコンと高速中性子との核破砕により発生する粒子の最大飛程よりも薄くする。このようなシリコン基板について、以下に具体的に説明する。
（ａ）シリコン基板の厚さ
図１は、本発明の第１の実施形態に係る半導体装置の断面図を示す。図１に示すように、シリコン基板１１上にゲート絶縁膜を介してゲート電極１２が形成され、このゲート電極１２の両側のシリコン基板１１内にソース／ドレイン拡散層１３ａ，１３ｂが形成されることで、半導体素子であるＭＯＳＦＥＴ１４が形成されている。シリコン基板１１内には、ＳＴＩ（Shallow Trench Isolation）構造の素子分離領域１５が形成され、シリコン基板１１上には、層間絶縁膜１６が形成されている。この層間絶縁膜１６内には、ソース／ドレイン拡散層１３ａ，１３ｂに接続するコンタクト１７ａ，１７ｂ及び配線１８ａ，１８ｂが形成されている。
図１は、本発明の第１の実施形態に係る半導体装置の断面図を示す。図１に示すように、シリコン基板１１上にゲート絶縁膜を介してゲート電極１２が形成され、このゲート電極１２の両側のシリコン基板１１内にソース／ドレイン拡散層１３ａ，１３ｂが形成されることで、半導体素子であるＭＯＳＦＥＴ１４が形成されている。シリコン基板１１内には、ＳＴＩ（Shallow Trench Isolation）構造の素子分離領域１５が形成され、シリコン基板１１上には、層間絶縁膜１６が形成されている。この層間絶縁膜１６内には、ソース／ドレイン拡散層１３ａ，１３ｂに接続するコンタクト１７ａ，１７ｂ及び配線１８ａ，１８ｂが形成されている。
このような半導体装置において、高速中性子２０がシリコン基板１１のＳｉ原子と衝突して核反応（核破砕）が発生すると、Ｓｉ原子の原子番号より小さな原子番号の２次粒子３０が発生する。つまり、原子番号が１から１３までの原子である、Ｈ（水素），Ｈｅ（ヘリウム），Ｌｉ（リチウム），Ｂｅ（ベリリウム），Ｂ（ホウ素），Ｃ（炭素），Ｎ（窒素），Ｏ（酸素），Ｆ（フッ素），Ｎｅ（ネオン），Ｎａ（ナトリウム），Ｍｇ（マグネシウム），Ａｌ（アルミニウム）の２次粒子３０が発生する。このような２次粒子３０は、核反応により、図２及び図３に示すような角度及びエネルギーを持って飛び出す。
ここで、図２に示すように、α粒子（Ｈｅ）はほぼ等方向に飛び、重粒子（Ｓｉ）は前方へ多く飛ぶことが分かる。また、図３に示すように、α粒子（Ｈｅ）は、重粒子（Ｓｉ）よりも高エネルギー成分が多いことが分かる。このようなことから、α粒子（Ｈｅ）は、２次粒子３０の中で核反応による飛程距離が最も長い粒子であると考えられる。そこで、３０ＭｅＶの初期エネルギーを持つα粒子（Ｈｅ）の最大飛程は約３０μｍであることから、シリコン基板１１の厚さＸは例えば３０μｍ以下にするとよい。
また、シリコン基板１１の厚さＸは、シリコンと高速中性子との核破砕により発生する２次粒子の最大飛程（例えば３０μｍ）よりも薄ければ、半導体素子を形成できる最小限の厚さまで薄くしてもよく、例えば、２ｎｍ≦Ｘ≦６μｍが望ましい。これは以下の理由による。
まず、図４乃至図６を用いて、シリコン基板１１の厚さＸが２ｎｍ以上であることが望ましい理由について説明する。尚、ソフトエラーの観点からすると、シリコン基板１１の厚さは薄いほどよいので、ここでは、シリコン基板１１の最小膜厚は別の観点から決めている。
図４乃至図６は、ＳＯＩ（Silicon On Insulator）膜の膜厚とキャリアの移動度との関係を示す。これらの図は、高木等による文献（S.Takagi et. al. , Jpn. J. Appl. Phys. 37, p.1289(1998)）に開示されたものであり、詳細についてはこの文献を参照されたい。
図４乃至図６に示すように、高木等による理論的な計算によれば、ＳＯＩ構造のＭＯＳＦＥＴにおいて、シリコンのＳＯＩ膜を薄くすると、サブバンドが変調され、キャリアの移動度が変化する。すなわち、ＳＯＩ膜を２０ｎｍから５ｎｍ程度まで薄くすると、キャリアの移動度が一旦低下する（図４参照）。その後、ＳＯＩ膜を５ｎｍから４ｎｍ程度まで薄くすると、キャリアの移動度が増加して、ＳＯＩ膜が３ｎｍ程度になると、キャリアの移動度がピークに達する（図５参照）。さらに、ＳＯＩ膜を３ｎｍよりも順に薄くし、ＳＯＩ膜が２．５乃至２ｎｍ程度になると、キャリアの移動度はＳＯＩ膜が５ｎｍ程度の移動度まで低下する（図６参照）。以上のように、これらの関係を考慮すると、シリコン基板１１の厚さＸは、２ｎｍ以上にするとよいと考えられる。
次に、図７乃至図１０を用いて、シリコン基板１１の厚さＸが６μｍ以下であることが望ましい理由について説明する。
米国の電子デバイス関係の標準化機関：ＪＥＤＥＣ(http://www.jedec.org/)において、JESD89:“Measurement and Reporting of Alpha Particles and Terrestrial Cosmic Ray-Induced Soft Errors in Semiconductor Devices”の４４ページに、ＳＥＲ（Soft Error Rate）の標準的な計算式が、以下の式（１）のように定義されている。この式（１）において、σはＳＥＲ断面積（単位フラックスあたりの不良率）、＃は数（number）を示している。
この式（１）によれば、宇宙線に含まれる高速中性子によるデバイスのＳＥＲは、１４ＭｅＶ，５０ＭｅＶ，１００ＭｅＶ，１５０ＭｅＶの中性子を照射して、それぞれのエネルギーにおけるＳＥＲ断面積σを算出し、それらに重み付けをして足し合わせることになる。ここで、上記４つのエネルギーの中で一番重みが大きいのが１５０ＭｅＶの場合である。このことから、一番重みが大きい１５０ＭｅＶの中性子のデータを用いて、シリコン基板１１の厚さを考える。
図７は、１５０ＭｅＶの中性子がＳｉへ衝突した場合の核破砕が生ずる微分断面積を示す。図７に示すように、１５０ＭｅＶの中性子における核破砕のシミュレーションによれば、中性子がＳｉへ衝突した場合に発生した粒子毎に、初期エネルギーに対する微分断面積が異なることが分かる。
図８は、図７の各粒子の生成量が２５％，５０％，７５％低下する場合のエネルギーを示す。図８では、図７の分布に対して、発生する粒子の総数が無限大から０に向かって、２５％，５０％，７５％と減少するエネルギーを各粒子に対して算出している。
図９は、図８のエネルギーに対する各粒子のＳｉ中の飛程を示す。図９では、図８のエネルギーを初速度として各粒子が持つ場合、各粒子のＳｉ中の平均的な飛程を算出している。ここで、各粒子の飛程は、シリコン基板１１の膜厚として考えることができるため、図の縦軸は基板膜厚と記している。
図１０は、１５０ＭｅＶの中性子がＳｉへ衝突した場合の核破砕が生ずる微分断面積を示す。図１０は、図７のグラフをエネルギーに対して積分して各粒子の１５０ＭｅＶにおける断面積を求めている。
図１０に示すように、上位２位までの断面積の大きな粒子は、ＰｒｏｔｏｎとＨｅである。これらＰｒｏｔｏｎとＨｅの断面積の和は、Ｃより大きい原子番号の粒子における断面積の和とほぼ等しくなっている。そこで、それらの粒子の生成量が２５％以下となるシリコン基板１１の厚さを基板膜厚の最大値とする。従って、図９から、Ｃの生成量が７５％（２５％Ｏｆｆ）になる膜厚を読み取ればよいことになるため、シリコン基板１１の膜厚の最大値は６μｍとなる。
尚、ＳＥＲだけに着目した場合、シリコン基板１１の最適な膜厚は、図９に示すＳｉで２５％ＯＦＦとなる膜厚がよい。従って、この場合は、シリコン基板１１の厚さＸは約０．５μｍが最適値であると言える。
（ｂ）シリコン基板の形状
第１の実施形態では、高速中性子に起因するソフトエラーを低減するために、シリコン基板１１を素子形成するだけの領域に限定し、それ以外の領域にはシリコン基板１１を設けないことが望ましい。
第１の実施形態では、高速中性子に起因するソフトエラーを低減するために、シリコン基板１１を素子形成するだけの領域に限定し、それ以外の領域にはシリコン基板１１を設けないことが望ましい。
そこで、図１１に示すように、絶縁膜３１上に島状のシリコン基板１１を設け、このシリコン基板１１にＭＯＳＦＥＴ１４を形成し、そして、シリコン基板１１の周囲を絶縁膜３２で囲む。従って、ＳＯＩ基板を用いた構造のように、ＭＯＳＦＥＴ１４が形成される領域のシリコン基板１１のみを残し、それ以外の領域は絶縁膜３１，３２を形成するとよい。ここで、絶縁膜３１，３２は、後述する保護膜４１で形成するとよいが、これについては第２の実施形態で詳説する。
尚、シリコン基板１１を島状に形成する場合、基板上部から見た平面形状は、図１１のような四角形に限定されず、ＬＳＩの回路設計によって種々変更することが可能である。
また、シリコン基板１１の形状は必ずしも板状である必要はなく、半導体素子の特性に大きな影響を与えない限り、例えばソース／ドレイン拡散層１３ａ，１３ｂから最も遠いシリコン領域を削って、この遠方のシリコン領域をソース／ドレイン拡散層１３ａ，１３ｂの形成されたシリコン領域よりも小さくすることも可能である。
以上のような第１の実施形態によれば、半導体素子を形成するシリコン基板１１の厚さを、シリコンと高速中性子２０との核破砕により発生する２次粒子３０の最大飛程よりも薄くする。これにより、２次粒子３０がＰＮ接合近傍等の感応領域内を通過する確立を低減し、感応領域を通過してもその領域内に発生する電子・正孔対の量を低減することができる。このため、高速中性子に起因するソフトエラーを低減することができる。
［第２の実施形態］
第２の実施形態は、第１の実施形態の半導体装置において、原子番号が１から１３までの原子のうち少なくとも１つの原子を含む材料で形成された保護膜をさらに備えたものである。このような保護膜について、以下に具体的に説明する。
第２の実施形態は、第１の実施形態の半導体装置において、原子番号が１から１３までの原子のうち少なくとも１つの原子を含む材料で形成された保護膜をさらに備えたものである。このような保護膜について、以下に具体的に説明する。
（ａ）保護膜の材料
ある１次粒子と高速中性子とによる核反応で発生する２次粒子は、１次粒子の原子番号よりも小さい原子番号を持つ粒子である。つまり、高速中性子がＳｉ原子と衝突して核反応（核破砕）が発生すると、Ｓｉ原子の原子番号より小さな原子番号の２次粒子が全て発生する可能性がある。このため、ソフトエラーを低減するためには、核反応によって生じる２次粒子の種類を減らすことが有効であると言える。
ある１次粒子と高速中性子とによる核反応で発生する２次粒子は、１次粒子の原子番号よりも小さい原子番号を持つ粒子である。つまり、高速中性子がＳｉ原子と衝突して核反応（核破砕）が発生すると、Ｓｉ原子の原子番号より小さな原子番号の２次粒子が全て発生する可能性がある。このため、ソフトエラーを低減するためには、核反応によって生じる２次粒子の種類を減らすことが有効であると言える。
また、核反応の全断面積σと質量数（原子番号Ｚと中性子の数Ｎとを加えた数）Ａとは式（２）の関係が成り立つ。従って、式（２）に示すように、核反応の全断面積σは質量数Ａに比例するため、質量数Ａが小さいものほど、発生する２次粒子の種類が少ないと言える。
また、図１２に示すように、原子番号Ｚが大きいものほど単位長さあたりのエネルギーロスが多く、一般にエネルギーロス３．６ｅＶに１つの電子・正孔対が発生することが知られているので、原子番号Ｚが大きい原子ほど生成する電子・正孔対は多くなる。従って、核反応によって発生する２次粒子の原子番号は小さいほど良いと言える。尚、図１２の詳細については、以下のＵＲＬの文献を参照されたい。「http://lithonet.eecs.Berkeley.edu/variations/presentations/Intel_C.Dai_Soft%20Errors.pdf」
以上のことを踏まえて、第２の実施形態では、Ｓｉよりも原子番号の小さい１３個の原子のいずれかで形成された保護膜を半導体装置に備える。換言すると、原子番号が１から１３までの原子のうち少なくとも１つの原子を含む材料で形成された保護膜を備えている。
以上のことを踏まえて、第２の実施形態では、Ｓｉよりも原子番号の小さい１３個の原子のいずれかで形成された保護膜を半導体装置に備える。換言すると、原子番号が１から１３までの原子のうち少なくとも１つの原子を含む材料で形成された保護膜を備えている。
ここで、原子番号が１から１３までの原子とは、図１３に示すように、原子番号１から順に、Ｈ（水素），Ｈｅ（ヘリウム），Ｌｉ（リチウム），Ｂｅ（ベリリウム），Ｂ（ホウ素），Ｃ（炭素），Ｎ（窒素），Ｏ（酸素），Ｆ（フッ素），Ｎｅ（ネオン），Ｎａ（ナトリウム），Ｍｇ（マグネシウム），Ａｌ（アルミニウム）である。以下、このような原子番号が１から１３までの原子を原子群３５と称す。
保護膜は、上記原子群３５中の１つの原子で形成されてもよいし、上記原子群３５中の複数の原子で形成されてもよく、例えばポリイミド等で形成されるとよい。
尚、上記原子群３５において、原子番号が同じで中性子の数が異なる同位体であっても、原子の質量数（原子番号＋中性子数）の違いによる効果の差は無視できる程度である。但し、α崩壊しない原子である必要がある。
また、上記原子群３５において、金属元素（Ｌｉ，Ｂｅ，Ｎａ，Ｍｇ，Ａｌ）と非金属元素（Ｈ，Ｈｅ，Ｂ，Ｃ，Ｎ，Ｏ，Ｆ，Ｎｅ）という属性が異なっても同様の効果を得ることができる。
また、保護膜には、上記原子群３５以外の原子は含まれていないことが望ましいが、上記原子群３５以外の原子はわずか（数％程度）であれば含まれていてもよい。この点について以下に説明する。
まず、図１４に示す感応領域６０は、この感応領域６０内に発生したキャリアが全てＰＮ接合を介して収集される領域のことをいう（図１４の場合はドレインへ収集される）。この概念を用いて、ソフトエラーが発生する割合（Fit率：Fit）について考える。
核反応によって発生する２次粒子３０が１種類のみのとき又は複数種類のときに、平均操作等によって、実効的に１種類の粒子で近似可能である場合、ターゲットとなる膜に含まれる原子が１種類の時にソフトエラーが発生する割合（Fit率：Fit）は、次の式（３）のように表せる。ここで、PGは２次粒子３０が発生する確率、PPはその２次粒子３０が感応領域６０を通過する確率、PCは感応領域６０中に発生した電荷量の総量が臨界電量を超える確率、αは比例係数を示している。
この式（３）において、PGは、式（４）のように表せる。ここで、Fnはターゲットへ入射する中性子のフラックス、ρtはターゲットとなる膜の密度、σrは核反応による２次粒子３０の発生面積、βは比例定数を示している。
さらに、ターゲットとなる膜に含まれる原子が複数種類の場合には、式（４）は、式（５）のようになる。ここで、Aはターゲットに含まれる原子、rAはターゲットに含まれる原子の組成比（式（６）の関係が成り立つ）、σr Aは原子Aの核反応による２次粒子３０の発生断面積を示している。
これらのことから、核反応によって発生する２次粒子が実効的に１種類と近似できる場合のFit率は、式（７）のようになる。
従って、保護膜に上記原子群３５以外の原子のうち１種類が混入した場合のFit率は式（８）のようになる。ここで、Iは保護膜に混入した上記原子群３５以外の原子、rIはその組成比（膜の密度が一定の場合は式（９）の関係が成り立つ）、σr Iはその核反応による２次粒子３０の発生断面積を示している。
このことから、保護膜に上記原子群３５以外の原子が混入した場合のFit率の増加分ΔFitは、式（１０）のようになる。
ここで、ΔFitは、半導体素子のスペックによって、どの程度にするべきかを決めることになる。例えば、ΔFitを上記原子群３５以外の原子が混在しない純粋な膜の１％以下とするのであれば、式（１０）を用いて、式（１２）のようになるように、rIを求めればよい。
さらに、保護膜が１種類の原子から構成される場合は、式（１３）のようになる。
ここで、例えば、Aを炭素１２、Iをシリコン２８とし、１５０ＫｅＶの中性子が入射する場合を考えると、rIは式（１４）のようになり、約０．５５％以下のシリコンが混在してもよいことになる。また、ΔFitを上記原子群３５以外の原子が混入しない純粋な膜の１０％以下まで許容できる場合は、約５．５％の混入まで許すことができる。
（ｂ）保護膜の形成位置
図１５は、本発明の第２の実施形態に係る半導体装置の断面図を示す。図１５に示すように、第２の実施形態では、シリコン基板１１の裏面（半導体素子が形成された表面と反対側の面）に、上記原子群３５のうち少なくとも１つの原子を含む材料で形成された保護膜４１が設けられている。
図１５は、本発明の第２の実施形態に係る半導体装置の断面図を示す。図１５に示すように、第２の実施形態では、シリコン基板１１の裏面（半導体素子が形成された表面と反対側の面）に、上記原子群３５のうち少なくとも１つの原子を含む材料で形成された保護膜４１が設けられている。
尚、保護膜４１は、シリコン基板１１の裏面だけでなく、以下のような位置に設けることも可能である。
例えば、図１５に示すように、シリコン基板１１内に形成したＳＴＩ構造の素子分離領域４２を、上記保護膜で形成してもよい。この場合、素子分離領域４２は、上記原子群３５のうち絶縁体として機能する原子を用いるとよい。
また、図１５に示すように、ＭＯＳＦＥＴ１４上や配線間に形成された絶縁膜４３，４４を、上記保護膜で形成してもよい。この場合、絶縁膜４３，４４は、上記原子群３５のうち絶縁体として機能する原子を用いるとよい。
また、図１５に示すように、ＭＯＳＦＥＴ１４のソース／ドレイン拡散層１３ａ，１３ｂに接続する配線４６ａ，４６ｂ及びコンタクト４５ａ，４５ｂや上層配線４７を、上記保護膜で形成してもよい。この場合、配線４６ａ，４６ｂ，４７及びコンタクト４５ａ，４５ｂは、上記原子群３５のうち導電体として機能する金属原子を用いるとよい。
また、図１５に示すように、ＭＯＳＦＥＴ１４の上方の最上層配線上に形成されたパッシベーション膜４８を、上記保護膜で形成してもよい。この場合、パッシベーション膜４８は、上記原子群３５のうち絶縁体として機能する原子を用いるとよい。
また、図１６に示すように、図１５の半導体装置を搭載した半導体チップ５０の側面に、保護膜５１を形成することも可能である。
（ｃ）保護膜の厚さ
保護膜４１の厚さＹは、保護膜材の原子の種類と構成比（組成）及び密度によって変化する。そこで、ここでは、α線を阻止するために最低限必要な膜厚を検討することで、保護膜の厚さを規定する。尚、α線を基準としたのは、放射性物質から放射される放射線のうちα線は軽いことから物質を貫通する能力が高く、また、宇宙線に含まれる高速中性子に起因して発生するα線のエネルギーは高いからである。
保護膜４１の厚さＹは、保護膜材の原子の種類と構成比（組成）及び密度によって変化する。そこで、ここでは、α線を阻止するために最低限必要な膜厚を検討することで、保護膜の厚さを規定する。尚、α線を基準としたのは、放射性物質から放射される放射線のうちα線は軽いことから物質を貫通する能力が高く、また、宇宙線に含まれる高速中性子に起因して発生するα線のエネルギーは高いからである。
まず、α線の典型的なエネルギーは１〜１１ＭｅＶと言われている。そこで、最も低いエネルギーである１ＭｅＶのα線を阻止するための膜厚を最低値として、保護膜４１の厚さはその最低値以上となるように規定する。従って、保護膜４１がポリイミドの場合、１ＭｅＶのα線を阻止するために、ポリイミドからなる保護膜４１は約２．１μｍ以上の膜厚にするとよい。
また、はんだバンプ等でよく使用しているはんだが含有する鉛等に含まれる放射性物質から放出されるα線のエネルギーは５．５ＭｅＶ程度と言われている。そこで、５．５ＭｅＶのα線を阻止するために、ポリイミドからなる保護膜４１は約４．７μｍ以上の膜厚にするとよい。
以上のことから、保護膜４１の厚さＹは、最低２μｍ以上であることが望ましく、５μｍ以上にするとさらによい。
尚、ここでは、シリコン基板１１の裏面に形成された保護膜４１を例にあげて説明したが、その他の位置に設けられた保護膜であっても、上記のような保護膜４１の厚さＹを適用することは可能である。
（ｄ）保護膜の張り付け方法
保護膜４１は、次のように張り付けることが可能である。例えば、真空張り合わせによる方法（http://www.technorise.ne.jp/item/02.html）や、「Rao R. Tsummala et. al.（香山監訳）、マイクロエレクトロニクス・パッケージング・ハンドブック、日経ＢＰ社（１９９１）の第６章チップとパッケージの接続」に書かれている方法等がある。
保護膜４１は、次のように張り付けることが可能である。例えば、真空張り合わせによる方法（http://www.technorise.ne.jp/item/02.html）や、「Rao R. Tsummala et. al.（香山監訳）、マイクロエレクトロニクス・パッケージング・ハンドブック、日経ＢＰ社（１９９１）の第６章チップとパッケージの接続」に書かれている方法等がある。
ここで、物体同士を張り付ける（接合する）には、物体同士の原子を原子間隔まで近づける必要がある。原子同士が原子間隔まで近づくと、１）化学結合（金属結合）、２）共有結合、３）イオン結合、４）物理的結合、５）機械的結合により、物質同士が結合される。物体の表面は通常吸着層や酸化膜等があり、それらの障害を除去して張り付ける手段としては、図１７に示すように、１）融接（Welding）、２）圧接（Diffusion Bonding）、３）ろう接（Brazing）、４）接着が知られている。尚、図１７については、「http://www.avio.co.jp/products/assem/basic.pdf」のP3を参照されたい。
これらの張り付け方法において、本発明の第２の実施形態に関しては、保護膜４１の材料によって勿論種々の方法が考えられるが、例えばダイボンディングが有望であると考えられる。つまり、第２の実施形態に係る張り付け方法としては、ａ）エポキシ樹脂（ポリイミドを含む）接合等の接着、ｂ）共晶接合が望ましい。
（ｅ）保護膜の張り付け材料
接着剤を用いて保護膜４１をシリコン基板１１に張り付ける場合、接着剤は、上記原子群３５のうち少なくとも１つの原子を含む材料で形成するのが望ましい。
接着剤を用いて保護膜４１をシリコン基板１１に張り付ける場合、接着剤は、上記原子群３５のうち少なくとも１つの原子を含む材料で形成するのが望ましい。
ここで、接着剤として考えられる具体例としては、例えば、図１８に示すように、「Rao R. Tsummala et. al.（香山監訳）、マイクロエレクトロニクス・パッケージング・ハンドブック、日経ＢＰ社（１９９１）」のP442の表8-5に開示されているような、エポキシやポリイミド等が考えられる。
尚、シリコン基板１１が比較的厚く、基板コンタクトが必要な場合は、導電性の接着剤を用いることが望ましく、シリコン基板１１が薄く、基板コンタクトが取れない場合は、絶縁性の接着剤を用いることが望ましい。
以上のような第２の実施形態によれば、上記第１の実施形態と同様の効果を得ることができるだけでなく、次のような効果も得ることができる。
第２の実施形態では、保護膜４１をシリコン基板１１の裏面に設けることで、薄く形成されたシリコン基板１１の補強板として機能し、さらに、その保護膜４１は上記原子群３５のうち少なくとも１つの原子を含む材料で形成されているため、この保護膜４１内で核反応が発生しても２次粒子３０の発生を低減することができる。
尚、フリップチップのように、チップの表と裏を入れ替えて実装する場合には、素子が形成されていないシリコン基板側に保護膜４１を形成してもよい。
［第３の実施形態］
第３の実施形態は、第１の実施形態に係る半導体装置をリードフレーム上に設けたものである。
第３の実施形態は、第１の実施形態に係る半導体装置をリードフレーム上に設けたものである。
図１９は、本発明の第３の実施形態に係るリードフレームを備えた半導体装置の断面図を示す。図１９に示すように、第３の実施形態では、シリコン基板１１とリードフレーム７０との間に酸化膜や支持基板等が存在せずに、シリコン基板１１がリードフレーム７０上に形成されている。このリードフレーム７０は、上記原子群３５のうち少なくとも１つの原子を含む材料で形成するのが望ましい。
以上のような第３の実施形態によれば、上記第１の実施形態と同様の効果を得ることができる。
尚、第３の実施形態では、リードフレーム７０とシリコン基板１１との間に、上記第２の実施形態で示した保護膜４１を形成することも可能である。この場合は、リードフレーム７０の材質は上記原子群３５のうち少なくとも１つの原子を含む材料で形成されていなくてもよい。
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
１１…シリコン基板、１２…ゲート電極、１３ａ，１３ｂ…ソース／ドレイン拡散層、１４…ＭＯＳＦＥＴ、１５…素子分離領域、１６，３１，３２…絶縁膜、１７ａ，１７ｂ…コンタクト、１８ａ，１８ｂ…配線、２０…高速中性子、３０…２次粒子、３５…原子群、４１，５１…保護膜、４２…保護膜材からなる素子分離領域、４３，４４…保護膜材からなる絶縁膜、４５ａ，４５ｂ…保護膜材からなるコンタクト、４６ａ，４６ｂ，４７…保護膜材からなる配線、４８…保護膜材からなるパッシベーション膜、４９…配線領域、５０…半導体チップ、６０…感応領域、７０…リードフレーム。
Claims (6)
- 原子番号が１から１３までの原子のうち少なくとも１つの原子を含む材料で形成されたリードフレームと、
前記リードフレーム上に設けられ、高速中性子とシリコンとの核反応により発生する粒子の最大飛程よりも薄い膜厚を有するシリコン基板と、
前記シリコン基板の表面に形成された半導体素子と
を具備することを特徴とする半導体装置。 - 前記シリコン基板の膜厚は、３０μｍ以下であることを特徴とする請求項１に記載の半導体装置。
- 前記シリコン基板の膜厚は、２ｎｍ乃至６μｍであることを特徴とする請求項１に記載の半導体装置。
- 前記シリコン基板の膜厚は、０．５μｍであることを特徴とする請求項１に記載の半導体装置。
- 前記シリコン基板は島状であることを特徴とする請求項１に記載の半導体装置。
- 原子番号が１から１３までの原子のうち少なくとも１つの原子を含む材料で形成された保護膜をさらに具備することを特徴とする請求項１に記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004083227A JP2005268730A (ja) | 2004-03-22 | 2004-03-22 | 半導体装置 |
| US10/874,306 US7180114B2 (en) | 2004-03-22 | 2004-06-24 | Semiconductor device |
| CN200510054848.3A CN1674218A (zh) | 2004-03-22 | 2005-03-16 | 半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004083227A JP2005268730A (ja) | 2004-03-22 | 2004-03-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2005268730A true JP2005268730A (ja) | 2005-09-29 |
Family
ID=34985345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004083227A Pending JP2005268730A (ja) | 2004-03-22 | 2004-03-22 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7180114B2 (ja) |
| JP (1) | JP2005268730A (ja) |
| CN (1) | CN1674218A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101365859B1 (ko) * | 2011-01-25 | 2014-02-21 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 열 중성자 소프트 오류율을 감소시키기 위한 ｉｃ 제조 공정에서의 솔루션 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060102957A1 (en) * | 2004-11-12 | 2006-05-18 | Jhon-Jhy Liaw | SER immune cell structure |
| US8263940B2 (en) * | 2009-10-26 | 2012-09-11 | Finphys Oy | Neutron detector with neutron converter, method for manufacturing the neutron detector and neutron imaging apparatus |
| US8946663B2 (en) * | 2012-05-15 | 2015-02-03 | Spansion Llc | Soft error resistant circuitry |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6239479B1 (en) | 1995-04-03 | 2001-05-29 | Texas Instruments Incorporated | Thermal neutron shielded integrated circuits |
| JP3568676B2 (ja) | 1996-03-19 | 2004-09-22 | 富士通株式会社 | 半導体装置、回路基板及び電子回路装置 |
| US5807771A (en) * | 1996-06-04 | 1998-09-15 | Raytheon Company | Radiation-hard, low power, sub-micron CMOS on a SOI substrate |
| JPH10199912A (ja) * | 1997-01-16 | 1998-07-31 | Hitachi Ltd | 半導体装置 |
| JPH11354690A (ja) | 1998-06-05 | 1999-12-24 | Mitsubishi Electric Corp | 半導体装置 |
| JP4014738B2 (ja) | 1998-09-15 | 2007-11-28 | 株式会社東芝 | 半導体ウェーハの製造方法 |
| KR100301052B1 (ko) * | 1998-12-28 | 2001-11-02 | 윤종용 | 소프트에러를감소하기위한반도체소자의제조방법 |
| US6268630B1 (en) * | 1999-03-16 | 2001-07-31 | Sandia Corporation | Silicon-on-insulator field effect transistor with improved body ties for rad-hard applications |
| US6368938B1 (en) * | 1999-10-05 | 2002-04-09 | Silicon Wafer Technologies, Inc. | Process for manufacturing a silicon-on-insulator substrate and semiconductor devices on said substrate |
| DE10041748A1 (de) * | 2000-08-27 | 2002-03-14 | Infineon Technologies Ag | SOI-Substrat sowie darin ausgebildete Halbleiterschaltung und dazugehörige Herstellungsverfahren |
| CN100347611C (zh) * | 2001-07-03 | 2007-11-07 | 日立化成工业株式会社 | 感光树脂组合物以及利用该组合物制作图案的方法和电子元件 |
| US7189606B2 (en) * | 2002-06-05 | 2007-03-13 | Micron Technology, Inc. | Method of forming fully-depleted (FD) SOI MOSFET access transistor |
| JP2004134672A (ja) * | 2002-10-11 | 2004-04-30 | Sony Corp | 超薄型半導体装置の製造方法および製造装置、並びに超薄型の裏面照射型固体撮像装置の製造方法および製造装置 |
-
2004
- 2004-03-22 JP JP2004083227A patent/JP2005268730A/ja active Pending
- 2004-06-24 US US10/874,306 patent/US7180114B2/en not_active Expired - Fee Related
-
2005
- 2005-03-16 CN CN200510054848.3A patent/CN1674218A/zh active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101365859B1 (ko) * | 2011-01-25 | 2014-02-21 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 열 중성자 소프트 오류율을 감소시키기 위한 ｉｃ 제조 공정에서의 솔루션 |
| US8946874B2 (en) | 2011-01-25 | 2015-02-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | IC in-process solution to reduce thermal neutrons soft error rate |
Also Published As
| Publication number | Publication date |
|---|---|
| US7180114B2 (en) | 2007-02-20 |
| US20050205953A1 (en) | 2005-09-22 |
| CN1674218A (zh) | 2005-09-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Garcia-Sciveres et al. | A review of advances in pixel detectors for experiments with high rate and radiation | |
| Heidel et al. | Low energy proton single-event-upset test results on 65 nm SOI SRAM | |
| KR101383468B1 (ko) | 집적회로에서 레이아웃을 상호접속하는 방법 및 장치 | |
| TWI411078B (zh) | 用於阻擋半導體裝置中之α粒子之延伸凸塊底部金屬層 | |
| US7601627B2 (en) | Method for reduction of soft error rates in integrated circuits | |
| Baumann et al. | Neutron-induced boron fission as a major source of soft errors in deep submicron SRAM devices | |
| US20090045488A1 (en) | Magnetic shielding package structure of a magnetic memory device | |
| JPH09509016A (ja) | セラミックおよび金属パッケージ内のｉｃおよびマルチチップモジュールの放射線遮蔽 | |
| Kumar et al. | Soft error issue and importance of low alpha solders for microelectronics packaging | |
| JPH0774269A (ja) | ホウ素１０を除去してホウ素含有化合物からのアルファ粒子放出を減少させる電子装置および工程 | |
| KR100326221B1 (ko) | 반도체 장치 | |
| JP2005268730A (ja) | 半導体装置 | |
| JPS614250A (ja) | 半導体装置用パツケ−ジ | |
| Gedion et al. | Monte Carlo simulations to evaluate the contribution of Si bulk, interconnects, and packaging to alpha-soft error rates in advanced technologies | |
| US6239479B1 (en) | Thermal neutron shielded integrated circuits | |
| US20230343669A1 (en) | Electronic packaging structure | |
| US8362600B2 (en) | Method and structure to reduce soft error rate susceptibility in semiconductor structures | |
| JP2755360B2 (ja) | アルファ粒子遮蔽機能を有する半導体モジュール | |
| Fang et al. | Soft errors in 7nm FinFET SRAMs with integrated fan-out packaging | |
| CN109041554B (zh) | 一种电离粒子轰击时保护电子器件可靠性的方法及装置 | |
| Solin | Electron collision dose enhancement | |
| US8080870B2 (en) | Die-warpage compensation structures for thinned-die devices, and methods of assembling same | |
| Cabral et al. | Alpha particle mitigation strategies to reduce chip soft error upsets | |
| US11908837B2 (en) | Semiconductor device | |
| CN111341838B (zh) | 硅同位素Si-30在抗中高能中子辐射半导体材料或半导体器件的应用 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20061019 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071002 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071203 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071225 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080225 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090421 |