KR101365859B1 - 열 중성자 소프트 오류율을 감소시키기 위한 ｉｃ 제조 공정에서의 솔루션 - Google Patents

열 중성자 소프트 오류율을 감소시키기 위한 ｉｃ 제조 공정에서의 솔루션 Download PDF

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Abstract

디지털 회로의 열 중성자 소프트 오류율(SER)을 감소시키기 위한 방법 및 집적 회로가 디지털 회로의 금속층 상부에 있고 금속층과 물리적으로 접촉하는 보호층을 도프함으로써 제공되고, 보호층은 추가의 열 중성자 흡수성 물질로 도프된다. 열 중성자 흡수성 물질은 Gd, Sm, Cd, B, 및 그 조합으로 구성된 그룹으로부터 선택될 수 있다. 보호층은 복수의 서브층을 포함할 수 있고, 그들 중 복수는 추가의 열 중성자 흡수성 물질을 함유한다.

Description

열 중성자 소프트 오류율을 감소시키기 위한 ＩＣ 제조 공정에서의 솔루션{IC IN-PROCESS SOLUTION TO REDUCE THERMAL NEUTRONS SOFT ERROR RATE}
본 발명은 열 중성자 소프트 오류율을 감소시키기 위한 IC 제조 공정에서의 해결책에 관한 것이다.
다수의 디지털 집적 회로 또는 소자는 디지털 신호 또는 데이터의 저장을 위한 용량성 노드 상의 전기 전하에 의존하므로, 이러한 소자는 의도하지 않은 전하를 상기 노드를 수송하는 이벤트에 대해 민감하다. 소프트 오류는 소자에 저장된 데이터에 오류를 일으키지만 소자 자체는 손상시키지 않는 이벤트에 의해 유도되는 랜덤 오류이다. 소프트 오류는 방사선, 전자파 장애 또는 전기적 잡음에 의해 야기될 수 있다. 지속적인 기술 축척으로 회로는 소프트 오류에 보다 민감해지고 있다. 소프트 오류를 야기하는 3종의 1차 방사선원: 알파 입자, 고에너지 우주선(cosmic ray), 및 중성자 유도 붕소 분열이 있다. 알파 입자(알파로 칭하는 경우도 있음)는 칩 및 패키지 재료에서의 방사성 불순물로부터 유래한다. 알파는 실리콘 소자에 전하를 발생시킴으로써 소프트 오류를 유도한다. 한편, 우주선(대부분 중성자)은 칩 내의 핵들과 충돌함으로써 간접적으로 전하를 발생시킨다. 세번째 방사선원인 붕소 분열은 저에너지(열) 중성자가 B핵을 타격할 때 발생하고, 이후 이것은 알파 및 리튬 리코일(lithium recoil)로 분해된다. 이 방사선원은 칩의 제조시에 특정 재료, 특히 붕소 인-실리케이트 유리(BPSG)가 사용되었다면 소프트 오류에 상당히 기여한다. SER에 대한 붕소 분열의 기여는 공정 흐름으로부터 BPSG를 제거함으로써 감소될 수 있다. BPSG의 사용이 필요하다면 BPSG층에 강화된 B가 사용될 수 있다.
본 발명의 일실시형태에 의한 집적 회로는 기판층, 금속층, 및 상기 금속층 상에 있고 상기 금속층과 물리적으로 접촉하는 보호층으로서 열 중성자 흡수성 물질을 함유하는 보호층을 포함한다.
본 발명의 다른 실시형태에 의한 집적 회로를 위한 열 중성자 흡수층을 형성하기 위한 방법은 상부 금속층을 포함하는 집적 회로를 형성하는 단계, 상기 상부 금속층과 접촉하여 보호층을 형성하는 단계, 및 상기 보호층에 열 중성자 흡수성 물질을 첨가하는 단계를 포함한다.
본 발명 및 그 이점의 보다 완벽한 이해를 위해 이제 첨부된 도면과 함께 취해진 다음의 설명을 참조하였다.
도 1은 금속층의 상부의 패시베이션층을 포함하는 CMOS 디지털 소자의 층들을 개략적으로 도시한다.
도 2는 금속층 상부의 패시베이션층을 포함하고, 패시베이션층은 흡수 물질로 도프되는 CMOS 디지털 소자의 층들을 개략적으로 도시한다.
도 3은 금속층 상부의 패시베이션층에 더하여 폴리이미드층을 포함하고, 폴리이미드층은 흡수 물질로 도프되는 CMOS 디지털 소자의 층들을 개략적으로 도시한다.
도 4는 제 2 폴리이미드층이 금속층의 상부에 있으면서 제 2 폴리이미드층의 상부에 있는 옥사이드층의 상부의 제 1 폴리이미드층을 포함하고, 옥사이드층은 흡수 물질로 도프되는 CMOS 디지털 소자의 층들을 개략적으로 도시한다.
도 5는 제 2 폴리이미드층이 금속층의 상부에 있으면서 제 2 폴리이미드층의 상부에 있는 옥사이드층의 상부에 있는 쉴드 금속(shield metal)층의 상부의 제 1 폴리이미드층을 포함하고, 옥사이드층은 흡수 물질로 도프되는 CMOS 디지털 소자의 층들을 개략적으로 도시한다.
도 6은 패시베이션층 도핑 또는 폴리이미드층 도핑이 특정 도판트를 주입하고 선택하는 것에 사용되는 것인 실시형태의 예를 도시한다.
본 실시형태의 제작 및 사용은 이하 상세하게 논의된다. 그러나, 본 개시는 넓고 다양한 구체적인 문맥에서 실시될 수 있는 다수의 적용가능한 개념을 제공함이 인지되어야 한다. 논의되는 구체적인 실시형태는 단지 개시된 소재를 제작하고 사용하기 위한 구체적인 방법의 예시이고, 다른 실시형태의 범위를 한정하지 않는다.
통합된 소자 CMOS 제조 공정에 대한 예시적인 실시형태가 논의될 것이다. 당업자는 동등한 기능을 구현하는 다양한 변형이 있고, 예시적인 실시형태는 예증의 목적으로만 이루어진 것임을 쉽게 인식할 것이다.
반도체 또는 집적 회로(보통, IC 또는 칩으로 칭함)를 제조하는 공정은 전형적으로 100가지 이상의 단계로 구성되고, 그 동안에 수백부의 집적 회로가 단일 웨이퍼 상에 형성된다. 일반적으로, 공정은 궁극적으로 완전한 집적 회로를 형성하는 기판에 8개 이상의 패터닝된 층의 생성을 수반한다. 이 레이어링(layering) 공정은 반도체 웨이퍼면에 전기적 활성 영역을 생성한다.
집적 회로는 포토리소그래피에 의해 각각 정의되는 다수의 겹쳐진 층들로 구성된다. 일부 층은 다양한 도판트가 기판으로 확산되는 곳(확산층으로 칭함)을 마킹하고, 일부 층은 추가의 이온이 주입되는 곳(주입층)을 정의하며, 일부 층은 전도체(폴리실리콘 또는 금속층)를 정의하고, 일부 층은 전도층 사이의 접속(또는 접촉층을 통하여)을 정의한다. 모든 컴포넌트는 그러한 층의 특정 조합으로 구성된다.
도 1은 N- 물질(120) 아래 놓인 베이스 N+ 물질(110)을 포함하는 기판에 증강된 CMOS 구조를 나타낸다. 이 기판에서, P-웰(130)이 생성되었다. 폴리실리콘 게이트 구조(140a 및 140b)는 PMOS 및 NMOS 트랜지스터 모두의 게이트를 형성하고, 그들을 접속한다. 층간 유전체(inter layer dielectric, ILD)층(141)이 게이트 상부에 형성된다. 제 1 금속층(150 M1)은 ILD층(141) 상부 및 금속층간 유전체(inter metal layer dielectric, IMD)층 내부에 형성된다. 제 2 금속층(160 M2)은 IMD층(151)의 상부에 형성되고, 여기서 제 2 금속층(160 M2)은 152 v1을 통하여 제 1 금속층(150 M1)에 접속된다. 제 3 금속층(170 M3)은 제 2 금속층(160 M2)의 상부에 또한 형성되고, IMD층(161)에 의해 분리되어 162 v2을 통하여 제 2 금속층(160 M2)에 접속된다. 마지막으로, 금속층들의 상부에는 패시베이션층(180)이 형성된다.
도 1은 CMOS 디지털 회로의 프로세싱에 사용되는 층들의 단지 예시적인 실시형태이다. 당업자는 동등한 기능을 구현하는 다양한 변형이 있고, 예시적인 실시형태는 예증의 목적으로만 이루어짐이 쉽게 인식할 것이다. 특히, 개별의 소자는 일련의 금속 증착 및 유전체막(절연막)의 패터닝 단계를 사용하여 상호접속된다. 현재의 반도체 제조 공정은 도 1에 도시되지 않은 유전체층에 의해 분리되는 다수의 금속층을 포함한다.
집적 회로를 손상 및 오염으로부터 보호하기 위해서 부식성 화학물이 집적 회로에 닿는 것을 방지하기 위한 장벽으로서 작용하도록 집적 회로 금속층의 표면에 패시베이션층을 도포하는 것이 일반적이다. 도 1에서 옥사이드 패시베이션층(180)이 금속층의 상부에 놓인다. 당업자에게 개구부(도시되지 않음)가 전기 프로브(probe) 및 와이어 본드(wire bond)에 의해 금속층의 상부로의 접근을 허용하도록 이 층에서 에칭됨이 알려져 있다.
다양한 목적을 위해, 추가의 보호층이 제 1 패시베이션층의 상부에 도포될 수 있다. 폴리이미드층이 패시베이션층의 상부에 도포될 수 있다. 폴리이미드의 예시적인, 그러나 한정하지 않는 하나의 목적은, 폴리이미드층이 양호한 기계적 신장 및 인장을 갖고, 그것이 폴리이미드층들 사이에서 또는 폴리이미드층과 증착된 금속층 사이에서 점착을 돕는다는 것이다. 폴리이미드막의 고온 안정성은 다양한 유형의 환경적인 스트레스를 받을 때 확실한 절연을 제공하는 시스템을 초래한다. 또한, 폴리이미드층은 다른 패시베이션층없이 직접 금속층의 상부에 놓인다.
추가의 폴리이미드층이 도포될 수 있다. 예시적인 목적으로, 제 1 폴리이미드층이 금속층의 상부에 놓인 후에 옥사이드층이 제 1 폴리이미드층 상부에 놓이고, 마직막으로 제 2 폴리이미드층이 옥사이드층의 상부에 놓일 수 있다.
쉴드 금속층으로 칭해지는 추가의 금속층이 추가의 패시베이션을 위해 사용될 수 있는 경우도 있다. 그러한 예시적인 일례에서 쉴드 금속층은 2개의 폴리이미드층 사이에서 옥사이드층의 상부에 놓인다.
당업자에게 그들 패시베이션층, 폴리이미드층, 옥사이드층 및 쉴드 금속층은 디지털 회로가 설계되는 기능을 수행하는데 사용되지 않음이 알려져 있다. 대신에, 그들은 부식성 화학물, 온도, 기계적 손상, 오염, 및 회로에 대한 다른 환경적 또는 프로세싱 손상으로부터 디지털 회로를 보호하기 위해 사용된다. 그러므로, 그들은 모두 패시베이션층, 폴리이미드층, 옥사이드층 및 쉴드 금속층과 같은 서브층(sub-layer)을 더 포함하는 디지털 회로의 다수읜 보호층을 형성한다. 서브층을 포함하는 보호층은 회로의 금속층의 상부에 직접 놓여 회로의 금속층에 물리적으로 접촉한다. 현대의 회로는 전형적으로 회로의 금속층의 상부에 적어도 하나의 서브층을 갖는 보호층을 갖는다.
패시베이션층과 같은 보호층이 어떤 보호 목적으로 형성되는 도 1에 나타낸 디지털 회로에 대하여, 열 중성자 흡수성 물질의 추가 도핑이 패시베이션층에 가해질 수 있다. 그 결과는 도 2에 나타낸 디지털 회로이고, 여기서 금속층과 직접적으로 접촉하는 원래의 패시베이션층이 도판트(197)로 도프되었다.
열 중성자 흡수성 물질은 Gd, Sm, Cd, B 및 그 조합으로 구성되는 그룹으로부터 선택될 수 있다. 알파 입자 또는 Li는 열 중성자 흡수성 물질에 의해 차단될 수 있다. 도핑은 화학적 기상 증착법(Chemical Vapor Deposition, CVD)에 의해, 또는 옥사이드막으로 물질을 주입함으로써 형성될 수 있다.
유사하게, 열 중성자 흡수성 물질은 폴리이미드층과 같은 다른 보호층으로 도프될 수 있고, 폴리이미드층(190)이 열 중성자 흡수성 물질로 도프되는 도 3에 나타낸 층을 갖는 디지털 회로를 초래한다. 도 3에서, 폴리이미드층(190)과 패시베이션층(180) 모두는 디지털 회로의 금속층과 직접 접촉하는 보호층이다. 또한, 패시베이션층(180) 또는 폴리이미드층(190) 중 하나가 열 중성자 흡수성 물질로 도프될 수 있고, 그것은 도 3에 도시되지 않는다. 패시베이션층(180)과 폴리이미드층(190) 모두가 열 중성자 흡수성 물질로 도프되는 것도 가능하다.
옥사이드층과 같은 다른 보호층에 대하여 열 중성자 물질이 옥사이드층에 도프될 수 있고, 그 결과는 도 4 및 도 5에 각각 나타난다. 당업자에게 도 4 및 도 5에 대하여 디지털 회로의 소프트 오류율을 감소시키기 위해 보호층 중 어느 하나 또는 그들의 조합이 열 중성자 흡수성 물질로 도프될 수 있음이 알려져 있다.
도 6은 도 2 내지 도 5에 나타낸 바와 같은 보호층, 또는 그러한 층의 유사한 변형으로 열 중성자 흡수성 물질이 주입되는 공정을 나타낸다. 2개의 마스크(605 및 607)가 도핑이 가해지지 않은 면적을 덮도록 도프되는 층(600)의 상부에 배치된다. 그 후, 도판트(610)가 도프되는 층(600)으로 주입된다.
예시적인 실시형태 및 그들의 이점이 상세하게 설명되었지만, 다양한 변화, 대체 및 변경이 여기서 첨부되는 특허청구범위에 의해 정의되는 바와 같은 본 발명의 정신 및 범위로부터 벗어남없이 이루어질 수 있음이 이해되어야 한다. 예를 들면, 당업자에 의해 방법이 본 발명의 범위 내에서 있으면서 변할 수 있음이 쉽게 이해될 것이다.
또한, 본 출원의 범위는 명세서에서 설명된 구조, 방법 및 단계의 특정 실시형태에 한정되도록 의도되지 않는다. 당업자가 본 발명의 개시로부터 쉽게 인지하는 바와 같이, 본 명세서에 기재된 해당 실시형태와 동일한 기능을 실질적으로 수행하거나 또는 그와 동일한 결과를 실질적으로 달성하는 현재 존재하거나 또는 후에 개발될 공정 또는 단계가 본 발명에 따라 사용될 수 있다. 따라서, 첨부된 특허청구범위는 그러한 공정 및 단계를 범위 내에 포함하도록 의도된다.

Claims (7)

  1. 집적 회로로서:
    기판층;
    금속층; 및
    상기 금속층 상부에 있고 상기 금속층과 물리적으로 접촉하는 보호층을 포함하고,
    상기 보호층은 열 중성자 흡수성 물질을 함유하고,
    상기 열 중성자 흡수성 물질은 상기 보호층 내에 원소 불순물(elemental impurity)로서 도핑되어 있고, 상기 원소 불순물은 Gd, Sm, Cd 및 이들의 조합으로 구성된 그룹으로부터 선택되는 것인, 집적 회로.
  2. 제 1 항에 있어서,
    상기 보호층은 i) 열 중성자 흡수성 물질을 포함하는 패시베이션층, ii) 열 중성자 흡수성 물질을 포함하는 폴리이미드층, 또는 iii) 열 중성자 흡수성 물질을 포함하는 옥사이드층 및 폴리이미드층 중 적어도 하나를 포함하는 것인 집적 회로
  3. 제 1 항에 있어서,
    상기 보호층은 복수의 서브층을 포함하며, 이 복수의 서브층 중 적어도 하나는 추가의 열 중성자 흡수성 물질을 함유하는 것인 집적 회로.
  4. 제 3 항에 있어서,
    상기 보호층은,
    상기 금속층 상의 제 1 폴리이미드 서브층;
    상기 제 1 폴리이미드 서브층 위의 옥사이드 서브층; 및
    상기 옥사이드 서브층 위의 제 2 폴리이미드 서브층
    을 포함하는 서브층들을 포함하고,
    상기 서브층들 중 적어도 하나는 추가의 열 중성자 흡수성 물질을 함유하는 것인 집적 회로.
  5. 제 3 항에 있어서,
    상기 보호층은,
    상기 금속층 상의 제 1 폴리이미드 서브층;
    상기 제 1 폴리이미드 서브층 위의 쉴딩 금속 서브층;
    상기 쉴딩 금속 서브층 위의 옥사이드 서브층; 및
    옥사이드 보호 서브층 위의 제 2 폴리이미드 서브층
    을 포함하는 서브층들을 포함하고,
    상기 서브층들 중 적어도 하나는 추가의 열 중성자 흡수성 물질을 함유하는 것인 집적 회로.
  6. 집적 회로를 위한 열 중성자 흡수층을 형성하기 위한 방법으로서:
    상부 금속층을 포함하는 집적 회로를 형성하는 단계;
    상기 상부 금속층과 접촉하는 보호층을 형성하는 단계; 및
    상기 보호층에 열 중성자 흡수성 물질을 첨가하는 단계를 포함하고,
    상기 열 중성자 흡수성 물질은 상기 보호층 내에 원소 불순물로서 도핑되고,
    상기 원소 불순물은 Gd, Sm, Cd 및 이들의 조합으로 구성된 그룹으로부터 선택되는 것인, 열 중성자 흡수층 형성 방법.
  7. 제 6 항에 있어서,
    상기 열 중성자 흡수성 물질을 첨가하는 단계는 상기 보호층 내에 열 중성자 물질을 주입하는 단계 또는 화학적 기상 증착법(Chemical Vapor Deposition, CVD)을 수행하는 단계 중 적어도 하나를 포함하는 것인 열 중성자 흡수층 형성 방법.
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