CN102610610B - Ic工艺中降低热中子软错误率的方法 - Google Patents

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Abstract

IC工艺中降低热中子软错误率的方案，通过对位于金属层顶部以上、并且与集成电路的金属层直接接触的保护层进行掺杂来提供集成电路、以及用于降低集成电路的热中子软错误率(SER)的方法，其中，该保护层掺杂有额外的热中子吸收材料。该热中子吸收材料可以选自包含Gd、Sm、Cd、B以及其组合的组。该保护层可以包括多个子层，这些子层中的多个子层包括额外的热中子吸收材料。

Description

IC工艺中降低热中子软错误率的方法
技术领域
本发明涉及一种IC工艺中降低热中子软错误率的方案。
背景技术
许多数字集成电路或器件都依赖于电容节点上的电荷来存储数字信号或数据，并且因此这种些器件对于并非有意向节点传输意外电荷的事件较为敏感。软错误是由于破坏器件中的存储数据但不损害器件本身的事件而引起的随机错误。该软错误可以由辐射、电磁干扰或电噪声引起。随着技术持续发展，电路对软错误变得更加敏感。存在三种引起软错误的主要辐射源：阿尔法粒子、高能宇宙射线、和硼中子诱发的硼裂变。阿尔法粒子(有时称作阿尔法)源于芯片和包装材料中的放射性杂质。阿尔法通过在硅器件中产生电荷而引起软错误。在另一方面，对于宇宙射线，占优势的中子通过与芯片内的原子核进行碰撞而间接地产生电荷。对于第三种来源，当低能量(热)中子撞击B原子核时，B中子随后分裂成阿尔法和锂反冲，此时出现了硼裂变。如果在芯片的制造中使用特定的材料，尤其是硼磷硅酸玻璃(BPSG)，该来源对软错误的产生起重要作用。可以通过将BPSG从工艺流程中排除，可以减小硼裂变对SER的作用。如果必须使用BPSG，则可以在BPSG层中使用浓缩的B。
发明内容
本发明涉及一种集成电路，包括：衬底层；金属层；保护层，位于金属层以上，并且与金属层物理接触，其中，保护层包括热中子吸收材料。
其中，保护层包括含有热中子吸收材料的钝化层。
其中，钝化层包括含有热中子吸收材料的聚酰亚胺层。
其中，保护层由包括含有热中子吸收材料的氧化层和聚酰亚胺层。
其中，保护层包括多个子层，在子层中的至少一个子层包括额外的热中子吸收材料。
其中，保护层包括子层，子层包括：第一聚酰亚胺子层，位于金属层上；氧化物子层，位于第一聚酰亚胺子层上方；第二聚酰亚胺子层，位于氧化物子层上方；并且
其中，子层中的至少一个包括额外的热中子吸收材料。
其中，保护层包括子层，子层包括：第一聚酰亚胺子层，位于金属层上；屏蔽金属子层，位于第一聚酰亚胺子层上方；氧化物子层，位于屏蔽金属子层上方；第二聚酰亚胺子层，位于氧化物子层上方；并且
其中，至少一个子层包括额外的热中子吸收材料。
其中，包括热中子吸收材料的保护层通过将热中子吸收材料注入到氧化层中而形成。
其中，包括热中子吸收材料的保护层通过化学汽相沉积CVD形成。
其中，包括热中子吸收材料的保护层通过将额外的热中子吸收材料注入到钝化层中而形成。
其中，包括热中子吸收材料的保护层通过将额外的热中子吸收材料注入到聚酰亚胺层中而形成。
其中，热中子吸收材料选自包含Gd、Sm、Cd、B以及其组合的组。
本发明还涉及一种形成用于集成电路的热中子吸收层的方法，包括：形成包括顶部金属层的集成电路；形成与顶部金属层接触的保护层；并且向保护层添加热中子吸收材料。
其中，通过注入来完成热中子吸收材料的添加。
其中，通过CVD来完成热中子吸收材料的添加。
其中，热中子吸收材料选自包含Gd、Sm、Cd、B以及其组合的组。
其中，保护层包括多个子层，子层中的至少一个子层包括额外的热中子吸收材料。
其中，保护层包括含有热中子吸收材料的钝化层。
其中，保护层包括含有热中子吸收材料的聚酰亚胺层。
其中，保护层包括含有热中子吸收材料的氧化层和聚酰亚胺层。
附图说明
为了更完全地理解本发明及其优点，现在将参考后面结合附图所作的说明，在附图中：
图1示意性地示出了包括在金属层以上的钝化层的CMOS数字器件的层；
图2示意性地示出了包括在金属层以上的钝化层的CMOS数字器件的层，其中，该钝化层掺杂有吸收材料。
图3示意性地示出了包括聚酰亚胺层的CMOS数字器件的层，其中，该聚酰亚胺层附加至位于金属层以上的钝化层，该聚酰亚胺层掺杂有吸收材料；
图4示意性地示出了包括在氧化层以上的第一聚酰亚胺层的COMS数字器件的层，其中，该氧化层进一步位于第二聚酰亚胺层以上，同时，该第二聚酰亚胺层在金属层以上，该氧化层掺杂有吸收材料；
图5示意性地示出了包括在屏蔽金属层以上的第一聚酰亚胺层的COMS数字器件的层，该在屏蔽金属层在氧化层以上，另外，该氧化层在第二聚酰亚胺层以上，同时，该第二聚酰亚胺层在金属层以上，其中，该氧化层掺杂有吸收材料；
图6示意性地示出了实施例的一个实例，其中，使用注入方式并且选择特定的掺杂剂来掺杂钝化层或掺杂聚酰亚胺层。
具体实施方式
下面将详细描述本实施例的制造和使用。然而，应该理解，本公开提供了多个可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅示出了制造和使用本发明的具体方式，而不用于限制本发明的范围。
下面将就集成器件CMOS的制造工艺来讨论说明性的实施例。本领域技术人员能容易地认识到，存在许多实现等效功能的变化，并且说明性的实施例仅用于说明目的。
制造半导体或集成电路(通常称作IC或芯片)的工艺通常由一百个以上的步骤构成，在这些步骤中会在单个晶圆上形成数百个集成电路的复制品。通常，该工艺包括在衬底上以及在衬底中制造八个以上图案化的层，最后形成完整的集成电路。该分层工艺在半导体晶圆表面中以及在半导体晶圆表面上电气地制造有源区域。
集成电路由许多叠加的层组成，各个层都通过光刻法来限定。一些层标出多种掺杂剂扩散至衬底中的位置(称作扩散层)，一些层限定出注入额外的离子的位置(注入层)，一些层限定出导体(多晶硅或金属层)，并且一些层限定出导电层(通孔或接触层)之间的连接。所有组件都由这些层的特定组合构造而成。
图1示出在衬底上面以上构造的CMOS结构，该衬底包括在位于N-材料120下面以下的基底N+材料110。在该衬底中制造产生有P-井阱130。多晶硅栅硅栅极结构140a和140b形成PMOS和NMOS晶体管的栅极并且将其连接。层间介电介质(ILD)层141形成在栅极以上。第一金属层150M1形成在141ILD以上并且位于内金属介电(IMD)层中。第二金属层160M2形成在1511MD层以上，其中，金属层160通过通孔152与150M1层连接。第三金属层170M3进一步形成在第二金属层160M2以上，通过IMD层161隔开，并且通过通孔160v2与第二金属层160M2连接。最后，在金属层以上形成有钝化层180。
图1只是在加工CMOS数字电路时所使用的层的说明性实施例。本领域的技术人员能够容易地认识到，存在许多实现等效功能的变化，并且说明性的实施例仅用于说明目的。特别地，单个器件可使用一系列的金属沉积和电介质膜(绝缘体)的图案化步骤进行互连。当前的半导体产品包括许多金属层，这些金属层通过未在图1中示出的介电层进行隔离。
为了保护集成电路不受到损害和污染，通常将钝化层覆盖在集成电路金属层的表面，作为防止腐蚀性化学品接触到集成电路的阻挡物。覆盖的氧化物钝化层180位于图1所示的金属层以上。本领域技术人员应当知道，可以在该层中蚀刻出开口(未示出)以使电子探针和焊线进入金属的顶层。
出于多种目的，可以在第一钝化层以上覆盖另外的保护层。可以将聚酰亚胺层覆盖在钝化层以上。聚酰亚胺层一个用途在于，聚酰亚胺层具有良好的机械伸长率和抗拉强度，其还有助于聚酰亚胺层、或聚酰亚胺层与沉积的金属层之间的附着，该用途用于说明而非限制。聚酰亚胺膜的高温稳定性能够使得系统在受到多种环境压力时提供可靠绝缘。在没有其他钝化层的情况下，聚酰亚胺层也可以直接放置在金属层以上。
可以覆其他的聚酰亚胺层。出于说明的目的，可以将第一聚酰亚胺层放置在金属层以上，然后将氧化层覆盖在第一聚酰亚胺层以上，并且最后将第二聚酰亚胺层放置在氧化层以上。
有时，可以采用被称作屏蔽金属层的额外金属层，以提供额外的钝化。一个这样的说明性的实例是，在两个聚酰亚胺层之间，并且在氧化层以上覆盖屏蔽金属层。
本领域的技术人员知道，这些钝化层、聚酰亚胺层、氧化层和屏蔽金属层并不用于实现设计数字电路所需实现的功能。而是用于保护数字电路不受到腐蚀性的化学品、温度、机械损害、污染的损害和所有其他环境或工艺对电路的损害。因此，这些层共同形成一个大的数字电路保护层，数字电路进一步包括子层，例如，钝化层、聚酰亚胺层、氧化层和屏蔽金属层。该包括子层的保护层直接放置在该电路的金属层以上，与该电路的金属层物理接触。现在的电路典型地具有保护层，保护层具有位于电路的金属层以上的至少一个子层。
对于图1所示的数字电路来讲，可以在出于某些保护的目的而形成诸如钝化层的保护层的位置上，对钝化层进行额外的热中子吸收材料掺杂。得到图2所示的数字电路，其中，与金属层直接接触的原钝化层掺杂有掺杂剂197。
热中子吸收材料可以选自包含Gd、Sm、Cd、B以及其组合的组。可以通过热中子材料阻挡阿尔法粒子或Li。可以通过化学汽相沉积(CVD)或通过将材料注入到氧化膜中来形成掺杂。
类似地，可以将热中子吸收材料掺杂到诸如聚酰亚胺层的其他保护层中，得到带有图3所示的层的数字电路，其中聚酰亚胺层190掺杂有热中子吸收材料。在图3中，聚酰亚胺层190和钝化层180均是保护层，该保护层直接与数字电路的金属层接触。另外，钝化层180或聚酰亚胺层190中的任何一个都可以掺杂热中子吸收材料，这在图3中并未示出。也可以使钝化层180和聚酰亚胺层190这两个层都掺杂热中子吸收材料。
对于诸如氧化层的其他保护层，热中子吸收材料可以掺杂在氧化层中并且分别得到图4和图5所示的数字电路。本领域的技术人员知道，对于图4和图5而言，为了达到减小数字电路的软错误率的目的，保护层中的任何一个层或其组合都可以掺杂热中子吸收材料。
图6示出了将热中子吸收材料注入到如图2至图5所示的保护层或这些层的类似的变形中的工艺。两个掩膜605和607处在待掺杂的层600以上，以遮盖不进行掺杂的区域。然后，将掺杂剂610注入到待掺杂的层600中。
尽管已经详细地描述出示例性的实施例和其优势，但是应当理解，可以在不背离所附权利要求限定的本发明精神和范围的情况下，进行各种改变、替换和更改。例如，本领域的技术人员能够容易地理解，可以对上述方法进行改变，改变后的方法同样处在本发明的范围内。
另外，本申请的范围并不仅限于说明书中所述的结构、方法和步骤的特定实施例。本领域普通技术人员应从本发明的公开中容易地理解，根据本发明，可以采用现有或今后开发的用于执行与这里描述的对应实施例基本相同的功能或获得基本相同结果的工艺、方法或步骤。相应地，所附权利要求旨在将这些工艺或步骤包含在其范围内。

Claims (14)

1.一种集成电路，包括：
衬底层；
金属层；
保护层，位于所述金属层以上，并且与所述金属层物理接触，其中，所述保护层包括热中子吸收材料，
其中，所述保护层包括子层，所述子层包括：
第一聚酰亚胺子层，位于所述金属层上；
氧化物子层，位于所述第一聚酰亚胺子层上方；
屏蔽金属子层，位于所述氧化物子层上方；
第二聚酰亚胺子层，位于所述屏蔽金属子层上方；并且
其中，所述第一聚酰亚胺子层、所述氧化物子层、所述屏蔽金属子层和所述第二聚酰亚胺子层中的至少一个包括额外的热中子吸收材料，
其中，所述保护层包括含有热中子吸收材料的钝化层。
2.根据权利要求1所述的集成电路，其中，所述钝化层包括含有热中子吸收材料的聚酰亚胺层。
3.根据权利要求1所述的集成电路，其中，所述保护层包括含有热中子吸收材料的所述氧化物子层和所述第一聚酰亚胺子层。
4.根据权利要求3所述的集成电路，其中，包括所述热中子吸收材料的所述保护层通过将所述热中子吸收材料注入到所述氧化物子层中而形成。
5.根据权利要求3所述的集成电路，其中，包括所述热中子吸收材料的所述保护层通过化学汽相沉积CVD形成。
6.根据权利要求1所述的集成电路，其中，包括所述热中子吸收材料的所述保护层通过将额外的热中子吸收材料注入到所述钝化层中而形成。
7.根据权利要求2所述的集成电路，其中，包括所述热中子吸收材料的保护层通过将额外的热中子吸收材料注入到所述聚酰亚胺层中而形成。
8.根据权利要求1所述集成电路，其中，
所述热中子吸收材料选自包含Gd、Sm、Cd、B以及其组合的组。
9.一种形成用于集成电路的热中子吸收层的方法，包括：
形成包括顶部金属层的集成电路；
形成与所述顶部金属层接触的保护层；并且
向保护层添加热中子吸收材料，
其中，所述保护层包括子层，所述子层包括：
第一聚酰亚胺子层，位于所述顶部金属层上；
氧化物子层，位于所述第一聚酰亚胺子层上方；
屏蔽金属子层，位于所述氧化物子层上方；
第二聚酰亚胺子层，位于所述屏蔽金属子层上方；并且
其中，所述第一聚酰亚胺子层、所述氧化物子层、所述屏蔽金属子层和所述第二聚酰亚胺子层中的至少一个包括额外的热中子吸收材料，
其中，所述保护层包括含有热中子吸收材料的钝化层。
10.根据权利要求9所述的方法，其中，通过注入来完成热中子吸收材料的添加。
11.根据权利要求9所述的方法，其中，通过CVD来完成热中子吸收材料的添加。
12.根据权利要求9所述的方法，其中，所述热中子吸收材料选自包含Gd、Sm、Cd、B以及其组合的组。
13.根据权利要求9所述的方法，其中，所述保护层包括含有热中子吸收材料的所述第一聚酰亚胺子层。
14.根据权利要求9所述的方法，其中，所述保护层包括含有热中子吸收材料的所述氧化物子层和所述第一聚酰亚胺子层。
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