JPH03110864A - 半導体記憶装置とその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明は高速、高集積半導体集積回路装置とその製造方
法に関し。

メモリセルなどのデータ保護特性を向上させることを目
的とし。

一導電型半導体基板に形成され５該基板と同一導電型の
ウェル領域内に形成された記憶素子を有する半導体記憶
装置であって、前記半導体基板とウェル領域との間に、
該ウェル領域の底部と側部とを囲み前記半導体基板の表
面まで達するように形成された前記半導体とは反対導電
型の領域を有することにより、および、一導電型半導体
基板に反対導電型拡散領域を形成する工程と、核型拡散
領域内にその底部と側部とが反対導電型領域に囲まれる
ように一導電型ウェル領域を形成する工程と、該一導電
型ウェル領域内に、記憶素子を形成する工程とを含むこ
とにより、或いは、一導電型半導体基板に反対導電型拡
散層を形成する工程と。

該一導電型半導体基板と反対導電型拡散層の上にエピタ
キシャル層を形成する工程と、前記反対導電型拡散層に
到達するように２反対導電型ウェル領域を形成する工程
と、前記反対導電型ウェル領域内にその底部と側部とが
前記反対導電型ウェル領域に囲まれるように一導電型ウ
ェル領域を形成する工程と、該一導電型ウェル領域内に
記憶素子を形成する工程とを含むことにより達成する。

〔産業上の利用分野］ 本発明は高速、高集積半導体集積回路装置とその製造方
法に関する。

かかる装置については、使用機器の性能上、装置の長寿
命化、高信頼度化が望まれている。

このため、使用中の外部ノイズ等により特性が劣化しな
い対策を講する必要がある。

〔従来の技術〕

第３図は従来例の説明図である。

図において、　１１はｐ型基板、　１２はｐウェル、１
３はメモリセルである。

第３図に示すように、従来のＣＭＯ３，ＢｉＣＭＯ３半
導体装置においては、ｎチャネルのＭＯ３Ｔｒ部及びメ
モリセル領域は、ｐ形基板１１上か。

ｐ形基板１１上に形成されたｐ゛拡散層で形成されるｐ
ウェル１２領域内に形成されていた。

ところが、この構造では１例えばｐウェル１２領域内に
メモリセル１３が存在する場合、メモリセル１３の保護
特性について以下の問題点が生じていた。

第１にｐウェル構造を用いたとしても、ソフトエラーに
対して十分でない。

第２に例えば、入力ピンのアンダーシュートなどのノイ
ズにより生じた少数キャリアによるセルデータの破壊が
あった。

第３にメモリセルの周辺回路（ｎチャネルＭＯ３Ｔｒ）
で生じる少数キャリアによるセルデータの破壊があった
。

〔発明が解決しようとする課題〕

従って、ＬＳＩ素子の外部ノイズ、内部ノイズに対して
、従来構造は弱い構造になっていた。

本発明は、メモリセルなどのデータ保護特性を向上させ
ることを目的として提供されるものである。

〔課題を解決するための手段〕

第１図は本発明の原理説明図である。

図において、１はｐ型半導体基板、２はｎ型拡散層、３
はｐウェル、４はメモリセルである。

本発明は、Ｐ形半導体基板１とｐウェル３との間にｎ形
の拡散層２を設ける。

このｎ膨拡散層２はメモリセル４を形成しであるｐウェ
ル３を囲むように形成し、ｐ形半導体基板１とｐウェル
３の間には必ずｎ膨拡散層２があるようにする。

従って、ｎ型拡散層２の内側のｐウェル３内にメモリセ
ル４があり、ｎ型拡散層２の外側に周辺回路がある構造
となる。

そして、ソフトエラーを防止するために、ｎ膨拡散層は
適当な電位にバイアスする。

又、ｎ型基板を用いたＣＭＯ３等で８周辺領域の一部を
三重セルにした構造のものに比較して５現在最も一般的
な縮型ｎｐｎＴｒを主に使用するＢｉＣＭＯ３化が容易
で工程面で有利であり、Ｐｎ接合のバリアを越えてくる
キャリアがあったとしてもガードのｎ層で吸収できるの
で、ソフトエラーに対して強いと考えられ、また、ｐＭ
Ｏ３の周辺回路において、ＶＣＣより低い電圧がｐＭＯ
３のドレインに印加されるため、即ち、ｐＭＯ３にＶＢ
ＩＩが印加されるため、内部降圧したときラッチアップ
に強いという利点があり、工程面、構造面。

チップ面積、ソフトエラーに対する防御効率等が上記構
造に対して優れていると考えられる。

（作用〕 本発明では、ｐ形基板とｎウェルの間に形成されたｎ膨
拡散層により、何らかの原因で発生した周辺回路からの
少数キャリアはｎ膨拡散層に吸収され、ｎウェル内には
入り込めない。

従って、ｎウェル内のメモリセルの保護特性は向上し、
ＬＳＩの信頼性が向上する。

［実施例］ 第２図は２本発明の一実施例の構成図である。

図において、５はｐ型Ｓｉ、　　６はｎ型埋込拡散層。

７はｐ壁埋込拡散層、８はエピタキシャル層、９はｎウ
ェル、ｌＯはｎウェル、　１１はｎウェルである。

第２図（ａ）に示すように、Ｐ形１０Ω’ｃｍのＳｉ基
板５表面に、イオン注入法により、砒素イオン（Ａｓ”
　）を加速電圧７０　ＫｅＶ、ドーズ量４Ｘ１０”７ｃ
ｍ２でメモリセル形成領域に選択的に注入し、高濃度の
ｎ型埋込拡散層６を形成する。

次に、第２図（ｂ）に示すように、ｎ型埋込拡散層６の
周囲に、イオン注入法により、硼素イオン（Ｂｏ）を加
速電圧４０　ＫｅＶ、ドーズ量２ＸｌＯ”／ｃｆｆ１２
で選択的に注入し、高濃度のＰ型埋込拡散層７を選択的
に形成する。

その後、第２図（ｃ）に示すように、Ｐ型Ｓｔ基板５の
表面にエピタキシャル層８をドープすることなしに、三
塩化シラン（Ｓｉ）Ｉｃ　ｌ　３）ガスを用いて１．１
００”Ｃで３μｍの厚さに成長する。

続いて、第２図（ｄ）に示すように、先のｎ型埋込拡散
層６の上に、イオン注入法により、燐イオン（Ｐ゛）を
加速電圧１８０ＫｅＶ、　ドーズ量２ＸＩＯ”／Ｃｍ”
で選択的に注入し、ｎウェル９を選択的に形成する。

さらに、第２図（ｅ）に示すように、イオン注入法によ
り、Ｂ１を加速電圧１８０ＫｅＶ、ドーズ量７Ｘ１０Ｉ
ｇ／ｃｍｚで選択的に注入して、ｎウェル１０をｎウェ
ル内に、またｎウェル１１をｎウェル−の外側に選択的
に形成する。

続いて、　　１，１５０°Ｃで９０分の熱処理を窒素（
Ｎ２）雰囲気中で行うことにより、ｎ型埋込層６とｎウ
ェル９並びにｐ型埋込層７とｎウェル１１をそれぞれ上
下から繋げる。

その後１通常の方法で、素子分離ならびに素子形成をお
こなっていく。

上述の実施例では、ｎウェル内にｎウェルを形成する工
程と、ｎウェル−ｎウェル間にＰウェルを形成する工程
が同一の工程であったが５　これを別々に行っても良い
。

以上１本発明の原理説明及び実施例について。

図とともに、ｐ型基板についての例を述べたが。

ｐ型とｎ型を逆にして、ｎ型基板のｎウェル内にｎウェ
ルを形成する工程でも同様に本発明が適用できる。

〔発明の効果〕

以上説明した様に２本発明によれば、入力ビンアンダー
シュートや周辺回路より発生する少数キャリヤによるソ
フトエラー耐性が向上する効果を挙げ、かかる半導体装
置の高信頼性、高歩留りを確保でき、性能向上に寄与す
るところが大きい。

【図面の簡単な説明】

第１図は本発明の原理説明図。 第２図は本発明の一実施例の工程順模式断面図。 第３図は従来例の説明図 である。 図において。 １はｐ型半導体基板、２はｎ型拡散層。 ３はｎウェル、　　　　４はメモリセル。 ５はｐ型Ｓｉ基板、　　　６はｎ型埋込拡散層。 ７はｐ壁埋込拡散層、８はエピタキシャル層。 ９はｎウェル、　　　　　１０はｎウェル。 神榛デ今善→ ノトイご９月ｎ、冴苧、チ甲、ｔ＝＝ｅｆ２１第 図 ４泊未ψりの言弁ｉｌ］月図 第 ア

Claims (3)

【特許請求の範囲】
1. （１）一導電型半導体基板に形成され、該基板と同一導
   電型のウェル領域内に形成された記憶素子を有する半導
   体記憶装置であって、 前記半導体基板とウェル領域との間に、該ウェル領域の
   底部と側部とを囲み前記半導体基板の表面まで達するよ
   うに形成された前記半導体とは反対導電型の領域を有す
   ることを特徴とする半導体記憶装置。
2. （２）一導電型半導体基板（１）に反対導電型拡散領域
   （２）を形成する工程と、 該型拡散領域（２）内にその底部と側部とが反対導電型
   領域（２）に囲まれるように一導電型ウェル領域（３）
   を形成する工程と、 該一導電型ウェル領域（３）内に、記憶素子（４）を形
   成する工程とを含むことを特徴とする半導体記憶装置の
   製造方法。
3. （３）一導電型半導体基板（５）に反対導電型拡散層（
   ６）を形成する工程と、 該一導電型半導体基板（５）と反対導電型拡散層（６）
   の上にエピタキシャル層（８）を形成する工程と、前記
   反対導電型拡散層（６）に到達するように、反対導電型
   ウェル領域（９）を形成する工程と、前記反対導電型ウ
   ェル領域（９）内にその底部と側部とが前記反対導電型
   ウェル領域に囲まれるように一導電型ウェル領域（１０
   ）を形成する工程と、該一導電型ウェル領域（１０）内
   に記憶素子を形成する工程とを含むことを特徴とする半
   導体記憶装置の製造方法。