JPS61236154A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS61236154A JPS61236154A JP60076567A JP7656785A JPS61236154A JP S61236154 A JPS61236154 A JP S61236154A JP 60076567 A JP60076567 A JP 60076567A JP 7656785 A JP7656785 A JP 7656785A JP S61236154 A JPS61236154 A JP S61236154A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
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- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置に関し、特にN型MO8)ランジス
タをメモリセルとして構成した半導体記憶装置に有効な
技術に関するものである。
タをメモリセルとして構成した半導体記憶装置に有効な
技術に関するものである。
半導体記憶装置(メモリ装置)の一つとして8MO8型
トランジスタをメモリセルに使用するスタティック・ラ
ンダム・アクセス・メモリ(SRAM)が知られている
。この技術は、8MO8型トランジスタの高集積化が可
能な点および高速動作が可能な点でSRAMの大容量化
・高速化に適している。しかし、近年のメモリ装置の大
容量化により、メモリセルの微細化が進められ、メモリ
セル内で情報を保持するキャパシタの容量も小さくなり
、メモリ装置はα線や宇宙線による情報破壊、いわゆる
ソフトエラーに弱くなってきている。
トランジスタをメモリセルに使用するスタティック・ラ
ンダム・アクセス・メモリ(SRAM)が知られている
。この技術は、8MO8型トランジスタの高集積化が可
能な点および高速動作が可能な点でSRAMの大容量化
・高速化に適している。しかし、近年のメモリ装置の大
容量化により、メモリセルの微細化が進められ、メモリ
セル内で情報を保持するキャパシタの容量も小さくなり
、メモリ装置はα線や宇宙線による情報破壊、いわゆる
ソフトエラーに弱くなってきている。
このため、特開昭58−7860号公報には、MOSト
ランジスタを構成する一の導電型ウェルの下側に他の導
電型の埋込層を形成することにより、基板からMOS)
う/ジスタへのキャリアの移動を阻止してソフトエラー
の防止を図る試みがなされ℃いるが、この構成では埋込
層の上側に接してウェルが形成されておりかっこのウェ
ルは通常不純物濃度が低いために、MOS)ランジスタ
のソース・ドレイン領域と埋込層との間でパンチスルー
が生じ、MOS)ランジスタの特性上有効ではない。
ランジスタを構成する一の導電型ウェルの下側に他の導
電型の埋込層を形成することにより、基板からMOS)
う/ジスタへのキャリアの移動を阻止してソフトエラー
の防止を図る試みがなされ℃いるが、この構成では埋込
層の上側に接してウェルが形成されておりかっこのウェ
ルは通常不純物濃度が低いために、MOS)ランジスタ
のソース・ドレイン領域と埋込層との間でパンチスルー
が生じ、MOS)ランジスタの特性上有効ではない。
一方、本出願人らは、1枚の半導体基板上にバイポーラ
型トランジスタとMO8型トランジスタを一体的に形成
したBi −MO8型半導体装置、特にMO8型トラン
ジスタをCMO8(相補11M08)構造としたBi
−CMO8型半導体装置の実用化を進めている。
型トランジスタとMO8型トランジスタを一体的に形成
したBi −MO8型半導体装置、特にMO8型トラン
ジスタをCMO8(相補11M08)構造としたBi
−CMO8型半導体装置の実用化を進めている。
この本願出願人らの開発したBi −CMO8技術のデ
バイス構造の特徴は、P型半導体基板上にN型エピタキ
シャル層を有し、バイポーラ型トランジスタとNMO8
型O8ンジスタの形成領域にN型ウェルとN型埋込層を
有し、かつ、PMO8型O8ンジスタの形成領域下には
P型ウェル層とP型埋込層を有したダブルウェル、ダブ
ル埋込型となっていることである。このような構成とす
ることにより、各素子の特性を向上させるとともに寄生
効果をも防止している。すなわち、バイポーラ型トラン
ジスタでは、コレクタ領域に寄生するコレクタシリーズ
抵抗rcsを低下させトランジスタの高速動作を可能に
する。一方、MO3形成領域においては、CMO8特有
のラッチアップ現象なN、P両埋込層を設けることで、
この部分の抵抗値を下げ寄生PNP 、NPN トラン
ジスタの増幅率bfeを低下させ、寄生サイリスタの発
生を防止する。さらにバイポーラ型トランジスタとMO
8型トランジスタのアイソレーションは、P型ウェル層
とP型埋込層を使用しているため、特別のアイソレーシ
ョン工程も必要としない。製造工程も特徴的でP型埋込
層とN型埋込層を一つのマスクを使用したセルファライ
ンで形成し、かつ、このマスクをP型ウェル層とN型ウ
ェル層の形成時にも使用し、マスク枚数を低減している
。具体的には下記の工程を経る。P型半導体基板上に薄
い表面酸化膜とシリコンナイトライド膜を形成しマスク
を用いて、シリコンナイトライド膜のPMO8型O8ン
ジスタ、アイソレーション各領域部分を除去する。次に
このシリコンナイトライド膜をマスクとしてN型不純物
を基板内に導入してN型埋込層を形成する。そしてさら
にこの膜をマスクに該領域上に比較的厚い酸化膜を形成
する。次に残存しているシリコンナイトライド膜を除去
し、前記厚い酸化膜をマスクにP型不純物を導入してP
型埋込層を形成する。エピタキシャル層形成後のN型ウ
ェル、P型ウェルの形成も同様に行なうことができる。
バイス構造の特徴は、P型半導体基板上にN型エピタキ
シャル層を有し、バイポーラ型トランジスタとNMO8
型O8ンジスタの形成領域にN型ウェルとN型埋込層を
有し、かつ、PMO8型O8ンジスタの形成領域下には
P型ウェル層とP型埋込層を有したダブルウェル、ダブ
ル埋込型となっていることである。このような構成とす
ることにより、各素子の特性を向上させるとともに寄生
効果をも防止している。すなわち、バイポーラ型トラン
ジスタでは、コレクタ領域に寄生するコレクタシリーズ
抵抗rcsを低下させトランジスタの高速動作を可能に
する。一方、MO3形成領域においては、CMO8特有
のラッチアップ現象なN、P両埋込層を設けることで、
この部分の抵抗値を下げ寄生PNP 、NPN トラン
ジスタの増幅率bfeを低下させ、寄生サイリスタの発
生を防止する。さらにバイポーラ型トランジスタとMO
8型トランジスタのアイソレーションは、P型ウェル層
とP型埋込層を使用しているため、特別のアイソレーシ
ョン工程も必要としない。製造工程も特徴的でP型埋込
層とN型埋込層を一つのマスクを使用したセルファライ
ンで形成し、かつ、このマスクをP型ウェル層とN型ウ
ェル層の形成時にも使用し、マスク枚数を低減している
。具体的には下記の工程を経る。P型半導体基板上に薄
い表面酸化膜とシリコンナイトライド膜を形成しマスク
を用いて、シリコンナイトライド膜のPMO8型O8ン
ジスタ、アイソレーション各領域部分を除去する。次に
このシリコンナイトライド膜をマスクとしてN型不純物
を基板内に導入してN型埋込層を形成する。そしてさら
にこの膜をマスクに該領域上に比較的厚い酸化膜を形成
する。次に残存しているシリコンナイトライド膜を除去
し、前記厚い酸化膜をマスクにP型不純物を導入してP
型埋込層を形成する。エピタキシャル層形成後のN型ウ
ェル、P型ウェルの形成も同様に行なうことができる。
そこで、本願出願人らは、このBi −CMO5技術を
用い、メモリセルをNMO8型O8ンジスタで構成する
SRAMについて、その耐α線強度について検討した。
用い、メモリセルをNMO8型O8ンジスタで構成する
SRAMについて、その耐α線強度について検討した。
その結果メモリセルのN型MO8)ランジスタは低不純
物濃度基板(5X 1−O14/ff1)に設けたP型
埋込層上に形成したP型ウェル内に形成し℃いるが、こ
のP型埋込層の不純物濃度を所定値以上に増大すること
ができないため、α線による情報破壊、いわゆるソフト
エラーを有効に防止することができないことがわかった
。即ち、P型埋込層の不純物濃度(現行〜5X10”d
)を増大すると、エピタキシャル層成長時における埋込
層不純物のオートドーピング、いわゆるわき上がりが大
きくなり、有効なエピタキシャル層の厚さ、換言すれば
埋込層上に形成するP型りエルの深さが低減されること
になる。そして、このようにウェル深さが低減されると
、ここに形成したN型MOSトランジスタの接合容量が
増大して動作の高速化が損なわれ、あるいはしきい値電
圧のバラツキが大きくなる。特にしきい値電圧の安定化
のためには有効エピタキシャル層の厚さは1.5μm以
上は必要である。
物濃度基板(5X 1−O14/ff1)に設けたP型
埋込層上に形成したP型ウェル内に形成し℃いるが、こ
のP型埋込層の不純物濃度を所定値以上に増大すること
ができないため、α線による情報破壊、いわゆるソフト
エラーを有効に防止することができないことがわかった
。即ち、P型埋込層の不純物濃度(現行〜5X10”d
)を増大すると、エピタキシャル層成長時における埋込
層不純物のオートドーピング、いわゆるわき上がりが大
きくなり、有効なエピタキシャル層の厚さ、換言すれば
埋込層上に形成するP型りエルの深さが低減されること
になる。そして、このようにウェル深さが低減されると
、ここに形成したN型MOSトランジスタの接合容量が
増大して動作の高速化が損なわれ、あるいはしきい値電
圧のバラツキが大きくなる。特にしきい値電圧の安定化
のためには有効エピタキシャル層の厚さは1.5μm以
上は必要である。
このように、P型埋込層の不純物濃度が抑制されること
により、シリコン基板に作用するα線によって生成され
たキャリアが埋込層、ウェルな通してN型MO8)ラン
ジスタのソース・ドレイン領域に到達し、記憶情報を消
去する等のソフトエラーが生じることになる。また、こ
のようなキャリアは2〜4μmの厚さに形成されたP型
ウェル内でも発生することがある。
により、シリコン基板に作用するα線によって生成され
たキャリアが埋込層、ウェルな通してN型MO8)ラン
ジスタのソース・ドレイン領域に到達し、記憶情報を消
去する等のソフトエラーが生じることになる。また、こ
のようなキャリアは2〜4μmの厚さに形成されたP型
ウェル内でも発生することがある。
このため、特開昭58−7860号公報には、MOS)
ランジスタを構成する一の導電型ウェルの下側に他の導
電型の埋込層な形成することにより、基板からMOS)
う/ジスタへのキャリアの移動を阻止してソフトエラー
の防止を図る試みがなされているが、この構成では埋込
層の上側に接してウェルが形成されておりかつこのウェ
ルは通常不純物濃度が低いために、MOS)ランジスタ
のソース・ドレイン領域と埋込層との間でパンチスルー
が生じ、MOSトランジスタの特性上およびソフトエラ
一対策上有効ではない。
ランジスタを構成する一の導電型ウェルの下側に他の導
電型の埋込層な形成することにより、基板からMOS)
う/ジスタへのキャリアの移動を阻止してソフトエラー
の防止を図る試みがなされているが、この構成では埋込
層の上側に接してウェルが形成されておりかつこのウェ
ルは通常不純物濃度が低いために、MOS)ランジスタ
のソース・ドレイン領域と埋込層との間でパンチスルー
が生じ、MOSトランジスタの特性上およびソフトエラ
一対策上有効ではない。
本発明の目的は特にN型MOSトランジスタにおけるソ
フトエラーな有効に防止し得ると共に、N11MO8)
ランジスタにおけるしきい値電圧の安定化等の特性の向
上を図ることのできる半導体装置を提供することにある
。
フトエラーな有効に防止し得ると共に、N11MO8)
ランジスタにおけるしきい値電圧の安定化等の特性の向
上を図ることのできる半導体装置を提供することにある
。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細曹の記述および添付図面からあきらかになるであ
ろう。
本明細曹の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。
を簡単に説明すれば下記のとおりである。
すなわち、MOS)ランジスタを形成するウェルおよび
その下側に設けた同一導電型埋込層の下側に、これより
も不純物濃度の低い逆導電型の埋込層を形成することに
より、逆導電量埋込層のバリア作用によって基板からM
OSトランジスタへのキャリアの移動を阻止してソフト
エラーの防止を図る一方で、この逆導電量埋込層とMO
Sトランジスタとの間の高い濃度の埋込層の存在によっ
て両者間でのバンチスルーを防止してMOS)う/ジス
タの特性の向上を図ることができる。
その下側に設けた同一導電型埋込層の下側に、これより
も不純物濃度の低い逆導電型の埋込層を形成することに
より、逆導電量埋込層のバリア作用によって基板からM
OSトランジスタへのキャリアの移動を阻止してソフト
エラーの防止を図る一方で、この逆導電量埋込層とMO
Sトランジスタとの間の高い濃度の埋込層の存在によっ
て両者間でのバンチスルーを防止してMOS)う/ジス
タの特性の向上を図ることができる。
〔実施例1〕
第1図は本発明をBi−CMOS(バイポーラ・相補型
MO8O8混合半型半導体装置にSRAMに適用した実
施例である。P型シリコン基板1内に比較的に不純物濃
度の高いN型埋込層2を形成してその上にN型ウェル3
を形成し、ここにバイポーラトランジスタQBやP型M
O8)ランジスタQpを構成している。また、前記N型
埋込層2やN型ウェル3のアイソレーションとして比較
的に不純物濃度の高いP型埋込層4を形成しかつその上
にP型つニ/L15を形成し、メモリセルな構成するN
mMOSトランジスタQNをこのP型ウェル5内に形成
している。
MO8O8混合半型半導体装置にSRAMに適用した実
施例である。P型シリコン基板1内に比較的に不純物濃
度の高いN型埋込層2を形成してその上にN型ウェル3
を形成し、ここにバイポーラトランジスタQBやP型M
O8)ランジスタQpを構成している。また、前記N型
埋込層2やN型ウェル3のアイソレーションとして比較
的に不純物濃度の高いP型埋込層4を形成しかつその上
にP型つニ/L15を形成し、メモリセルな構成するN
mMOSトランジスタQNをこのP型ウェル5内に形成
している。
前記バイポーラトランジスタQ8はN型コレクタ層6、
P型ベース層7およびN型エミツタ層8からなり、また
P型MO8)ランジスタQpはゲート9やP型ソース・
ドレイン領域10とを有している。さらに、N型MOS
)ランジスタQNはゲート11やN型ソース・ドレイン
領域12を有している。そし℃、このN型MOS)ラン
ジスタQNをその内部に構成している前記P型ウェル5
とP型埋込層4の下側には、これとは逆導電型のN型埋
込層13を形成している。このN型埋込層13は、第2
図にその縦方向の不純物濃度分布を示すように、前記P
型埋込層4よりも幾分低い濃度に構成しており、そして
、このN型埋込層13の一部には基板10表面に到るN
型コンタクト層14を形成し、このN型コンタクト層1
4を通してN型埋込層13に逆バイアス電圧(5v)を
印加し℃いる。
P型ベース層7およびN型エミツタ層8からなり、また
P型MO8)ランジスタQpはゲート9やP型ソース・
ドレイン領域10とを有している。さらに、N型MOS
)ランジスタQNはゲート11やN型ソース・ドレイン
領域12を有している。そし℃、このN型MOS)ラン
ジスタQNをその内部に構成している前記P型ウェル5
とP型埋込層4の下側には、これとは逆導電型のN型埋
込層13を形成している。このN型埋込層13は、第2
図にその縦方向の不純物濃度分布を示すように、前記P
型埋込層4よりも幾分低い濃度に構成しており、そして
、このN型埋込層13の一部には基板10表面に到るN
型コンタクト層14を形成し、このN型コンタクト層1
4を通してN型埋込層13に逆バイアス電圧(5v)を
印加し℃いる。
なお、逆導電型のN型埋込層13はP型埋込層4の全領
域下にわたって形成する必要はなく、少なくともメモリ
セルとしてのN型MOSトランジスタQN下側に形成す
ればよい。
域下にわたって形成する必要はなく、少なくともメモリ
セルとしてのN型MOSトランジスタQN下側に形成す
ればよい。
図中、16はエピタキシャル層、17はゲートS io
*膜、15は素子間分離用のシリコン酸化膜であり、上
層の絶縁膜や配線膜の図示は省略している。
*膜、15は素子間分離用のシリコン酸化膜であり、上
層の絶縁膜や配線膜の図示は省略している。
以上の構成によれば、α線の作用によってシリコン基板
1内にエレクトロンやホール等のキャリアが発生しても
、P型埋込層4やこの下に設けた逆導電型のN型埋込層
13の作用によってエレクトロンやホールはP型ウェル
5ないしNWMOSトランジスタQNへ向っての移動が
阻止され、メモリセルとしてのN型MOSトランジスタ
QNにおける記憶情報の消去等のいわゆるソフトエラー
な防止することができる。特にN型埋込層13によるキ
ャリアの阻止作用は、N型埋込層13を逆バイアスに維
持していることから犬なる効果を得ることができるが、
逆バイアスを印加せずにN型埋込層13をフローティン
グ(OV)状態としても十分な効果を得ることができる
。実験によれば、N型埋込層13を有しない場合に比較
して耐α線強度を3桁以上、また通常のCMO8半導体
装置に比べて1桁以上向上することができた。
1内にエレクトロンやホール等のキャリアが発生しても
、P型埋込層4やこの下に設けた逆導電型のN型埋込層
13の作用によってエレクトロンやホールはP型ウェル
5ないしNWMOSトランジスタQNへ向っての移動が
阻止され、メモリセルとしてのN型MOSトランジスタ
QNにおける記憶情報の消去等のいわゆるソフトエラー
な防止することができる。特にN型埋込層13によるキ
ャリアの阻止作用は、N型埋込層13を逆バイアスに維
持していることから犬なる効果を得ることができるが、
逆バイアスを印加せずにN型埋込層13をフローティン
グ(OV)状態としても十分な効果を得ることができる
。実験によれば、N型埋込層13を有しない場合に比較
して耐α線強度を3桁以上、また通常のCMO8半導体
装置に比べて1桁以上向上することができた。
一方、前記N型埋込層13はP型埋込層4よりも低濃度
に保っていることから、N型埋込層13とN型MO8)
ランジスタ(N型ソース・ドレイン領域12)QN間で
のパンチスルーの発生を抑止することができ、N型MO
8)ランジスタQNの信頼性(記憶保持性)を助長する
。
に保っていることから、N型埋込層13とN型MO8)
ランジスタ(N型ソース・ドレイン領域12)QN間で
のパンチスルーの発生を抑止することができ、N型MO
8)ランジスタQNの信頼性(記憶保持性)を助長する
。
また、このようKN型MOSトランジスタQNを形成す
るP型ウェル5下にP型埋込層4を有する構成では、従
来のCMO8半導体装置、特に前述の特開昭58−78
60号公報に記載のような半導体装置に比較してP型ウ
ェルな浅く形成でき、これによりP型ウェル5内におい
て生じるキャリアを低減してソフトエラー防止効果をさ
らに向上することもできる。
るP型ウェル5下にP型埋込層4を有する構成では、従
来のCMO8半導体装置、特に前述の特開昭58−78
60号公報に記載のような半導体装置に比較してP型ウ
ェルな浅く形成でき、これによりP型ウェル5内におい
て生じるキャリアを低減してソフトエラー防止効果をさ
らに向上することもできる。
次に、前記実施例装置の製造方法を第′3回置〜σ)を
用いて説明する。
用いて説明する。
先ず、第3図(4)のように、P型シリコン基板1の表
面にSin、膜20を形成し、その上にフォトレジスト
膜21を形成してこれをパターニングし、メモリセルと
してのN型MO8)ランジスタ形成部位を開口する。そ
して、りん(P)を100KeV。
面にSin、膜20を形成し、その上にフォトレジスト
膜21を形成してこれをパターニングし、メモリセルと
してのN型MO8)ランジスタ形成部位を開口する。そ
して、りん(P)を100KeV。
I X 10”/iでイオン打込みしてイオン打込層2
2を形成する。そして、これを1200℃で約4時間の
熱処理を施すことにより、同図■のように低濃度のN型
埋込層13を約4μmの深さに形成する。
2を形成する。そして、これを1200℃で約4時間の
熱処理を施すことにより、同図■のように低濃度のN型
埋込層13を約4μmの深さに形成する。
次いで、5ilN4膜23を形成し、これを同図00よ
うにSin、膜20と共にフォトリソグラフィ技術によ
りパターニングする。その上に図外のsb、o、膜を堆
積しかつこれを基板表面に拡散することにより前記N型
埋込層13よりも高濃度のN型埋込層2を形成する。こ
のとき、一部のN型埋込層2aは前記低濃度のN型埋込
層13と重なるように形成する。
うにSin、膜20と共にフォトリソグラフィ技術によ
りパターニングする。その上に図外のsb、o、膜を堆
積しかつこれを基板表面に拡散することにより前記N型
埋込層13よりも高濃度のN型埋込層2を形成する。こ
のとき、一部のN型埋込層2aは前記低濃度のN型埋込
層13と重なるように形成する。
しかる上で、同図0のように表面を酸化してN型埋込層
2の表面に厚いS iO,膜24を形成し、Si、N、
膜23を除去した後にこのS io、膜24をマスクと
してボロン(B)50KeV、3X10”/−でイオン
打込みし、イオン打込み層25を形成する。そして、こ
れを1000℃、15分で熱処理することにより、同図
■のように前記N型埋込層2間に高濃度のP型埋込層4
を形成する。このとき、P型埋込層4の一部は前記低濃
度のN型埋込層13上に形成されることになる。
2の表面に厚いS iO,膜24を形成し、Si、N、
膜23を除去した後にこのS io、膜24をマスクと
してボロン(B)50KeV、3X10”/−でイオン
打込みし、イオン打込み層25を形成する。そして、こ
れを1000℃、15分で熱処理することにより、同図
■のように前記N型埋込層2間に高濃度のP型埋込層4
を形成する。このとき、P型埋込層4の一部は前記低濃
度のN型埋込層13上に形成されることになる。
次に、同図00ように、シリコン基板1上にエピタキシ
ャル層16を成長させる。このとき、前記N型、P型の
各埋込層2,4はオートドーピングによるわき上がりに
よってその厚さが上方に増大される。そして、同図のよ
うに表面にS io、膜26とSi、N、膜27を形成
し、Si、N、膜27をパターニングした上でりん(P
)を125KeV;3X10”/iでイオン打込みしイ
オン打込み層28を形成する。そして、これを熱処理し
て同図00ようにN型ウェル3,3aを形成すると共に
表面に厚いS io、膜29を形成し、8i、N、膜2
7を除去した後にこのS io、膜29をマスクとして
ボロン(B)を60 KeV、 8 X 10” /d
でイオン打込みしてイオン打込層30を形成する。
ャル層16を成長させる。このとき、前記N型、P型の
各埋込層2,4はオートドーピングによるわき上がりに
よってその厚さが上方に増大される。そして、同図のよ
うに表面にS io、膜26とSi、N、膜27を形成
し、Si、N、膜27をパターニングした上でりん(P
)を125KeV;3X10”/iでイオン打込みしイ
オン打込み層28を形成する。そして、これを熱処理し
て同図00ようにN型ウェル3,3aを形成すると共に
表面に厚いS io、膜29を形成し、8i、N、膜2
7を除去した後にこのS io、膜29をマスクとして
ボロン(B)を60 KeV、 8 X 10” /d
でイオン打込みしてイオン打込層30を形成する。
その後、熱処理することにより、同図0のようにP型ウ
ェル5を形成する。
ェル5を形成する。
次に、同図(I)のように、素子間分離用のS io。
膜15をLOCO8法等により形成し、ゲートS iO
,膜17、ゲート9,11を通常の方法により形成する
。
,膜17、ゲート9,11を通常の方法により形成する
。
更に、表面にフォトレジスト膜31をパターン形成した
上で、前記N型ウェル3,3aの一部にりん(P)を6
0KeV、5X10”/iでイオン打込みしかつこれを
活性化することにより、N型ウェル3にはN型コレクタ
層6を形成し、N型ウェル3aにはN型埋込層4の一部
4aを介して低濃度N型埋込層13に接続されるN型コ
ンタクト層14を形成する。
上で、前記N型ウェル3,3aの一部にりん(P)を6
0KeV、5X10”/iでイオン打込みしかつこれを
活性化することにより、N型ウェル3にはN型コレクタ
層6を形成し、N型ウェル3aにはN型埋込層4の一部
4aを介して低濃度N型埋込層13に接続されるN型コ
ンタクト層14を形成する。
以下、P型ベース層7.P型ソース・ドレイン領域10
.N型ソース・ドレイン領域12.N型エミツタ層8更
に図外の絶縁膜や上層配線を通常の方法によっ℃形成す
ることにより、第1図に示したBi−CMO8半導体装
置を構成することができる。
.N型ソース・ドレイン領域12.N型エミツタ層8更
に図外の絶縁膜や上層配線を通常の方法によっ℃形成す
ることにより、第1図に示したBi−CMO8半導体装
置を構成することができる。
本製造方法によれば、最初にメモリセル位置に低濃度の
N型埋込層13を形成しておけば、これまでのBi−C
MO8半導体装置と全く同一の工程で製造することがで
きる。但し、高濃度のN型埋込層2の形成時およびN型
コレクタ層6の形成時には、N型埋込層2a、N型コン
タクト14を形成するために若干のマスク変更は必要で
ある。
N型埋込層13を形成しておけば、これまでのBi−C
MO8半導体装置と全く同一の工程で製造することがで
きる。但し、高濃度のN型埋込層2の形成時およびN型
コレクタ層6の形成時には、N型埋込層2a、N型コン
タクト14を形成するために若干のマスク変更は必要で
ある。
しかしながら、逆バイアスを印加しない場合にはこれも
不要である。
不要である。
上記実施例ではP+型埋込層4の下にN−型埋込層13
をりんをI X 101s/i導入することにより形成
したが、第2図で点線で示すようにこの不純物濃度より
濃いN+型埋込層をアンチモン(S b)で形成しても
同様な効果が得られる。第4図は、NMO8)ランジス
タ下に上記N (N”)型埋込層を有するメモリセル
部分の各層におけろコンダクション・バンド(C・B)
、フェルミ・エネルギー(E、)、バレンス・バンド(
V−B)のエネルギー順位を相対的に示したものである
。
をりんをI X 101s/i導入することにより形成
したが、第2図で点線で示すようにこの不純物濃度より
濃いN+型埋込層をアンチモン(S b)で形成しても
同様な効果が得られる。第4図は、NMO8)ランジス
タ下に上記N (N”)型埋込層を有するメモリセル
部分の各層におけろコンダクション・バンド(C・B)
、フェルミ・エネルギー(E、)、バレンス・バンド(
V−B)のエネルギー順位を相対的に示したものである
。
エネルギー障壁φはN”(N−)埋込層とP+型埋込層
との電位障壁φbi〜1.1■と電源電圧φVCC〜5
vの和6.1vと太き(なり、基板に発生したキャリア
をN+(N−)埋込層で完全にカットし、NMO8)ラ
ンジスタで構成されるメモリセル部には入らない。
との電位障壁φbi〜1.1■と電源電圧φVCC〜5
vの和6.1vと太き(なり、基板に発生したキャリア
をN+(N−)埋込層で完全にカットし、NMO8)ラ
ンジスタで構成されるメモリセル部には入らない。
上記ではP型基板の場合について説明したが、N型基板
を使用する時には、導電型をすべて逆にすれば、上記と
同様な効果が得られる。この時にはNMO3)ランジス
タ下にはP−型のウェルとP+型埋込層、PMO8)ラ
ンジスタ下にはN−型ウェル、N+型埋込層、P+型埋
込層が形成される。各層に印加される電位も逆になり、
N型基板、N−型ウェルには電源電位VCCが、P+型
埋込層には接地電位V8B が印加される。
を使用する時には、導電型をすべて逆にすれば、上記と
同様な効果が得られる。この時にはNMO3)ランジス
タ下にはP−型のウェルとP+型埋込層、PMO8)ラ
ンジスタ下にはN−型ウェル、N+型埋込層、P+型埋
込層が形成される。各層に印加される電位も逆になり、
N型基板、N−型ウェルには電源電位VCCが、P+型
埋込層には接地電位V8B が印加される。
〔実施例2〕
次に、第5図、第6図、第7図を用いて他の一実施例に
ついて示す。
ついて示す。
第5図0.第6図、第7図はN型基板21を用いたソフ
トエラーに強いBi−CMO8構造を示す。
トエラーに強いBi−CMO8構造を示す。
これらの構造の特徴は高電位(Vcc ” 5 V )
の基板41を用いて、メモリセルな構成するNMOSト
ランジスタQN下には接地電位(Ov)に接続されたP
型ウェル5とP型埋込層4又はP型層43.44を設け
、基板に発生した電子をポテンシャル障壁(φ=φbi
+φVcc>5.6V)によりP型ウェル4内への進入
を阻止することにある。
の基板41を用いて、メモリセルな構成するNMOSト
ランジスタQN下には接地電位(Ov)に接続されたP
型ウェル5とP型埋込層4又はP型層43.44を設け
、基板に発生した電子をポテンシャル障壁(φ=φbi
+φVcc>5.6V)によりP型ウェル4内への進入
を阻止することにある。
さらに注目すべきは、PMOSトランジスタQNIバイ
ポーラトランジスタQaのN型埋込層2下にも、P型層
42,43.44が逆バイアスされているため、これら
の素子のソフトエラーにも強い構成となっていることに
ある。尚、前記実施例と同一部分は同一番号を付し、説
明は略す。
ポーラトランジスタQaのN型埋込層2下にも、P型層
42,43.44が逆バイアスされているため、これら
の素子のソフトエラーにも強い構成となっていることに
ある。尚、前記実施例と同一部分は同一番号を付し、説
明は略す。
以下、第5図00製造工程の要部を第5図囚〜■を用い
て説明する。
て説明する。
先ず、第5装置のように、N型シリコン単結晶基板4】
の表面にS io、膜20を形成し、その上に、選択的
にSi3N、膜 23を形成する。この膜の開口部はP
MO3)ランジスタQp+バイポーラトランジスタqa
形成領域下にあたる。そして、上記Si3N、膜23を
イオンインプランテーションのマスクとして用いて基板
41内に導入し、熱拡散してP型層41を形成する。
の表面にS io、膜20を形成し、その上に、選択的
にSi3N、膜 23を形成する。この膜の開口部はP
MO3)ランジスタQp+バイポーラトランジスタqa
形成領域下にあたる。そして、上記Si3N、膜23を
イオンインプランテーションのマスクとして用いて基板
41内に導入し、熱拡散してP型層41を形成する。
次に、第5図0に示すように、このSi3N、膜23を
再びイオンインプランテーションのマスクとして再度用
い、N型埋込層4を形成する。
再びイオンインプランテーションのマスクとして再度用
い、N型埋込層4を形成する。
次に、熱酸化を行ない、前記開口部圧他より膜厚の厚い
S io、膜24を成長させた後Si、N、膜23をと
りのぞき、前記Sin、膜24をマスクに用いて第5図
(Qに示すようにP型埋込層5を形成する。
S io、膜24を成長させた後Si、N、膜23をと
りのぞき、前記Sin、膜24をマスクに用いて第5図
(Qに示すようにP型埋込層5を形成する。
・この後は、P−壓エピタキシャル層を成長させ、前記
実施例1と同様KNN型ウェル3.P型ウエル5を形成
していく。そして第5図◎に示される構成の半導体素子
が形成される。
実施例1と同様KNN型ウェル3.P型ウエル5を形成
していく。そして第5図◎に示される構成の半導体素子
が形成される。
上記P型層41.N型埋込層4の形成工程は、同一のマ
スクで行なっているため、P型不純物を深く、N型不純
物を浅く基板41にイオン打込みして、同一の熱処理で
拡散させてもよい。この様にすると工程が簡単化される
。
スクで行なっているため、P型不純物を深く、N型不純
物を浅く基板41にイオン打込みして、同一の熱処理で
拡散させてもよい。この様にすると工程が簡単化される
。
第6図に示される構成は、N型基板41主面全面にP型
層42をイオン打込み、デボクシ1ンにより一旦形成し
、その後、基板41表面[5iO1膜を形成した後、実
施例1と同様にN型埋込層2゜P型埋込層5等を順次形
成して完成する。
層42をイオン打込み、デボクシ1ンにより一旦形成し
、その後、基板41表面[5iO1膜を形成した後、実
施例1と同様にN型埋込層2゜P型埋込層5等を順次形
成して完成する。
第7図に示される構成は、N型基板41主面全域に深く
P型層44を形成し、その後、N型埋込層2を形成し、
エピタキシャル成長させた後、前記実施例1の様KN型
ウェル3.P型ウェル5等を順次形成していくことに完
成する。
P型層44を形成し、その後、N型埋込層2を形成し、
エピタキシャル成長させた後、前記実施例1の様KN型
ウェル3.P型ウェル5等を順次形成していくことに完
成する。
このように、第5図◎、第6図、第7図のBi−CMO
S構成の半導体装置を形成すれば、NMOS)ランジス
タQN、PMOSトランジスタQps バイポーラトラ
ンジスタQBはソフトエラーに対して強い構造が得られ
る。
S構成の半導体装置を形成すれば、NMOS)ランジス
タQN、PMOSトランジスタQps バイポーラトラ
ンジスタQBはソフトエラーに対して強い構造が得られ
る。
(1) メモリセルとしてのN型MOS)ランジスタ
を形成するP型ウェル、P型埋込層の下に逆導電型であ
るN型の埋込層を形成しているので、従来基板からMO
S)ランジスタに到達していたキャリアをこのN型埋込
層によって阻止することができ、これによりソフトエラ
ーの原因となる耐α線強度を向上することができる。
を形成するP型ウェル、P型埋込層の下に逆導電型であ
るN型の埋込層を形成しているので、従来基板からMO
S)ランジスタに到達していたキャリアをこのN型埋込
層によって阻止することができ、これによりソフトエラ
ーの原因となる耐α線強度を向上することができる。
(2)P型埋込層の下側に設けたN型埋込層の不純物濃
度をP型埋込層よりも低くしているので、N型埋込層と
N型MOSトランジスタとの間のバンチスルーの発生を
防止でき、特性の向上に有効である。
度をP型埋込層よりも低くしているので、N型埋込層と
N型MOSトランジスタとの間のバンチスルーの発生を
防止でき、特性の向上に有効である。
(3)N型埋込層を基板に対して逆バイアスに電圧印加
することにより、基板に生じたキャリアの阻止作用を更
に向上することができる。
することにより、基板に生じたキャリアの阻止作用を更
に向上することができる。
(4) メモリ七〃としてのN型MOS)ランジスタ
をP型ウェル、P型埋込層上に形成しているので、通常
のウェルな用いた0MO8構造に対してP型ウェルの深
さを特性上支障のない程度に浅くでき、これによりウェ
ル内でのキャリアの発生を低減できる。
をP型ウェル、P型埋込層上に形成しているので、通常
のウェルな用いた0MO8構造に対してP型ウェルの深
さを特性上支障のない程度に浅くでき、これによりウェ
ル内でのキャリアの発生を低減できる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変東可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変東可
能であることはいうまでもない。
以上の説明では主とし℃本発明によつ℃なされた発明を
その背景となった利用分野であるBi −0MO8構造
の5−RAMに適用した場合について説明したが、それ
に限定されるものではな(、D−RAMやBi−MOS
型半導体装置、更にはCMOS装置等にも適用できる。
その背景となった利用分野であるBi −0MO8構造
の5−RAMに適用した場合について説明したが、それ
に限定されるものではな(、D−RAMやBi−MOS
型半導体装置、更にはCMOS装置等にも適用できる。
第1図は本発明の一実施例装置の断面図、第2図は不純
物濃度分布図、 第3図囚〜σ)は製造工程を示す断面図、第4図は本発
明のエネルギー準位図、 第6図は本発明のさらに他の一実施例装置の断面図、 第7図は本発明のさらに他の一実施例装置の断面図であ
る。 1・・・P型シリコン基板、2,2a・・・(高濃度〕
N型埋込層、3,3a・・・N型ウェル、4・・・P型
埋込層、5・・・P型ウェル、6・・・N型コレクタ層
、7・・・P型ベース層、8・・・N型エミツタ層、9
・・・ゲート、10・・・P型ソース・ドレイン領域、
11・・・ゲート、12・・・N型ソース・ドレイン領
域、13・・・(低濃度)N型埋込層、14・・・N型
コンタクト層、15・・・素子分離用Sin、、16・
・・エピタキシャル層、QB・・・バイポーラトランジ
スタ、Q、・・・P型MO8)ランジスタ、QN・・・
N型MOS)ランジスタ(メモリセル〕。 、−二 代理人 弁理士 小 川 勝 男 (V3Ai7 リ
J3NE 第 5 図 (C) 第 図 第 6 図
物濃度分布図、 第3図囚〜σ)は製造工程を示す断面図、第4図は本発
明のエネルギー準位図、 第6図は本発明のさらに他の一実施例装置の断面図、 第7図は本発明のさらに他の一実施例装置の断面図であ
る。 1・・・P型シリコン基板、2,2a・・・(高濃度〕
N型埋込層、3,3a・・・N型ウェル、4・・・P型
埋込層、5・・・P型ウェル、6・・・N型コレクタ層
、7・・・P型ベース層、8・・・N型エミツタ層、9
・・・ゲート、10・・・P型ソース・ドレイン領域、
11・・・ゲート、12・・・N型ソース・ドレイン領
域、13・・・(低濃度)N型埋込層、14・・・N型
コンタクト層、15・・・素子分離用Sin、、16・
・・エピタキシャル層、QB・・・バイポーラトランジ
スタ、Q、・・・P型MO8)ランジスタ、QN・・・
N型MOS)ランジスタ(メモリセル〕。 、−二 代理人 弁理士 小 川 勝 男 (V3Ai7 リ
J3NE 第 5 図 (C) 第 図 第 6 図
Claims (1)
- 【特許請求の範囲】 1、半導体基板に一の導電型の埋込層と、その上に同一
導電型のウェルを形成し、このウェル内に回路素子を形
成してなる半導体装置であって、前記埋込層の下側に逆
の導電型でかつこの埋込層よりも不純物濃度の低い逆導
電型埋込層を形成したことを特徴とする半導体装置。 2、P型シリコン基板上にP型埋込層とその上にP型ウ
ェルを形成し、このP型ウェル内にN型MOSトランジ
スタを構成すると共に、前記P型埋込層の下側にN型埋
込層を形成してなる特許請求の範囲第1項記載の半導体
装置。 3、逆導電量埋込層に逆バイアス電圧を印加してなる特
許請求の範囲第1項又は第2項記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60076567A JPH073811B2 (ja) | 1985-04-12 | 1985-04-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60076567A JPH073811B2 (ja) | 1985-04-12 | 1985-04-12 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61236154A true JPS61236154A (ja) | 1986-10-21 |
JPH073811B2 JPH073811B2 (ja) | 1995-01-18 |
Family
ID=13608804
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60076567A Expired - Lifetime JPH073811B2 (ja) | 1985-04-12 | 1985-04-12 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH073811B2 (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0339637A2 (en) * | 1988-04-27 | 1989-11-02 | Kabushiki Kaisha Toshiba | LSI semiconductor device |
JPH01276661A (ja) * | 1988-04-27 | 1989-11-07 | Toshiba Corp | 半導体装置及びその製造方法 |
JPH0291967A (ja) * | 1988-09-29 | 1990-03-30 | Rohm Co Ltd | Bi−cmos半導体装置 |
EP0384396A2 (en) * | 1989-02-20 | 1990-08-29 | Kabushiki Kaisha Toshiba | Bi-CMOS semiconductor device having memory cells formed in isolated wells |
JPH04370964A (ja) * | 1991-06-15 | 1992-12-24 | Samsung Electron Co Ltd | 半導体装置の製造方法 |
US5541875A (en) * | 1994-07-01 | 1996-07-30 | Advanced Micro Devices, Inc. | High energy buried layer implant to provide a low resistance p-well in a flash EPROM array |
US6987309B2 (en) | 2001-12-27 | 2006-01-17 | Kabushiki Kaisha Toshiba | Semiconductor device applied to a variable capacitance capacitor and amplifier |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS6035558A (ja) * | 1983-08-08 | 1985-02-23 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
-
1985
- 1985-04-12 JP JP60076567A patent/JPH073811B2/ja not_active Expired - Lifetime
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