JPH0536909A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0536909A JPH0536909A JP3188510A JP18851091A JPH0536909A JP H0536909 A JPH0536909 A JP H0536909A JP 3188510 A JP3188510 A JP 3188510A JP 18851091 A JP18851091 A JP 18851091A JP H0536909 A JPH0536909 A JP H0536909A
- Authority
- JP
- Japan
- Prior art keywords
- type
- buried layer
- type buried
- layer
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/10—Energy storage using batteries
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【構成】Ｐウェル６の底面にＰ+ 型埋込層３、Ｎ+ 型埋
込層２を設けたＮ型ＭＯＳトランジスタを含む内部回路
と、Ｐ+ 型埋込層３に凸部３１ａを設けたＮ型ＭＯＳト
ランジスタを含む入力保護回路とを有する半導体集積回
路。 【効果】Ｐ+ 型埋込層とＰ型シリコン基板間のパンチス
ルー電圧を下げ、耐ソフトエラー性と入力保護機能の双
方を満足させる。
込層２を設けたＮ型ＭＯＳトランジスタを含む内部回路
と、Ｐ+ 型埋込層３に凸部３１ａを設けたＮ型ＭＯＳト
ランジスタを含む入力保護回路とを有する半導体集積回
路。 【効果】Ｐ+ 型埋込層とＰ型シリコン基板間のパンチス
ルー電圧を下げ、耐ソフトエラー性と入力保護機能の双
方を満足させる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関
し、特にＢｉＣＭＯＳ集積回路に関する。
し、特にＢｉＣＭＯＳ集積回路に関する。
【０００２】
【従来の技術】現在ＳＲＡＭ（スタチック・ランダム・
アクセス・メモリ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ））の領域においては、大容量
・高スピード化が増々進んでおり、その両方の性質を兼
ね備えたＢｉＣＭＯＳ ＳＲＡＭが注目されている。ま
た、素子の高集積化が進むにつれメモリセルの微細加工
技術が重要となる。しかし、メモリセルを微細化するこ
とによりメモリセル内のノードの静電容量は低くなり耐
α線強度は低下し、従ってα線の記憶ノードへの入射に
よるソフトエラーの問題が生じてくる。
アクセス・メモリ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ））の領域においては、大容量
・高スピード化が増々進んでおり、その両方の性質を兼
ね備えたＢｉＣＭＯＳ ＳＲＡＭが注目されている。ま
た、素子の高集積化が進むにつれメモリセルの微細加工
技術が重要となる。しかし、メモリセルを微細化するこ
とによりメモリセル内のノードの静電容量は低くなり耐
α線強度は低下し、従ってα線の記憶ノードへの入射に
よるソフトエラーの問題が生じてくる。
【０００３】このソフトエラー対策の従来技術について
図４，図５を参照して説明する。
図４，図５を参照して説明する。
【０００４】図４に通常のＮ型ＭＯＳトランジスタ、図
５にソフトエラー対策を施したＮ型ＭＯＳトランジスタ
を示す。後者は、通常のＮ型トランジスタのＰ+ 型埋込
層とＰ型シリコン基板１との境界部に選択的Ｎ- 型埋込
層２を設けたものであり、他の部分は通常のＮ型ＭＯＳ
トランジスタと同じ構成である。
５にソフトエラー対策を施したＮ型ＭＯＳトランジスタ
を示す。後者は、通常のＮ型トランジスタのＰ+ 型埋込
層とＰ型シリコン基板１との境界部に選択的Ｎ- 型埋込
層２を設けたものであり、他の部分は通常のＮ型ＭＯＳ
トランジスタと同じ構成である。
【０００５】Ｎ- 型埋込層２はリン原子をイオン注入法
で１×１０13〜５×１０13／ｃｍ2 程度注入し１２００
℃の窒素雰囲気中でアニールすることにより形成され
る。更にＮ- 型埋込層２上には選択的にＰ+ 型埋込層３
を例えばボロンを１×１０13〜１×１０14／ｃｍ2 程度
注入しアニールすることで形成する。この時Ｐ+ 型埋込
層３とＰ型シリコン基板１の間のＮ- 型埋込層２の間隔
Ｂは約４〜５μｍとなる。
で１×１０13〜５×１０13／ｃｍ2 程度注入し１２００
℃の窒素雰囲気中でアニールすることにより形成され
る。更にＮ- 型埋込層２上には選択的にＰ+ 型埋込層３
を例えばボロンを１×１０13〜１×１０14／ｃｍ2 程度
注入しアニールすることで形成する。この時Ｐ+ 型埋込
層３とＰ型シリコン基板１の間のＮ- 型埋込層２の間隔
Ｂは約４〜５μｍとなる。
【０００６】また、Ｐ型半導体基板１上のＮ- 型埋込層
２の回りに例えばヒ素原子を導入したＮ+ 型埋込層４が
絶縁分離層として設けてある。
２の回りに例えばヒ素原子を導入したＮ+ 型埋込層４が
絶縁分離層として設けてある。
【０００７】更にＰ型シリコン基板１上全面にＮ型半導
体エピタキシャル層５が形成されており、Ｎ型エピタキ
シャル層５中にはＰ型ウェル層６がＰ+ 型埋込層３上に
選択的に設けられる。
体エピタキシャル層５が形成されており、Ｎ型エピタキ
シャル層５中にはＰ型ウェル層６がＰ+ 型埋込層３上に
選択的に設けられる。
【０００８】次いで、素子分離のためにフィールド酸化
膜７がエピタキシャル層５上に選択的に設けられ、フィ
ールド領域に薄いゲート酸化膜が形成される。ゲート酸
化膜１１上にはゲート電極８として例えば多結晶シリコ
ン層を選択的に設ける。
膜７がエピタキシャル層５上に選択的に設けられ、フィ
ールド領域に薄いゲート酸化膜が形成される。ゲート酸
化膜１１上にはゲート電極８として例えば多結晶シリコ
ン層を選択的に設ける。
【０００９】更にＮ+ ソース層９及びＮ+ ドレイン層１
０はフィールド酸化膜７，ゲート電極８をマスクとして
ヒ素原子等をイオン注入することで形成される。
０はフィールド酸化膜７，ゲート電極８をマスクとして
ヒ素原子等をイオン注入することで形成される。
【００１０】以上が従来技術によるＮ型ＭＯＳトランジ
スタの構造である。
スタの構造である。
【００１１】前述したＮ- 型埋込層２を有するＮ型ＭＯ
Ｓトランジスタをフリップフロップの駆動トランジスタ
として用いるとＣＭＯＳ ＳＲＡＭセルのα線によるソ
フトエラー防止に大きな効果が得られる。通常のＮ-型
埋込層がない構造ではα線が記憶ノード部近傍に入射す
ると、３０μｍ程度の深さまで達する。するとその軌道
に沿って電子・正孔対が生じ、ドリフトや拡散により電
荷が記憶ノード部に吸収され電子・正孔の再結合により
データが破壊されるが、Ｎ- 型埋込層２を設けることに
より、α線入射により発生した電荷はＮ- 型埋込層２に
吸収されることでソフトエラーは防止できる。この様に
Ｎ- 型埋込層２を設けることは耐α線強度の増加、ソフ
トエラー防止に大きな効果がある。
Ｓトランジスタをフリップフロップの駆動トランジスタ
として用いるとＣＭＯＳ ＳＲＡＭセルのα線によるソ
フトエラー防止に大きな効果が得られる。通常のＮ-型
埋込層がない構造ではα線が記憶ノード部近傍に入射す
ると、３０μｍ程度の深さまで達する。するとその軌道
に沿って電子・正孔対が生じ、ドリフトや拡散により電
荷が記憶ノード部に吸収され電子・正孔の再結合により
データが破壊されるが、Ｎ- 型埋込層２を設けることに
より、α線入射により発生した電荷はＮ- 型埋込層２に
吸収されることでソフトエラーは防止できる。この様に
Ｎ- 型埋込層２を設けることは耐α線強度の増加、ソフ
トエラー防止に大きな効果がある。
【００１２】
【発明が解決しようとする課題】前述した従来のソフト
エラー対策を施したＢｉＣＭＯＳ ＳＲＡＭにおいては
設計上の問題からすべてのＮ型ＭＯＳトランジスタの構
造をＮ- 型・Ｐ+ 型の二重埋込層構造にした方が通合が
良い。半導体集積回路内の全てのＮ型ＭＯＳトランジス
タを二重埋込層構造にすることにより生じる問題点を以
下に示す。
エラー対策を施したＢｉＣＭＯＳ ＳＲＡＭにおいては
設計上の問題からすべてのＮ型ＭＯＳトランジスタの構
造をＮ- 型・Ｐ+ 型の二重埋込層構造にした方が通合が
良い。半導体集積回路内の全てのＮ型ＭＯＳトランジス
タを二重埋込層構造にすることにより生じる問題点を以
下に示す。
【００１３】半導体集積回路の入力保護回路に通常のＮ
- 型埋込層がないＮ型ＭＯＳトランジスタを静電保護素
子（以下ＥＳＤ素子と記す）に用いると、ＥＳＤ素子耐
圧はソース・ドレイン間の耐圧で決まり通常は１０〜１
４Ｖ程度を有する。つまり、入力端子に静電気ショック
等によりＥＳＤ耐圧以上の電圧が加えられるとパンチス
ルーにより入力端子側のドレイン電極と接地端子側のソ
ース電極が導通する（なお、ゲート電極はソース電極に
接続されている。）ことで内部回路は保護される。
- 型埋込層がないＮ型ＭＯＳトランジスタを静電保護素
子（以下ＥＳＤ素子と記す）に用いると、ＥＳＤ素子耐
圧はソース・ドレイン間の耐圧で決まり通常は１０〜１
４Ｖ程度を有する。つまり、入力端子に静電気ショック
等によりＥＳＤ耐圧以上の電圧が加えられるとパンチス
ルーにより入力端子側のドレイン電極と接地端子側のソ
ース電極が導通する（なお、ゲート電極はソース電極に
接続されている。）ことで内部回路は保護される。
【００１４】しかし、Ｎ型ＭＯＳトランジスタに従来技
術によってＮ- 型埋込層を適用すると、Ｎ- 型埋込層と
Ｐ+ 型埋込層との耐圧が向上してしまうので保護機能が
低下するという不具合が生ずる。通常Ｎ- 型埋込層２と
Ｐ+ 型埋込層３との耐圧はＮ型不純物としてリンを１×
１０13〜５×１０13／ｃｍ2 、Ｐ+ 型不純物としてボロ
ンを０．１×１０14〜１×１０14／ｃｍ2 程度をイオン
注入し、熱処理を行うことで、耐圧として１８〜２２Ｖ
が生じ、Ｎ- 型埋込層がないＮ型ＭＯＳトランジスタを
用いたＥＳＤ素子の耐圧（１０〜１４Ｖ）より大きくな
る。従ってこの耐圧程度の電圧が入出力端子に加わる
と、内部回路に達してしまい、破壊してしまうことにな
る。
術によってＮ- 型埋込層を適用すると、Ｎ- 型埋込層と
Ｐ+ 型埋込層との耐圧が向上してしまうので保護機能が
低下するという不具合が生ずる。通常Ｎ- 型埋込層２と
Ｐ+ 型埋込層３との耐圧はＮ型不純物としてリンを１×
１０13〜５×１０13／ｃｍ2 、Ｐ+ 型不純物としてボロ
ンを０．１×１０14〜１×１０14／ｃｍ2 程度をイオン
注入し、熱処理を行うことで、耐圧として１８〜２２Ｖ
が生じ、Ｎ- 型埋込層がないＮ型ＭＯＳトランジスタを
用いたＥＳＤ素子の耐圧（１０〜１４Ｖ）より大きくな
る。従ってこの耐圧程度の電圧が入出力端子に加わる
と、内部回路に達してしまい、破壊してしまうことにな
る。
【００１５】本発明は、この様な問題点を解決するため
になされたものであって、現行のプロセスの基本を変更
することなく、入力保護機能の低下を伴なうことなくソ
フトエラーに強い半導体集積回路を提供することを目的
とする。
になされたものであって、現行のプロセスの基本を変更
することなく、入力保護機能の低下を伴なうことなくソ
フトエラーに強い半導体集積回路を提供することを目的
とする。
【００１６】
【課題を解決するための手段】本発明の半導体集積回路
は、半導体基板の表面部にウェルを設け、前記ウェルの
底部に高濃度Ｐ型埋込層を設け、前記高濃度Ｐ型埋込層
の底部に接してＮ型埋込層を設けた第１の素子形成領域
を有し、前記第１の素子領域に形成された第１のＮ型Ｍ
ＯＳトランジスタを含むフリップフロップ型のメモリセ
ルと、前記第１の素子領域の前記高濃度Ｐ型埋込層の一
部がＮ型埋込層側へ向けて凸部を有する第２の素子領域
に形成された第２のＮ型ＭＯＳトランジスタを含む入力
保護回路とを有するというものである。
は、半導体基板の表面部にウェルを設け、前記ウェルの
底部に高濃度Ｐ型埋込層を設け、前記高濃度Ｐ型埋込層
の底部に接してＮ型埋込層を設けた第１の素子形成領域
を有し、前記第１の素子領域に形成された第１のＮ型Ｍ
ＯＳトランジスタを含むフリップフロップ型のメモリセ
ルと、前記第１の素子領域の前記高濃度Ｐ型埋込層の一
部がＮ型埋込層側へ向けて凸部を有する第２の素子領域
に形成された第２のＮ型ＭＯＳトランジスタを含む入力
保護回路とを有するというものである。
【００１７】
【実施例】図１（ａ）は本発明の第１の実施例における
ＥＳＤ素子の平面図、図１（ｂ）は図１（ａ）のＸ−Ｘ
線断面図である。
ＥＳＤ素子の平面図、図１（ｂ）は図１（ａ）のＸ−Ｘ
線断面図である。
【００１８】この実施例は、図５に示すようにＰ型シリ
コン基板１の表面部にＰウェル６を設け、Ｐウェル６の
底部にＰ+ 型埋込層３を設け、Ｐ+ 型埋込層３の底部に
接してＮ- 型埋込層２を設けた第１の素子形成領域（内
部回路を形成する）を有し、前記の第１の素子領域に形
成された第１のＮ型ＭＯＳトランジスタを含むフリップ
フロップ型のメモリセルと、図１に示すように前述の第
１の素子領域のＰ+ 型埋込層３の一部がＮ- 型埋込層２
側へ向けて凸部３１ａを有する第２の素子領域（入力保
護回路を形成する）に形成された第２のＮ型ＭＯＳトラ
ンジスタＥＳＤ素子として入力端子と接地端子側に挿入
した入力保護回路とを有するというものである。
コン基板１の表面部にＰウェル６を設け、Ｐウェル６の
底部にＰ+ 型埋込層３を設け、Ｐ+ 型埋込層３の底部に
接してＮ- 型埋込層２を設けた第１の素子形成領域（内
部回路を形成する）を有し、前記の第１の素子領域に形
成された第１のＮ型ＭＯＳトランジスタを含むフリップ
フロップ型のメモリセルと、図１に示すように前述の第
１の素子領域のＰ+ 型埋込層３の一部がＮ- 型埋込層２
側へ向けて凸部３１ａを有する第２の素子領域（入力保
護回路を形成する）に形成された第２のＮ型ＭＯＳトラ
ンジスタＥＳＤ素子として入力端子と接地端子側に挿入
した入力保護回路とを有するというものである。
【００１９】次に、この実施例の製造方法について説明
する。
する。
【００２０】まず、図２（ａ）に示すように、Ｐ型シリ
コン基板１上に選択的に１０μｍ2 程度の範囲にＮ- 型
埋込層２を形成する。このＮ- 型埋込層は選択的に設け
た熱酸化膜をマスク材としてリン原子をイオン注入法に
より１×１０13〜５×１０13／ｃｍ2 程度打ち込み、次
にアニーリングとして１２００℃の窒素雰囲気中で４〜
６時間押込むことで形成される。このようにして形成さ
れた複数のＮ- 型埋込層のうち、ＥＳＤ素子を形成する
部分に開口１３を有する酸化シリコン膜１２を形成す
る。開口１３はＮ- 型埋込層２の中央部に２μｍ×２μ
ｍ程度の大きさに形成する。酸化シリコン膜１２をマス
クにイオン注入によりボロン原子を１００〜１３０ｋｅ
Ｖのエネルギーで、１×１０13〜１×１０14／ｃｍ2 打
ち込み、イオン注入領域１４を形成する。
コン基板１上に選択的に１０μｍ2 程度の範囲にＮ- 型
埋込層２を形成する。このＮ- 型埋込層は選択的に設け
た熱酸化膜をマスク材としてリン原子をイオン注入法に
より１×１０13〜５×１０13／ｃｍ2 程度打ち込み、次
にアニーリングとして１２００℃の窒素雰囲気中で４〜
６時間押込むことで形成される。このようにして形成さ
れた複数のＮ- 型埋込層のうち、ＥＳＤ素子を形成する
部分に開口１３を有する酸化シリコン膜１２を形成す
る。開口１３はＮ- 型埋込層２の中央部に２μｍ×２μ
ｍ程度の大きさに形成する。酸化シリコン膜１２をマス
クにイオン注入によりボロン原子を１００〜１３０ｋｅ
Ｖのエネルギーで、１×１０13〜１×１０14／ｃｍ2 打
ち込み、イオン注入領域１４を形成する。
【００２１】次いで、図２（ｂ）に示すように、酸化シ
リコン膜１２を再び選択的にエッチングして開口１４を
設けてＮ- 型埋込層形成領域を露出させる。酸化シリコ
ン膜１２をマスクにボロンを５０〜１００ｋｅＶのエネ
ルギーで１×１０13〜１×１０14／ｃｍ2 程度イオン注
入してイオン注入領域１５を形成する。更に活性化のた
めに１１００〜１１５０℃の窒素雰囲気中でアニールを
行い、図２（ｃ）に示すように、凸部３１のあるＰ+ 型
埋込層３ａを形成する。
リコン膜１２を再び選択的にエッチングして開口１４を
設けてＮ- 型埋込層形成領域を露出させる。酸化シリコ
ン膜１２をマスクにボロンを５０〜１００ｋｅＶのエネ
ルギーで１×１０13〜１×１０14／ｃｍ2 程度イオン注
入してイオン注入領域１５を形成する。更に活性化のた
めに１１００〜１１５０℃の窒素雰囲気中でアニールを
行い、図２（ｃ）に示すように、凸部３１のあるＰ+ 型
埋込層３ａを形成する。
【００２２】次いで、図１に示すように、Ｎ型エピタキ
シャル層５を堆積し、Ｐウェル６，フィールド酸化膜７
等を形成する。
シャル層５を堆積し、Ｐウェル６，フィールド酸化膜７
等を形成する。
【００２３】以上の様な方法によりＰ+ 型埋込層３とＮ
- 型埋込層２との界面に凸部３１ａを形成することがで
きる。このとき、凸部３１ａとＮ- 型埋込層２の底面と
の距離Ａは１．５〜２μｍ程度になる。
- 型埋込層２との界面に凸部３１ａを形成することがで
きる。このとき、凸部３１ａとＮ- 型埋込層２の底面と
の距離Ａは１．５〜２μｍ程度になる。
【００２４】このためＥＳＤ素子の耐圧（Ｐ+ 型埋込層
３とＰ型シリコン基板１間でパンチスルーが起こるまで
の電圧）は１０〜１５Ｖ程度となり、Ｎ- 型埋込層がな
いＮ型ＭＯＳトランジスタとＥＳＤ耐圧としては同程度
となる。またＥＳＤ素子以外のＮ型ＭＯＳトランジスタ
としてはＮ- 型埋込層を有すＮ型ＭＯＳトランジスタを
使用することができるので、耐α線強度はＮ- 型埋込層
を有しないものより強くでき、Ｎ- 型埋込層がない時と
同程度の入力保護機能を有する入力保護回路付の半導体
集積回路を実現できる。
３とＰ型シリコン基板１間でパンチスルーが起こるまで
の電圧）は１０〜１５Ｖ程度となり、Ｎ- 型埋込層がな
いＮ型ＭＯＳトランジスタとＥＳＤ耐圧としては同程度
となる。またＥＳＤ素子以外のＮ型ＭＯＳトランジスタ
としてはＮ- 型埋込層を有すＮ型ＭＯＳトランジスタを
使用することができるので、耐α線強度はＮ- 型埋込層
を有しないものより強くでき、Ｎ- 型埋込層がない時と
同程度の入力保護機能を有する入力保護回路付の半導体
集積回路を実現できる。
【００２５】図３（ａ）は本発明の第２の実施例におけ
るＥＳＤ素子の平面図、図３（ｂ）は図３（ａ）による
半導体装置の断面図、第３図（Ｂ）のＸ−Ｘ線断面図で
ある。本実施例は、ＥＳＤ素子のＰ+ 型埋込層３に畝状
に凸部３１ａが設けられている。ＥＳＤ素子の素子面積
は通常５０μｍ2 以上の非常に大きなＮ型ＭＯＳトラン
ジスタを使用するために、第１の実施例の様にＰ+ 型埋
込層のＮ- 型埋込層との接合部に設けられた凸部が小さ
いと入力端子に非常に大きな電圧ショックが加えられる
と、充分保護することはできずに、内部回路が破壊され
ることが考えられる。しかし、第２の実施例では凸部３
１ａが畝状に長くなっているので、パンチスルー電圧が
低くなる領域の面積が大きく、ＥＳＤ素子としての保護
機能が増大する。
るＥＳＤ素子の平面図、図３（ｂ）は図３（ａ）による
半導体装置の断面図、第３図（Ｂ）のＸ−Ｘ線断面図で
ある。本実施例は、ＥＳＤ素子のＰ+ 型埋込層３に畝状
に凸部３１ａが設けられている。ＥＳＤ素子の素子面積
は通常５０μｍ2 以上の非常に大きなＮ型ＭＯＳトラン
ジスタを使用するために、第１の実施例の様にＰ+ 型埋
込層のＮ- 型埋込層との接合部に設けられた凸部が小さ
いと入力端子に非常に大きな電圧ショックが加えられる
と、充分保護することはできずに、内部回路が破壊され
ることが考えられる。しかし、第２の実施例では凸部３
１ａが畝状に長くなっているので、パンチスルー電圧が
低くなる領域の面積が大きく、ＥＳＤ素子としての保護
機能が増大する。
【００２６】
【発明の効果】以上説明したように本発明は、Ｐ+ 型埋
込層の底部にＮ- 型埋込層を設けたＮ型ＭＯＳトランジ
スタを含む内部回路と、Ｐ+ 型埋込層のＮ- 型埋込層と
の接合部に凸部を設けたＮ型ＭＯＳトランジスタをＥＳ
Ｄ素子に用いた入力保護回路とを有しているので、ソフ
トエラーに強い半導体集積回路の入力保護機能を高める
ことができるという効果がある。
込層の底部にＮ- 型埋込層を設けたＮ型ＭＯＳトランジ
スタを含む内部回路と、Ｐ+ 型埋込層のＮ- 型埋込層と
の接合部に凸部を設けたＮ型ＭＯＳトランジスタをＥＳ
Ｄ素子に用いた入力保護回路とを有しているので、ソフ
トエラーに強い半導体集積回路の入力保護機能を高める
ことができるという効果がある。
【図１】本発明の第１の実施例におけるＥＳＤ素子の平
面図（図１（ａ））および断面図（図１（ｂ））であ
る。
面図（図１（ａ））および断面図（図１（ｂ））であ
る。
【図２】第１の実施例の製造方法を説明するため（ａ）
〜（ｃ）に分図して示す工程順断面図である。
〜（ｃ）に分図して示す工程順断面図である。
【図３】本発明の第２の実施例におけるＥＳＤ素子の平
面図（図３（ａ））および断面図（図３（ｂ））であ
る。
面図（図３（ａ））および断面図（図３（ｂ））であ
る。
【図４】従来例の説明に使用するＮ型ＭＯＳトランジス
タの一例を示す断面図である。
タの一例を示す断面図である。
【図５】従来例の説明に使用するＮ型ＭＯＳトランジス
タの他の例を示す断面図である。
タの他の例を示す断面図である。
【符号の説明】 １ Ｐ型シリコン基板 ２ Ｎ- 型埋込層 ３，３ａ Ｐ+ 型埋込層 ３１，３１ａ，３１ｂ 凸部 ４ Ｎ+ 型埋込層 ５ Ｎ型エピタキシャル層 ６ Ｐウェル ７ フィールド酸化膜 ８ ゲート電極 ９ Ｎ+ ソース層 １０ Ｎ+ ドレイン層 １１ ゲート酸化膜
Claims (1)
- 【特許請求の範囲】 【請求項１】 半導体基板の表面部にウェルを設け、前
記ウェルの底部に高濃度Ｐ型埋込層を設け、前記高濃度
Ｐ型埋込層の底部に接してＮ型埋込層を設けた第１の素
子形成領域を有し、前記第１の素子領域に形成された第
１のＮ型ＭＯＳトランジスタを含むフリップフロップ型
のメモリセルと、前記第１の素子領域の前記高濃度Ｐ型
埋込層の一部がＮ型埋込層側へ向けて凸部を有する第２
の素子領域に形成された第２のＮ型ＭＯＳトランジスタ
を含む入力保護回路とを有することを特徴とする半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3188510A JPH0536909A (ja) | 1991-07-29 | 1991-07-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3188510A JPH0536909A (ja) | 1991-07-29 | 1991-07-29 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0536909A true JPH0536909A (ja) | 1993-02-12 |
Family
ID=16224986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3188510A Pending JPH0536909A (ja) | 1991-07-29 | 1991-07-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0536909A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5545572A (en) * | 1993-10-21 | 1996-08-13 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating electrostatic discharge protecting transistor |
| US5918127A (en) * | 1996-05-20 | 1999-06-29 | United Microelectronics Corp. | Method of enhancing electrostatic discharge (ESD) protection capability in integrated circuits |
| US6063672A (en) * | 1999-02-05 | 2000-05-16 | Lsi Logic Corporation | NMOS electrostatic discharge protection device and method for CMOS integrated circuit |
-
1991
- 1991-07-29 JP JP3188510A patent/JPH0536909A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5545572A (en) * | 1993-10-21 | 1996-08-13 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating electrostatic discharge protecting transistor |
| US5907174A (en) * | 1993-10-21 | 1999-05-25 | Hyundai Electronics Industries Co., Ltd. | Electrostatic discharge protecting transistor |
| US5918127A (en) * | 1996-05-20 | 1999-06-29 | United Microelectronics Corp. | Method of enhancing electrostatic discharge (ESD) protection capability in integrated circuits |
| US6063672A (en) * | 1999-02-05 | 2000-05-16 | Lsi Logic Corporation | NMOS electrostatic discharge protection device and method for CMOS integrated circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4899202A (en) | High performance silicon-on-insulator transistor with body node to source node connection | |
| US5420061A (en) | Method for improving latchup immunity in a dual-polysilicon gate process | |
| US4822750A (en) | MOS floating gate memory cell containing tunneling diffusion region in contact with drain and extending under edges of field oxide | |
| US4906587A (en) | Making a silicon-on-insulator transistor with selectable body node to source node connection | |
| JP3546783B2 (ja) | 半導体記憶装置及びその製造方法 | |
| EP0442144A2 (en) | Manufacturing high speed low leakage radiation hardened CMOS/SOI devices | |
| JP2965783B2 (ja) | 半導体装置およびその製造方法 | |
| US6656803B2 (en) | Radiation hardened semiconductor memory | |
| JP2634163B2 (ja) | 半導体記憶装置 | |
| US20050098835A1 (en) | Semiconductor device and semiconductor integrated circuit device | |
| US5786265A (en) | Methods of forming integrated semiconductor devices having improved channel-stop regions therein, and devices formed thereby | |
| US6268250B1 (en) | Efficient fabrication process for dual well type structures | |
| KR950012744B1 (ko) | 반도체 기억장치의 제조방법 | |
| KR930006735B1 (ko) | 바이씨모스장치의 제조방법 | |
| JP2914000B2 (ja) | 半導体装置の製造方法 | |
| JPH0536909A (ja) | 半導体集積回路 | |
| JPS62149163A (ja) | 相補型ｍｏｓ集積回路の製造方法 | |
| JPH073811B2 (ja) | 半導体記憶装置 | |
| US6583486B2 (en) | Semiconductor memory device and its method of manufacture | |
| EP0650190B1 (en) | Single event upset hardening of commercial VLSI technology without circuit redesign | |
| US6337252B1 (en) | Semiconductor device manufacturing method | |
| JP2889246B2 (ja) | 半導体装置 | |
| JP3003170B2 (ja) | 半導体メモリ装置とその製造方法 | |
| JP4344908B2 (ja) | 半導体記憶装置の製造方法 | |
| JP2676769B2 (ja) | 半導体装置 |