JP3003170B2 - 半導体メモリ装置とその製造方法 - Google Patents
半導体メモリ装置とその製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体メモリ装置とその製造方法、例えば
DRAM（ダイナミック・ランダム・アクセス・メモリ）と
その製造方法に係わる。
DRAM（ダイナミック・ランダム・アクセス・メモリ）と
その製造方法に係わる。
本発明は、半導体メモリ装置例えばDRAMに係わり、半
導体基体のメモリセル形成部間の素子間分離絶縁層下の
深い位置に不純物の注入領域を形成して、α線照射によ
って発生した電荷の少くとも一方の極性の電荷のメモリ
形成部への入り込みを阻止するポテンシャルバリアを形
成するか吸収させてα線による電荷発生に基づくメモリ
セルへの影響を抑制するようにする。
導体基体のメモリセル形成部間の素子間分離絶縁層下の
深い位置に不純物の注入領域を形成して、α線照射によ
って発生した電荷の少くとも一方の極性の電荷のメモリ
形成部への入り込みを阻止するポテンシャルバリアを形
成するか吸収させてα線による電荷発生に基づくメモリ
セルへの影響を抑制するようにする。
他の本発明においては、共通の半導体基体にｐ型及び
ｎ型のウェルが設けられ各ウェル内にｎチャンネル絶縁
ゲート、ｐチャンネル絶縁ゲート（以下ｎ−MOS,p−MOS
という）トランジスタが形成された構成を採る場合にお
いて、これらウェル内の深い位置に１つの導電型の不純
物の注入領域を形成して各ウェルの不純物濃度を増加さ
せるか減少させるようにしてMOSトランジスタに向うα
線によって発生した電荷の少くとも一方の極性の電荷に
対するポテンシャルバリアを形成するようにする。
ｎ型のウェルが設けられ各ウェル内にｎチャンネル絶縁
ゲート、ｐチャンネル絶縁ゲート（以下ｎ−MOS,p−MOS
という）トランジスタが形成された構成を採る場合にお
いて、これらウェル内の深い位置に１つの導電型の不純
物の注入領域を形成して各ウェルの不純物濃度を増加さ
せるか減少させるようにしてMOSトランジスタに向うα
線によって発生した電荷の少くとも一方の極性の電荷に
対するポテンシャルバリアを形成するようにする。
半導体メモリ装置、例えばスタックト・DRAMは、例え
ば第５図にその略線的断面図を示すように、半導体基体
（１）の一主面のメモリセル形成部以外のフィールド部
に選択的熱酸化による厚い素子間絶縁分離層（２）が形
成され、素子間絶縁分離層（２）によって囲まれるメモ
リセル形成部に例えば対のメモリセルのトランスファゲ
ートトランジスタすなわち対のそれぞれ第１の多結晶半
導体層よりなるトランスファゲート電極（３）がそれぞ
れ熱酸化等よりなるゲート絶縁層（４）を介して形成さ
れ、これをマスクに両ゲート電極（４）間に両トランジ
スタに対して共通のソース／ドレイン領域（５）を形成
すると共に各ゲート電極（４）の両側にそれぞれ独立に
ソース／ドレイン領域（５）が形成される。そして、各
トランジスタの独立のソース／ドレイン領域（５）にコ
ンタクトして第２の多結晶半導体層よりなり下層のキャ
パシタ電極（６）がオーミックにコンタクトされ、これ
の上に誘電体層（７）を介して第３の多結晶半導体層よ
りなる上部のキャパシタ電極を構成する対向電極（８）
が形成されて、メモリ容量が形成されてなる。（９）は
両ゲート電極（３）間の共通のソース／ドレイン領域
（５）にオーミックにコンタクトされたAl等よりなるビ
ット電極（ビット線）、（10）及び（11）は層間絶縁
層、（12）はチャンネルトップ領域を示す。
ば第５図にその略線的断面図を示すように、半導体基体
（１）の一主面のメモリセル形成部以外のフィールド部
に選択的熱酸化による厚い素子間絶縁分離層（２）が形
成され、素子間絶縁分離層（２）によって囲まれるメモ
リセル形成部に例えば対のメモリセルのトランスファゲ
ートトランジスタすなわち対のそれぞれ第１の多結晶半
導体層よりなるトランスファゲート電極（３）がそれぞ
れ熱酸化等よりなるゲート絶縁層（４）を介して形成さ
れ、これをマスクに両ゲート電極（４）間に両トランジ
スタに対して共通のソース／ドレイン領域（５）を形成
すると共に各ゲート電極（４）の両側にそれぞれ独立に
ソース／ドレイン領域（５）が形成される。そして、各
トランジスタの独立のソース／ドレイン領域（５）にコ
ンタクトして第２の多結晶半導体層よりなり下層のキャ
パシタ電極（６）がオーミックにコンタクトされ、これ
の上に誘電体層（７）を介して第３の多結晶半導体層よ
りなる上部のキャパシタ電極を構成する対向電極（８）
が形成されて、メモリ容量が形成されてなる。（９）は
両ゲート電極（３）間の共通のソース／ドレイン領域
（５）にオーミックにコンタクトされたAl等よりなるビ
ット電極（ビット線）、（10）及び（11）は層間絶縁
層、（12）はチャンネルトップ領域を示す。
このような構成によるDRAMにおいて、データ破壊を起
こすα線貫通に伴う電荷発生による影響を小さくする対
処がなされている。このα線照射による電荷（キャリ
ア：電子・ホール）の発生は、基体表面から数10μｍで
多く発生する。通常このα線に対する対策は、キャパシ
タ構成部のソース／ドレイン領域（５）の面積を小さく
するとか、キャパシタ電極（６）及び（８）の対向面積
をできるだけ大にしてすなわちキャパシタの容量をでき
るだけ大にしてα線による影響を小さくするとかの方法
が採られている。
こすα線貫通に伴う電荷発生による影響を小さくする対
処がなされている。このα線照射による電荷（キャリ
ア：電子・ホール）の発生は、基体表面から数10μｍで
多く発生する。通常このα線に対する対策は、キャパシ
タ構成部のソース／ドレイン領域（５）の面積を小さく
するとか、キャパシタ電極（６）及び（８）の対向面積
をできるだけ大にしてすなわちキャパシタの容量をでき
るだけ大にしてα線による影響を小さくするとかの方法
が採られている。
しかしながら、このようなα線対策を採る場合、その
キャパシタの容量を大とする場合にはその面積が大きく
なるという問題があり、またソース／ドレイン領域
（５）の面積を小さくすることは、トランスファゲート
トランジスタの特性上の制約から充分ではないという問
題がある。
キャパシタの容量を大とする場合にはその面積が大きく
なるという問題があり、またソース／ドレイン領域
（５）の面積を小さくすることは、トランスファゲート
トランジスタの特性上の制約から充分ではないという問
題がある。
本発明は、上述したα線対策に対する諸制約に係わり
なく、確実にα線による電荷発生に基づく影響を回避す
ることができるようにする。
なく、確実にα線による電荷発生に基づく影響を回避す
ることができるようにする。
第１の発明においては、第１図及び第２図Ｂにその要
部の略線的断面図を示すように、半導体基体（１）の各
メモリセル形成部（13）間に形成される素子間分離絶縁
層（２）下の比較的深い位置にすなわち素子間分離絶縁
層（２）から離間した位置にメモリセル形成部（13）下
に臨んで不純物のイオン注入領域（14）を形成する。こ
のようにして、α線によって半導体基体（１）中に発生
した電荷の少くとも一方の極性の電荷、すなわち電子若
しくはホールがメモリセルに向うことを阻止するポテン
シャルバリアを形成するか、この電荷を吸収させる。
部の略線的断面図を示すように、半導体基体（１）の各
メモリセル形成部（13）間に形成される素子間分離絶縁
層（２）下の比較的深い位置にすなわち素子間分離絶縁
層（２）から離間した位置にメモリセル形成部（13）下
に臨んで不純物のイオン注入領域（14）を形成する。こ
のようにして、α線によって半導体基体（１）中に発生
した電荷の少くとも一方の極性の電荷、すなわち電子若
しくはホールがメモリセルに向うことを阻止するポテン
シャルバリアを形成するか、この電荷を吸収させる。
また、他の本発明においては第３図Ｃにその要部の略
線的断面図を示すように、共通の半導体基体（１）に第
１及び第２の導電型ウェル（21）及び（22）を形成し、
これらウェル（21）及び（22）にそれぞれこれと逆導電
型チャンネルのMOSトランジスタが形成された半導体メ
モリ装置において、上記各ウェル（21）及び（22）内の
深い位置に両ウェル（21）及び（22）に差し渡って共通
に１つの導電型の不純物の注入領域（23）を形成してウ
ェル（21）及び（22）にそれぞれ一方の不純物濃度を増
加させる領域と、他方の不純物を減少させる領域とを形
成する。
線的断面図を示すように、共通の半導体基体（１）に第
１及び第２の導電型ウェル（21）及び（22）を形成し、
これらウェル（21）及び（22）にそれぞれこれと逆導電
型チャンネルのMOSトランジスタが形成された半導体メ
モリ装置において、上記各ウェル（21）及び（22）内の
深い位置に両ウェル（21）及び（22）に差し渡って共通
に１つの導電型の不純物の注入領域（23）を形成してウ
ェル（21）及び（22）にそれぞれ一方の不純物濃度を増
加させる領域と、他方の不純物を減少させる領域とを形
成する。
尚、第１図〜第３図において第４図と対応する部分に
は同一符号を付して示す。
は同一符号を付して示す。
第１の本発明は、半導体基体（１）のいわば内部に、
メモリセル形成部に臨んで不純物注入領域（14）を形成
するものであるが、この不純物注入領域（14）が例えば
メモリセル形成部（13）における領域と同導電型すなわ
ち例えば図示のようにメモリセルのトランスファゲート
トランジスタがｎチャンネルMOSトランジスタで、この
トランジスタ形成部の基体領域がｐ型で基体（１）に不
純物イオン注入によって形成された不純物注入領域（1
4）がｐ型の高不純物濃度領域である場合、この領域（1
4）と基体領域とのp-−ｐ接合におけるビルトインポテ
ンシャルがメモリセル形成部（13）下に突出するように
生じる。したがってこの場合α線照射によって基体
（１）中に発生した電荷は、上述のp-−ｐ構成であると
きは特に電子がこのビルトインポテンシャルによるバリ
アによって押し戻されて基体（１）の表面側、すなわち
メモリセルへの形成部へと入り込むことが阻害されるこ
とからメモリセルへのα線による影響が抑制される。
メモリセル形成部に臨んで不純物注入領域（14）を形成
するものであるが、この不純物注入領域（14）が例えば
メモリセル形成部（13）における領域と同導電型すなわ
ち例えば図示のようにメモリセルのトランスファゲート
トランジスタがｎチャンネルMOSトランジスタで、この
トランジスタ形成部の基体領域がｐ型で基体（１）に不
純物イオン注入によって形成された不純物注入領域（1
4）がｐ型の高不純物濃度領域である場合、この領域（1
4）と基体領域とのp-−ｐ接合におけるビルトインポテ
ンシャルがメモリセル形成部（13）下に突出するように
生じる。したがってこの場合α線照射によって基体
（１）中に発生した電荷は、上述のp-−ｐ構成であると
きは特に電子がこのビルトインポテンシャルによるバリ
アによって押し戻されて基体（１）の表面側、すなわち
メモリセルへの形成部へと入り込むことが阻害されるこ
とからメモリセルへのα線による影響が抑制される。
そして、また同様にメモリセルを構成するMOSトラン
ジスタがｎチャンネルでメモリセル形成部を含む基体領
域がｐ型であるものの、不純物注入領域（14）がこれと
は異るｎ型である場合は、上述のα線で発生した電荷の
電子は、この領域（14）に吸収され、この場合において
も、メモリセル形成部への電子の入り込みは効果的に抑
制される。
ジスタがｎチャンネルでメモリセル形成部を含む基体領
域がｐ型であるものの、不純物注入領域（14）がこれと
は異るｎ型である場合は、上述のα線で発生した電荷の
電子は、この領域（14）に吸収され、この場合において
も、メモリセル形成部への電子の入り込みは効果的に抑
制される。
更に、例えばメモリセルのMOSトランジスタがｐチャ
ンネル型構成をとり、このメモリセル形成部（13）の基
体領域が低不純物濃度のｎ型の場合、不純物注入領域
（14）は、これと同導電型のｎ型である場合は、α線に
よって発生した電荷のうち上述したとは逆極性のホール
に対してのポテンシャルバリアの形成、或いはホールの
吸収を行うことができる。
ンネル型構成をとり、このメモリセル形成部（13）の基
体領域が低不純物濃度のｎ型の場合、不純物注入領域
（14）は、これと同導電型のｎ型である場合は、α線に
よって発生した電荷のうち上述したとは逆極性のホール
に対してのポテンシャルバリアの形成、或いはホールの
吸収を行うことができる。
このように不純物注入領域（14）を、メモリセル形成
部（13）に臨んで形成することによって、α線によって
基体内部で発生した電荷（電子・ホール）の少くとも一
方の極性の電荷を阻止ないしは吸収させるようにしたの
で、メモリセルへのα線照射に基づく電荷発生による影
響を効果的に回避することができる。
部（13）に臨んで形成することによって、α線によって
基体内部で発生した電荷（電子・ホール）の少くとも一
方の極性の電荷を阻止ないしは吸収させるようにしたの
で、メモリセルへのα線照射に基づく電荷発生による影
響を効果的に回避することができる。
また、他の本発明においては、例えばＣ−MOS構成を
有するDRAMあるいはDRAMにおける例えばＣ−MOS構成を
採る部分におけるｐ型ウェル及びｎ型ウェルへのｎチャ
ンネル及びｐチャンネルの両導電型のMOSトランジスタ
を形成する場合において、その両導電型のウェルに対し
共通に一の導電型例えばｐ型の不純物注入領域（23）を
設けてｐ型ウェルについてはその濃度を大にする領域を
形成し、他方のｎ型ウェルにおいてはこれに導入された
ｐ型不純物による相殺によって濃度すなわち多数キャリ
アの減少がなされた領域を形成したことによって、第４
図にそれぞれのウェル（21）及び（22）における価電子
帯EVと、伝導帯ECのバンドモデル図を示すように、例え
ばｎ型ウェルにおいて第４図Ａに示すようにその深層部
に、他部より低不純物濃度の領域によるホールに対する
バリアΔbhが形成され、例えばｐ型のウェルにおいて第
４図Ｂに示すように、その深層部に高不純物濃度の領域
による電子に対するバリ当Δbeが形成されるので、基体
（１）の内部で、すなわち深層部でα線によって電荷が
発生しても各ウェル（21）及び（22）においてその表面
に形成された各素子、例えばMOSトランジスタへの電荷
の入り込みの阻止がなされる。尚、第４図Ａ及びＢにお
いてEFはフェルミレベルを示す。
有するDRAMあるいはDRAMにおける例えばＣ−MOS構成を
採る部分におけるｐ型ウェル及びｎ型ウェルへのｎチャ
ンネル及びｐチャンネルの両導電型のMOSトランジスタ
を形成する場合において、その両導電型のウェルに対し
共通に一の導電型例えばｐ型の不純物注入領域（23）を
設けてｐ型ウェルについてはその濃度を大にする領域を
形成し、他方のｎ型ウェルにおいてはこれに導入された
ｐ型不純物による相殺によって濃度すなわち多数キャリ
アの減少がなされた領域を形成したことによって、第４
図にそれぞれのウェル（21）及び（22）における価電子
帯EVと、伝導帯ECのバンドモデル図を示すように、例え
ばｎ型ウェルにおいて第４図Ａに示すようにその深層部
に、他部より低不純物濃度の領域によるホールに対する
バリアΔbhが形成され、例えばｐ型のウェルにおいて第
４図Ｂに示すように、その深層部に高不純物濃度の領域
による電子に対するバリ当Δbeが形成されるので、基体
（１）の内部で、すなわち深層部でα線によって電荷が
発生しても各ウェル（21）及び（22）においてその表面
に形成された各素子、例えばMOSトランジスタへの電荷
の入り込みの阻止がなされる。尚、第４図Ａ及びＢにお
いてEFはフェルミレベルを示す。
第２図を参照して第１の本発明を説明する。第２図Ａ
に示すように、半導体基体の例えば単結晶シリコン半導
体基体（１）を用意し、そのｐ型領域部の表面に素子間
分離絶縁層の形成部に開口（31）を有する耐酸化マスク
層（32）を形成する。このマスク層（32）は、熱酸化等
によってSiO2のバッファ層（33）を全面的に形成し、こ
れの上にSiN等の酸化マスク層（34）をCVD（化学的気相
成長）法等によって全面的に形成し、フォトソリグラフ
ィによる選択的エッチングによってメモリ形成部を残し
て素子間分離絶縁層すなわちLOCOSを形成すべき部分に
開口（31）を形成する。そして、開口（31）を通じて基
体（１）と同導電型の例えばｐ型の不純物の例えばB
+を、打ち込みエネルギーを選定することによって深く
イオン注入して不純物注入領域（14）を形成し、さらに
その打ち込みエネルギーを小にして同様に開口（31）を
通して同様にｐ型の不純物の打ち込みを行ってチャンネ
ルストップ領域（12）を形成する浅い不純物注入領域を
形成する。
に示すように、半導体基体の例えば単結晶シリコン半導
体基体（１）を用意し、そのｐ型領域部の表面に素子間
分離絶縁層の形成部に開口（31）を有する耐酸化マスク
層（32）を形成する。このマスク層（32）は、熱酸化等
によってSiO2のバッファ層（33）を全面的に形成し、こ
れの上にSiN等の酸化マスク層（34）をCVD（化学的気相
成長）法等によって全面的に形成し、フォトソリグラフ
ィによる選択的エッチングによってメモリ形成部を残し
て素子間分離絶縁層すなわちLOCOSを形成すべき部分に
開口（31）を形成する。そして、開口（31）を通じて基
体（１）と同導電型の例えばｐ型の不純物の例えばB
+を、打ち込みエネルギーを選定することによって深く
イオン注入して不純物注入領域（14）を形成し、さらに
その打ち込みエネルギーを小にして同様に開口（31）を
通して同様にｐ型の不純物の打ち込みを行ってチャンネ
ルストップ領域（12）を形成する浅い不純物注入領域を
形成する。
その熱後酸化して第２図Ｂに示すように、開口（31）
を通じて素子間分離絶縁層（２）を形成する。このよう
にして形成された素子間分離絶縁層（２）が形成される
と共に、例えばこのときの熱処理によって各注入不純物
の活性化及び拡散がなされて絶縁層（２）下には、その
基体表面に沿ってｐ型のチャンネルストッパー領域（1
2）が形成されると共に、さらにこれより深い位置に不
純物注入領域（14）が形成される。
を通じて素子間分離絶縁層（２）を形成する。このよう
にして形成された素子間分離絶縁層（２）が形成される
と共に、例えばこのときの熱処理によって各注入不純物
の活性化及び拡散がなされて絶縁層（２）下には、その
基体表面に沿ってｐ型のチャンネルストッパー領域（1
2）が形成されると共に、さらにこれより深い位置に不
純物注入領域（14）が形成される。
その後、耐酸化マスク（32）を除去し、素子間分離絶
縁層（２）によって囲まれたメモリセル形成部に第１図
に示すように、第２図で説明したと同様にメモリセルを
形成する。第１図において第２図と対応する部分には同
一符号を付して重複説明を省略する。この場合、深い部
分への不純物注入領域（14）は、その広がりも大とし得
るものであり、またできるだけ例えば拡散係数の大なる
不純物を注入するようにすることによってその面積を大
にしてこの領域（14）が素子間分離絶縁層（２）によっ
て囲まれたメモリセル形成部（13）下に入り込むように
広げて形成することが望まれる。
縁層（２）によって囲まれたメモリセル形成部に第１図
に示すように、第２図で説明したと同様にメモリセルを
形成する。第１図において第２図と対応する部分には同
一符号を付して重複説明を省略する。この場合、深い部
分への不純物注入領域（14）は、その広がりも大とし得
るものであり、またできるだけ例えば拡散係数の大なる
不純物を注入するようにすることによってその面積を大
にしてこの領域（14）が素子間分離絶縁層（２）によっ
て囲まれたメモリセル形成部（13）下に入り込むように
広げて形成することが望まれる。
上述した例では、セル形成部がｐ型であってこれと同
導電型の領域（14）とした場合であるが、これと異る導
電型とすることができるし、セル形成部がｎ型である場
合に適用することもできる。
導電型の領域（14）とした場合であるが、これと異る導
電型とすることができるし、セル形成部がｎ型である場
合に適用することもできる。
また、他の本発明の一例を、第３図を参照して説明す
る。この発明は、CMOS構成あるいはｎチャンネル及びｐ
チャンネルのMOSトランジスタが形成された構成を採る
場合で、第３図Ａに示すように、ｐ型またはｎ型の低濃
度基体（１）にそれぞれｐ型ウェル（21）とｎ型ウェル
（22）とが周知の技術によって形成される。
る。この発明は、CMOS構成あるいはｎチャンネル及びｐ
チャンネルのMOSトランジスタが形成された構成を採る
場合で、第３図Ａに示すように、ｐ型またはｎ型の低濃
度基体（１）にそれぞれｐ型ウェル（21）とｎ型ウェル
（22）とが周知の技術によって形成される。
第３図Ｂに示すように、半導体基体（１）に全面的に
その表面から所要の深さに各ウェル（21）及び（22）に
差し渡ってイオン注入による不純物注入領域（23）を形
成する。
その表面から所要の深さに各ウェル（21）及び（22）に
差し渡ってイオン注入による不純物注入領域（23）を形
成する。
第３図Ｃに示すように、第２図Ａ及びＢで説明したと
同様の熱酸化による素子間分離絶縁層（２）を形成す
る。例えばこのときの熱処理によって不純物注入領域
（23）は、注入不純物の活性化及び拡散がなされる。こ
の不純物注入領域（23）は例えばｐ型の不純物あるいは
ｎ型の不純物の何れか一方の不純物注入によって構成
し、例えばｐ型の不純物を得る場合この注入領域（24）
の存在によってｐ型のウェル領域（21）の深層部に高濃
度領域が形成され、ｎ型のウェル（22）においてはこの
ｐ型の不純物の注入による相殺によって低濃度化された
領域が形成されるようにする。
同様の熱酸化による素子間分離絶縁層（２）を形成す
る。例えばこのときの熱処理によって不純物注入領域
（23）は、注入不純物の活性化及び拡散がなされる。こ
の不純物注入領域（23）は例えばｐ型の不純物あるいは
ｎ型の不純物の何れか一方の不純物注入によって構成
し、例えばｐ型の不純物を得る場合この注入領域（24）
の存在によってｐ型のウェル領域（21）の深層部に高濃
度領域が形成され、ｎ型のウェル（22）においてはこの
ｐ型の不純物の注入による相殺によって低濃度化された
領域が形成されるようにする。
このようにして第３図Ａ及びＢに説明したようなそれ
ぞれ電子及びホールに対してのバリアΔbe,Δbhを形成
することができる。
ぞれ電子及びホールに対してのバリアΔbe,Δbhを形成
することができる。
尚、上述した例では、ｐ型の不純物注入領域（24）を
形成した場合であるが不純物注入領域（14）をｎ型とす
ることもできる。
形成した場合であるが不純物注入領域（14）をｎ型とす
ることもできる。
上述したように第１の本発明によれば、メモリセルの
形成部に臨んで不純物注入領域（14）を形成して、その
ビルトインポテンシャルによる電荷のバリアを形成する
とか、電荷の吸収を行うようにしたので、基体（１）の
深層部でα線によってキャリア（電荷）が発生しても、
そのメモリセルに向う少くとも一方の極性の電荷を阻止
することができることから、このメモリセルにおけるメ
モリ破壊、誤動作を確実に回避できる。
形成部に臨んで不純物注入領域（14）を形成して、その
ビルトインポテンシャルによる電荷のバリアを形成する
とか、電荷の吸収を行うようにしたので、基体（１）の
深層部でα線によってキャリア（電荷）が発生しても、
そのメモリセルに向う少くとも一方の極性の電荷を阻止
することができることから、このメモリセルにおけるメ
モリ破壊、誤動作を確実に回避できる。
また、第２の本発明によれば、ｎチャンネル及びｐチ
ャンネルMOSトランジスタを形成する場合における各ｐ
型ウェル（21）及びｎ型ウェル（22）の深層部に、不純
物注入領域（23）によるキャリア濃度の濃い領域、或い
は薄い領域を形成して第４図Ａ及びＢで説明したキャリ
アのポテンシャルバリアを形成したことから、この発明
においても、α線によって深層部に生じキャリア（電
荷）の素子形成部への到達を効果的に回避できる。
ャンネルMOSトランジスタを形成する場合における各ｐ
型ウェル（21）及びｎ型ウェル（22）の深層部に、不純
物注入領域（23）によるキャリア濃度の濃い領域、或い
は薄い領域を形成して第４図Ａ及びＢで説明したキャリ
アのポテンシャルバリアを形成したことから、この発明
においても、α線によって深層部に生じキャリア（電
荷）の素子形成部への到達を効果的に回避できる。
上述したところから明らかなように本発明ではα線に
よる影響を、例えばメモリセルのキャパシタ面積や、ト
ランジスタのキャパシタ構成に関与するソース／ドレイ
ン領域の面積等に係りなく確実に回避でき、実用に供し
てその利益は大である。
よる影響を、例えばメモリセルのキャパシタ面積や、ト
ランジスタのキャパシタ構成に関与するソース／ドレイ
ン領域の面積等に係りなく確実に回避でき、実用に供し
てその利益は大である。
第１図はそれぞれ本発明による半導体メモリ装置の各例
の略線的拡大断面図、第２図及び第３図はそれぞれ本発
明の製造方法の説明に供する各工程の略線的拡大断面
図、第４図はエネルギーバンドモデル図、第５図は従来
の半導体メモリ装置の一例の略線的拡大断面図である。 （１）は半導体基体、（２）は素子間分離絶縁層、
（５）はソース／ドレイン領域、（６）はキャパシタ電
極、（７）は誘電体層、（８）は対向電極、（13）はメ
モリセル形成部、（14）及び（23）は不純物の注入領
域、（12）はチャンネルストップ領域である。
の略線的拡大断面図、第２図及び第３図はそれぞれ本発
明の製造方法の説明に供する各工程の略線的拡大断面
図、第４図はエネルギーバンドモデル図、第５図は従来
の半導体メモリ装置の一例の略線的拡大断面図である。 （１）は半導体基体、（２）は素子間分離絶縁層、
（５）はソース／ドレイン領域、（６）はキャパシタ電
極、（７）は誘電体層、（８）は対向電極、（13）はメ
モリセル形成部、（14）及び（23）は不純物の注入領
域、（12）はチャンネルストップ領域である。
Claims (4)
- 【請求項１】半導体メモリ装置において、 その半導体基体のメモリセル形成部間の素子間分離絶縁
層下に、該素子間分離絶縁層からほぼ一様の深さを有す
る深い位置に、 上記素子間分離絶縁層の形成開口と同一開口を通じてイ
オン注入されて上記素子間分離絶縁層に対応するパター
ンを有し、かつ上記メモリセル形成部下に臨むと共に上
記メモリセル形成部下方の少なくとも一部を除いて、α
線照射によって発生した電荷の少なくとも一方の極性の
電荷が上記メモリセル形成部へと向かうことを阻止する
不純物注入領域が形成されて成ることを特徴とする半導
体メモリ装置。 - 【請求項２】半導体基体上に、素子間分離絶縁層の形成
部に開口を有する耐酸化マスクを形成する工程と、 該耐酸化マスクの上記開口を通じて不純物を導入して不
純物注入領域を形成する工程と、 上記耐酸化マスクの上記開口を通じて上記半導体基体表
面を酸化して素子間分離絶縁層を形成する工程とを有
し、 上記半導体基体のメモリセル形成部間の素子間分離絶縁
層下の深い位置に、上記メモリセル形成部下に臨み、か
つ上記メモリセル形成部下方の少なくとも一部を除く位
置に、 α線照射によって発生した電荷の少なくとも一方の極性
の電荷が、上記メモリセル形成部へと向かうことを阻止
する上記不純物注入領域を形成することを特徴とする半
導体メモリ装置の製造方法。 - 【請求項３】半導体メモリ装置において、 その半導体基体の、それぞれ異なる導電型チャンネルの
絶縁ゲート電界効果トランジスタが形成される第１およ
び第２導電型の両ウェル領域に差し渡って第１導電型の
不純物注入領域が設けられて、両ウェル領域内に、それ
ぞれα線照射によって発生した電荷の少なくとも一方の
極性の電荷が、上記絶縁ゲート電界効果トランジスタへ
と向かうことを阻止する第１導電型ウェル領域の不純物
濃度を増加させた領域と上記第２導電型ウェル領域の不
純物濃度を減少させる領域が設けられて成ることを特徴
とする半導体メモリ装置。 - 【請求項４】半導体基体にそれぞれ異なる導電型チャン
ネルの絶縁ゲート電界効果トランジスタが形成される第
１および第２導電型のウェル領域を形成する工程と、 上記両ウェル領域に差し渡って第１導電型の不純物注入
領域を形成する工程とを有し、 上記両ウェル領域に差し渡って形成した第１導電型の不
純物注入領域によって、上記両ウェル領域内に、それぞ
れα線照射によって発生した電荷の少なくとも一方の極
性の電荷が、上記絶縁ゲート電界効果トランジスタへと
向かうことを阻止する第１導電型ウェル領域の不純物濃
度を増加させた領域と上記第２導電型ウェル領域の不純
物濃度を減少させる領域を形成することを特徴とする半
導体メモリ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2176855A JP3003170B2 (ja) | 1990-07-04 | 1990-07-04 | 半導体メモリ装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2176855A JP3003170B2 (ja) | 1990-07-04 | 1990-07-04 | 半導体メモリ装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0464261A JPH0464261A (ja) | 1992-02-28 |
| JP3003170B2 true JP3003170B2 (ja) | 2000-01-24 |
Family
ID=16021006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2176855A Expired - Fee Related JP3003170B2 (ja) | 1990-07-04 | 1990-07-04 | 半導体メモリ装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3003170B2 (ja) |
-
1990
- 1990-07-04 JP JP2176855A patent/JP3003170B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0464261A (ja) | 1992-02-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |