JP3568676B2 - 半導体装置、回路基板及び電子回路装置 - Google Patents
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- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Description
【０００１】
【発明の属する技術分野】
本発明は、フリップチップ接合法により半導体装置を回路基板等に接合する技術に係り、特に、フリップチップ接合法に適した半導体装置、回路基板及び電子回路装置に関する。
【０００２】
【従来の技術】
従来より、ＬＳＩの端子パッドは、素子を配置した領域の外周部に形成されていた。素子と端子とを接合する代表的な接合方法としては、ワイヤボンディング法が主に用いられていた。
しかし、近年のＬＳＩの高集積化に伴い、入出力端子数の多端子化、端子間ピッチの微細化が進行し、従来の外周部へのパッド配置では対応しきれない場合が増加している。
【０００３】
そこで、このような多端子化に対応するため、素子領域上にアレイ状にパッドを配置し、これをはんだバンプによって回路基板に実装するフリップチップ接合技術が開発されている。
フリップチップ実装では、はんだバンプを用いて直接ＬＳＩと基板とを接合することから、信号を高速に伝搬できるという特徴がある。また、はんだバンプは、蒸着法或いはめっき法により形成できることから、端子の微細化に容易に対応できる等の特徴がある。
【０００４】
なお、フリップチップ接合に用いるはんだ材料としては、Ｐｂ（鉛）を主成分としたＰｂ−Ｓｎ系の合金が主に用いられていた。
【０００５】
【発明が解決しようとする課題】
はんだ材料として用いるＰｂには、２１４Ｐｂ、２１２Ｐｂ、２１０Ｐｂ、２０８Ｐｂ、２０６Ｐｂの５種類の同位体が含まれている。これら同位体は、Ｕ（ウラン）、Ｔｈ（トリウム）崩壊系列中の中間生成物、或いは最終生成物であり、崩壊の際にＨｅ原子核を放出するα崩壊を伴うことから、はんだ中よりα線が生じることがあった。
【０００６】
このため、はんだバンプをＬＳＩの活性領域にアレイ状に配置するフリップチップ実装では、はんだバンプに含まれるＰｂの同位体及びα崩壊性不純物から発生するα線によってソフトエラーが生ずることがあった。
一方、現在実用化されている最も高集積なＣＭＯＳデバイスでは、トランジスタのゲート長が０．５〜０．７５μｍ、ソース−ドレイン間の電源電圧が２．５〜３．０Ｖ程度であるが、これらの素子においては、古い鉱山から産出した、α崩壊に関与するＵ、Ｔｈ等の不純物含有量が少ないＰｂ（α線量が約１ｃｐｈ／ｃｍ２程度）を用いてはんだを構成することによりソフトエラーを低減している。
【０００７】
しかしながら、近年のＬＳＩの高集積化に伴いゲート数及び端子数は増加しており、素子から生じる発熱量を抑えるために電源電圧を低く設定する必要がある。これに伴い、Ｎ＋やＰ＋の拡散層中の最大収集電荷量も低くなる。また、集積度を上げるためにトランジスタのゲート長も微細化が進行している。
このため、今後は電源電圧を２．０Ｖ以下に、ゲート長を０．２５μｍ以下に設定することが必須となるが、こうすることにより半導体素子はα線によって発生する擾乱電流に対してセンシティブになるため、ソフトエラーがおこりやすくなる虞がある。
【０００８】
電源電圧が０．５Ｖ低くなると反転発生率は約２桁高くなり、ゲート長が減少すると収集電荷量も同様に減少することから、素子の微細化に伴いソフトエラー対策を強める必要があり、ソフトエラー率を低減できるはんだ材料が望まれていた。
本発明の目的は、ソフトエラーを低減できるはんだ材料を提供し、更に、これをはんだバンプに用いた半導体装置、回路基板及び電子回路装置を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的は、半導体素子が形成された半導体基板と、前記半導体基板上に絶縁膜を介して形成され、前記半導体素子に接続された電極と、前記電極上に形成されたはんだ合金よりなるはんだバンプとを有する半導体装置において、前記はんだ合金は、Ｓｎと、Ｂｉ、Ｓｂ、Ａｇ及びＺｎから選択される少なくとも一の元素との合金であることを特徴とする半導体装置によって達成される。このように半導体装置を構成することにより、はんだバンプから発生するα線を減少することができる。これにより、半導体装置のソフトエラー反転率を大幅に低減することができる。
【００１０】
また、はんだ合金から発生するα線量を低減することにより、はんだバンプをマトリクス状に配置することができるので、バンプのパッド径、ピッチサイズを微細化する必要もなく、はんだバンプの疲労寿命の低下を防止することができる。
また、半導体装置の微細化・電源電圧の低電圧化が更に進んだ場合にも、ソフトエラーを効果的に防止することができる。
【００１１】
また、上記の半導体装置において、前記はんだ合金を構成するＳｎ中に含まれるＰｂの量が１ｐｐｍ以下であることが望ましい。このようにＰｂの含有量を減少することにより、α崩壊する確率を従来の１／１０〜１／１００以下に低減することができる。従って、ソフトエラー率を大幅に低減することができる。
また、上記の半導体装置において、前記はんだ合金は、前記Ｓｎを最多成分として含有することが望ましい。
【００１２】
また、上記の半導体装置において、前記半導体基板が前記はんだバンプによってフリップチップ接合された支持基板と、前記半導体基板を覆うパッケージとを更に有することが望ましい。このように半導体装置を構成すれば、ソフトエラー耐性の強い半導体パッケージを形成することができる。
また、上記の半導体装置において、前記半導体基板と前記支持基板の接合部における前記はんだ合金の形状は、中央部がくびれたウェスト形状であることが望ましい。このように半導体装置を構成すれば、電極にかかる応力を分散することができるので、はんだの疲労寿命の低下を防止することができる。
【００１３】
また、支持基板と、前記支持基板上に形成された電極と、前記電極上に形成された上記のはんだバンプとを有することを特徴とする回路基板によっても達成される。このように回路基板を構成することにより、回路基板上に半導体装置を搭載した場合のソフトエラー発生を低減することができる。
また、回路基板と、前記回路基板の表面にフリップチップ接合された上記の半導体装置とを有することを特徴とする電子回路装置によっても達成される。このように電子回路装置を構成すればソフトエラーによる半導体装置の誤動作等を減少できるので、電子回路装置の信頼性を高めることができる。
【００１４】
また、上記の電子回路装置において、前記半導体装置と前記回路基板の接合部における前記はんだ合金の形状は、中央部がくびれたウェスト形状であることが望ましい。このように半導体装置を構成すれば、電極にかかる応力を分散することができるので、接合部の疲労寿命の低下を防止することができる。これにより、電子回路装置の信頼性を向上することができる。
【００１５】
【発明の実施の形態】
本発明の第１実施形態による半導体装置について図１及び図２を用いて説明する。
図１は本実施形態による半導体装置の構造を示す概略図、図２は本実施形態の変形例による半導体装置の構造を示す概略断面図である。
【００１６】
従来より、α線によるソフトエラーを防止する方法としては、チップ表面にα線遮蔽効果のあるコーティング剤を塗布する方法、ＬＳＩ上のバンプのレイアウトを変えてα線源と素子までの距離を大きくする方法、誤り訂正などのシステム的な保護手段を設ける方法、はんだ材料に含まれるα線源となる不純物量を低減する方法、などが用いられていた。
【００１７】
従来のＣＭＯＳデバイスでは、α線源と活性領域までの距離が極力離れるようバンプを配置し、ソフトエラー反転の防止を行ってきた。しかし、今後ますます集積度が高くなると素子上にもはんだバンプを配置する必要が生じる。
また、バンプのレイアウト変更によるα線防止を行うと、バンプのパッド径、ピッチサイズを更に微細化する必要があるが、この場合においても繰り返しかかる応力による疲労寿命を十分確保する必要がある。
【００１８】
これらの方法に対し、はんだ材料に含まれるα線源を低減する方法は非常に有効である。
しかし、従来用いられていたＳｎ−Ｐｂ系はんだにおいては、α崩壊に関与するＰｂの同位体を除去することは通常の化学処理等では不可能であり、材料コストの面から好ましくなかった。
【００１９】
そこで、本願発明者等は、ソフトエラーを低減する手段として、従来のＰｂの代わりにα崩壊に関与しない材料を用いてはんだを構成することを考えた。具体的には、Ｂｉ（ビスマス）、又は、Ｐｂより原子番号が小さい元素で構成される、Ｓｎ（錫）をベースにしたはんだを用いることに思い至った。
すなわち、原子番号がＰｂの８１より小さい元素においては、Ｕ、Ｔｈなどの崩壊系列に関わる元素が存在しないため、α崩壊が発生しないためα線が生じることがないからである。また、Ｂｉについては、Ｕ、Ｔｈ等の崩壊系列に同位体が存在するものの、その半減期が１９．９分と短く、その同位体の存在比も少ないため、高純度化が容易だからである。
【００２０】
この場合、各元素に不純物として崩壊系列にかかわる元素が含有されていても、Ｐｂの場合の同位体除去に比べて材料の高純度化は比較的容易であり、材料コストを安くすることができる。
なお、原子番号がＰｂの８１より小さい元素としては、例えばＳｂ（アンチモン）、Ａｇ（銀）、Ｚｎ（亜鉛）などを用いることができる。
【００２１】
更に、本願発明者は、はんだの構成元素については、Ｐｂ含有量をそれぞれ低減することが重要であることを見いだした。
例えば、従来より用いられているＳｎ−Ｓｂ系はんだは少量のα線を放出するが、Ｓｎ−Ｓｂはんだ中からα崩壊に関与するＵやＴｈを可能な限り除去しても、α線量を十分に低減することはできなかった。
【００２２】
この原因について本願発明者等が調査した結果、Ｓｎ中に不純物として含まれるＰｂの同位体（特に、半減期の短い２１４Ｐｂ、２１２Ｐｂ、２１０Ｐｂ）のα崩壊によりα線が発生していることを見いだした。そこで、Ｓｎ中の含有Ｐｂ量を減少したところ、α線量を低減できることが判った。すなわち、Ｐｂ濃度を１ｐｐｍ以下に抑えることにより、α崩壊する確率を従来の１／１０〜１／１００以下に低減することができた。
【００２３】
次に、上記のはんだをはんだバンプとして用いた半導体装置を構成し、ソフトエラー耐性について評価を行った結果について示す。
まず、ｐ型のシリコン基板上に、通常のＭＯＳトランジスタの製造プロセスにより、ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタにより構成されるＣＭＯＳデバイスを形成した。
【００２４】
次いで、ＣＭＯＳデバイスを形成したシリコン基板上に、膜厚約５００ｎｍの絶縁層を介して、膜厚約１μｍのＡｌ（アルミ）よりなる配線層と、膜厚約１００ｎｍのＴｉ（チタン）膜と、膜厚約２００ｎｍのＮｉ（ニッケル）膜と、膜厚約２００ｎｍのＡｕ（金）膜よりなるパッド電極を形成した。
こうして、半導体素子が形成され、その表面にマトリクス状にパッド電極が形成された半導体基板１０を形成した。
【００２５】
続いて、表１に示す種々のはんだ合金を用い、半導体基板１０のパッド電極上にめっき法及びはんだボールによってはんだバンプ１２を形成し、半導体装置１４を形成した（図１（ａ））。なお、はんだ合金を構成するＳｎ原料には、Ｐｂの含有不純物濃度が１ｐｐｍ以下のものを用いた。
この後、このように形成した半導体装置１４の表面にフラックスを塗布し、コンベア炉内でＡｌＮよりなる回路基板１６上にフリップチップ接合した（図１（ｂ））。このとき、はんだバンプ１２の径は１００μｍであり、はんだバンプ１２間のピッチは２１０μｍであった。
【００２６】
このように回路基板１６上に搭載した半導体装置１４についてソフトエラー反転率を測定した。なお、ソフトエラー反転率は、Ｐｏ（ポロニウム）標準試料（放射線量：８．０×１０−３Ｂｑ）を用いてα線を半導体装置１４に対し発生させ、テスターにより測定した。また、はんだ材料中のα線量はα−トラック法によって測定した。
【００２７】
その結果、表１に示すように、Ｐｂの代わりに、Ｂｉ又はＰｂより原子番号が小さい元素で構成される、Ｓｎをベースにしたはんだを用いることにより（実施例１乃至実施例１６）、ソフトエラー反転率は１０−２ｆｉｔ／ｂｉｔ以下の値を得ることができた。すなわち、比較例１、２に示した従来のＰｂ−５ｗｔ％Ｓｎはんだと比較して、２桁以上低いソフトエラー反転率を達成することができた。
【００２８】
【表１】
従って、このようなはんだ合金を用いてフリップチップ接合用のはんだバンプを形成すれば、半導体装置のソフトエラー反転率を大幅に低減することができる。
また、はんだ合金から発生するα線量を低減することにより、はんだバンプをマトリクス状に配置することができるので、バンプのパッド径、ピッチサイズを微細化する必要もなく、はんだバンプの疲労寿命の低下を防止することができる。
【００２９】
また、半導体装置の微細化・電源電圧の低電圧化が更に進んだ場合にも、ソフトエラーを効果的に防止することができる。
なお、上記実施形態では、半導体装置を回路基板上に接合する場合について説明したが、半導体装置は他の基板に接合してもよい。
例えば、図２に示すように、基板１８上に接合された半導体装置１４にキャップ２０をかぶせ、半導体パッケージ２２を形成してもよい。また、回路基板上に半導体装置を接合し、マルチチップモジュールを形成してもよい。
【００３０】
また、上記実施形態において、はんだ合金を構成する際には、はんだ合金中の最多成分がＳｎとなるようにすることが効果的である。
次に、本発明の第２実施形態による半導体装置について図３乃至図６を用いて説明する。
図３はＳｎ−Ｓｂ系はんだの引っ張り強度とＳｂ添加量との関係を示すグラフ、図４ははんだバンプの形状による問題を説明する図、図５は本実施形態による半導体装置の構造を示す概略図、図６は本実施形態において疲労寿命試験を行った手順を示す図である。
【００３１】
第１実施形態におけるＳｎ系はんだを用いてフリップチップ接合用のはんだバンプを形成すれば、半導体装置のソフトエラー反転率を大幅に低減することができる。
しかしながら、上記のＳｎ系はんだは、その硬度がＳｎ−Ｐｂ系はんだと比較して硬い。例えば、Ｓｎ−Ｓｂ系はんだでは、図３に示すように、その引っ張り強度は７〜１５ｋｇｆ／ｍｍ２であり、Ｓｎ−Ｐｂ系はんだの３．５ｋｇｆ／ｍｍ２よりも大きい。
【００３２】
このため、例えば、図４に示すようなはんだバンプ１２を用いてはんだ接合を行うと、接合の際に電極２４、２６に応力が集中し、疲労寿命の低下をもたらすことが懸念される。
本実施形態では、接合の際に電極に応力が集中しない半導体装置の構造について示す。
【００３３】
本実施形態による半導体装置は、接合後のはんだ合金の形状が、その中央部がくびれたウェスト形状となるように構成していることに特徴がある。
すなわち、半導体基板１０に形成された電極２４上には、その上部ほど細くなるように形成されたはんだバンプ１２が形成されている。一方、半導体装置１４を搭載する回路基板１６上の電極２６上にも、その上部ほど細くなるように形成されたはんだバンプ１２が形成されている。また、回路基板１６には更に、接合する半導体基板１０と回路基板１６との距離を所定の値にするためのスタッドバンプ２８が形成されている。
【００３４】
このようにして形成された半導体装置１４を回路基板１６に接合すると、半導体装置１４のはんだバンプ１２と、回路基板１６のはんだバンプ１２とにより、その中央部がくびれたはんだ合金による接合３０が形成される。半導体装置１４と回路基板１６との間の間隔は、スタッドバンプ２８により所望の距離に制御されている。
【００３５】
このようなはんだバンプ１２を有する半導体装置１４及び回路基板１６を構成することにより、接合の際に電極２４、２６に与える応力集中を軽減することができるので、上記のＳｎ系はんだを用いてフリップチップ接合を行った場合にも、はんだ接合部の疲労寿命の低下を抑制することができる。
次に、本実施形態による半導体装置について疲労寿命評価を行った結果を図６を用いて説明する。
【００３６】
まず、疲労寿命評価用のサンプルとして、電極２４をマトリクス状に配置した１３ｍｍ角の半導体基板１０を作成した。電極２４は、膜厚約１００ｎｍのＴｉ膜と、膜厚約２００ｎｍのＮｉ膜と、膜厚約２００ｎｍのＡｕ膜を、スパッタ法により順次堆積した積層膜により形成した。
次いで、はんだ材料中のＰｂ濃度を１ｐｐｍ以下にしたＳｎ−５ｗｔ％Ｓｂ合金をはんだ合金として用い、回路基板１６の電極２６上及び半導体基板１０の電極２４上にはんだバンプ１２を形成した。また、回路基板１６上の四隅には、Ａｕよりなるスタッドバンプ２８を形成した。スタッドバンプの高さは、接合後のはんだバンプの高さが１２０μｍとなるように調整した。
【００３７】
はんだバンプは、図６（ａ）に示すように、メタルマスク３２により半導体基板１０を覆った後、はんだ合金１２を蒸着することにより形成した。このようにしてはんだバンプ１２を形成することにより、その上部ほど細い形状のはんだバンプ１２を形成することができる（図６（ｂ））。
このようにして、はんだバンプ１２が半導体基板１０上に形成された半導体装置を形成した。
【００３８】
続いて、表面にフラックスを塗布した後、半導体装置１４と回路基板１６の位置合わせを行い（図６（ｃ））、コンベア炉中でリフローを行うことにより半導体装置１４と回路基板１６とのフリップチップ接合を行った（図６（ｄ））。
このようにして接合した接合３０は、その径が約１００μｍ、バンプ間のピッチが２１０μｍ、バンプ高さが１２０μｍのウェスト形状であった。
【００３９】
この後、このように形成したフリップチップ接合体を−６５〜１２５℃の熱衝撃試験を行った結果、１００サイクルの試験をクリアすることができ、Ｐｂ−５ｗｔ％Ｓｎはんだと同程度の疲労寿命を有していることが判った。
このように、本実施形態によれば、第１実施形態におけるＳｎ系はんだを用い、接合後のはんだバンプの形状が、その中央部がくびれたウェスト形状となるように構成したので、接合の際に電極に応力が集中することを抑制することができる。これにより、Ｐｂ−Ｓｎ系はんだと同等の疲労寿命を確保することができる。
【００４０】
また、本実施形態では、回路基板１６上の電極２６にも第１実施形態による半導体装置に用いたはんだ合金を適用しているので、半導体装置が回路基板に搭載された電子回路装置の信頼性をも高めることができる。
なお、上記実施形態では、半導体装置を回路基板に搭載する場合について説明したが、図２に示す半導体パッケージを形成する際にも適用することができる。すなわち、半導体装置１４を基板１８に接合する際に、図６に示す方法により行うことができる。
【００４１】
【発明の効果】
以上の通り、本発明によれば、上記目的は、半導体素子が形成された半導体基板と、半導体基板上に絶縁膜を介して形成され、半導体素子に接続された電極と、電極上に形成されたはんだ合金よりなるはんだバンプとを有する半導体装置において、はんだ合金として、Ｓｎと、Ｂｉ、Ｓｂ、Ａｇ及びＺｎから選択される少なくとも一の元素との合金を用いるので、はんだバンプから発生するα線を低減することができる。これにより、半導体装置のソフトエラー反転率を大幅に低減することができる。
【００４２】
また、はんだ合金から発生するα線量を低減することにより、はんだバンプをマトリクス状に配置することができるので、バンプのパッド径、ピッチサイズを微細化する必要もなく、はんだバンプの疲労寿命の低下を防止することができる。
また、半導体装置の微細化・電源電圧の低電圧化が更に進んだ場合にも、ソフトエラーを効果的に防止することができる。
【００４３】
また、上記の半導体装置において、はんだ合金を構成するＳｎ中に含まれるＰｂの量を１ｐｐｍ以下にすれば、α崩壊する確率を従来の１／１０〜１／１００以下に低減することができる。これにより、ソフトエラー率を低減することができる。
また、上記の半導体装置において、はんだ合金はＳｎを最多成分として含有することが望ましい。
【００４４】
また、上記の半導体装置において、半導体基板がはんだバンプによってフリップチップ接合された支持基板と、半導体基板を覆うパッケージとを更に設ければ、ソフトエラー耐性の強い半導体パッケージを形成することができる。
また、上記の半導体装置において、半導体基板と支持基板の接合部におけるはんだ合金の形状を、中央部がくびれたウェスト形状にすれば、電極にかかる応力を分散することができるので、はんだの疲労寿命の低下を防止することができる。
【００４５】
また、支持基板と、支持基板上に形成された電極と、電極上に形成された上記のはんだバンプとにより回路基板を構成するので、この回路基板上に半導体装置を搭載した場合のソフトエラー発生を低減することができる。
また、回路基板と、回路基板の表面にフリップチップ接合された上記の半導体装置とにより電子回路装置を構成すれば、ソフトエラーによる半導体装置の誤動作等を減少できるので、電子回路装置の信頼性を高めることができる。
【００４６】
また、上記の電子回路装置において、半導体装置と回路基板の接合部におけるはんだ合金の形状を、中央部がくびれたウェスト形状にすれば、電極にかかる応力を分散することができるので、はんだの疲労寿命の低下を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置の構造を示す概略図である。
【図２】本発明の第１実施形態の変形例による半導体装置の構造を示す概略断面図である。
【図３】Ｓｎ−Ｓｂ系はんだの引っ張り強度とＳｂ添加量との関係を示すグラフである。
【図４】はんだバンプの形状による問題を説明する図である。
【図５】本発明の第２実施形態による半導体装置の構造を示す概略図である。
【図６】本発明の第２実施形態において疲労寿命試験を行った手順を示す図である。
【符号の説明】
１０…半導体素子
１２…はんだバンプ
１４…半導体装置
１６…回路基板
１８…基板
２０…キャップ
２２…半導体パッケージ
２４…電極
２６…電極
２８…スタッドバンプ
３０…接合
３２…メタルマスク
【発明の属する技術分野】
本発明は、フリップチップ接合法により半導体装置を回路基板等に接合する技術に係り、特に、フリップチップ接合法に適した半導体装置、回路基板及び電子回路装置に関する。
【０００２】
【従来の技術】
従来より、ＬＳＩの端子パッドは、素子を配置した領域の外周部に形成されていた。素子と端子とを接合する代表的な接合方法としては、ワイヤボンディング法が主に用いられていた。
しかし、近年のＬＳＩの高集積化に伴い、入出力端子数の多端子化、端子間ピッチの微細化が進行し、従来の外周部へのパッド配置では対応しきれない場合が増加している。
【０００３】
そこで、このような多端子化に対応するため、素子領域上にアレイ状にパッドを配置し、これをはんだバンプによって回路基板に実装するフリップチップ接合技術が開発されている。
フリップチップ実装では、はんだバンプを用いて直接ＬＳＩと基板とを接合することから、信号を高速に伝搬できるという特徴がある。また、はんだバンプは、蒸着法或いはめっき法により形成できることから、端子の微細化に容易に対応できる等の特徴がある。
【０００４】
なお、フリップチップ接合に用いるはんだ材料としては、Ｐｂ（鉛）を主成分としたＰｂ−Ｓｎ系の合金が主に用いられていた。
【０００５】
【発明が解決しようとする課題】
はんだ材料として用いるＰｂには、２１４Ｐｂ、２１２Ｐｂ、２１０Ｐｂ、２０８Ｐｂ、２０６Ｐｂの５種類の同位体が含まれている。これら同位体は、Ｕ（ウラン）、Ｔｈ（トリウム）崩壊系列中の中間生成物、或いは最終生成物であり、崩壊の際にＨｅ原子核を放出するα崩壊を伴うことから、はんだ中よりα線が生じることがあった。
【０００６】
このため、はんだバンプをＬＳＩの活性領域にアレイ状に配置するフリップチップ実装では、はんだバンプに含まれるＰｂの同位体及びα崩壊性不純物から発生するα線によってソフトエラーが生ずることがあった。
一方、現在実用化されている最も高集積なＣＭＯＳデバイスでは、トランジスタのゲート長が０．５〜０．７５μｍ、ソース−ドレイン間の電源電圧が２．５〜３．０Ｖ程度であるが、これらの素子においては、古い鉱山から産出した、α崩壊に関与するＵ、Ｔｈ等の不純物含有量が少ないＰｂ（α線量が約１ｃｐｈ／ｃｍ２程度）を用いてはんだを構成することによりソフトエラーを低減している。
【０００７】
しかしながら、近年のＬＳＩの高集積化に伴いゲート数及び端子数は増加しており、素子から生じる発熱量を抑えるために電源電圧を低く設定する必要がある。これに伴い、Ｎ＋やＰ＋の拡散層中の最大収集電荷量も低くなる。また、集積度を上げるためにトランジスタのゲート長も微細化が進行している。
このため、今後は電源電圧を２．０Ｖ以下に、ゲート長を０．２５μｍ以下に設定することが必須となるが、こうすることにより半導体素子はα線によって発生する擾乱電流に対してセンシティブになるため、ソフトエラーがおこりやすくなる虞がある。
【０００８】
電源電圧が０．５Ｖ低くなると反転発生率は約２桁高くなり、ゲート長が減少すると収集電荷量も同様に減少することから、素子の微細化に伴いソフトエラー対策を強める必要があり、ソフトエラー率を低減できるはんだ材料が望まれていた。
本発明の目的は、ソフトエラーを低減できるはんだ材料を提供し、更に、これをはんだバンプに用いた半導体装置、回路基板及び電子回路装置を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的は、半導体素子が形成された半導体基板と、前記半導体基板上に絶縁膜を介して形成され、前記半導体素子に接続された電極と、前記電極上に形成されたはんだ合金よりなるはんだバンプとを有する半導体装置において、前記はんだ合金は、Ｓｎと、Ｂｉ、Ｓｂ、Ａｇ及びＺｎから選択される少なくとも一の元素との合金であることを特徴とする半導体装置によって達成される。このように半導体装置を構成することにより、はんだバンプから発生するα線を減少することができる。これにより、半導体装置のソフトエラー反転率を大幅に低減することができる。
【００１０】
また、はんだ合金から発生するα線量を低減することにより、はんだバンプをマトリクス状に配置することができるので、バンプのパッド径、ピッチサイズを微細化する必要もなく、はんだバンプの疲労寿命の低下を防止することができる。
また、半導体装置の微細化・電源電圧の低電圧化が更に進んだ場合にも、ソフトエラーを効果的に防止することができる。
【００１１】
また、上記の半導体装置において、前記はんだ合金を構成するＳｎ中に含まれるＰｂの量が１ｐｐｍ以下であることが望ましい。このようにＰｂの含有量を減少することにより、α崩壊する確率を従来の１／１０〜１／１００以下に低減することができる。従って、ソフトエラー率を大幅に低減することができる。
また、上記の半導体装置において、前記はんだ合金は、前記Ｓｎを最多成分として含有することが望ましい。
【００１２】
また、上記の半導体装置において、前記半導体基板が前記はんだバンプによってフリップチップ接合された支持基板と、前記半導体基板を覆うパッケージとを更に有することが望ましい。このように半導体装置を構成すれば、ソフトエラー耐性の強い半導体パッケージを形成することができる。
また、上記の半導体装置において、前記半導体基板と前記支持基板の接合部における前記はんだ合金の形状は、中央部がくびれたウェスト形状であることが望ましい。このように半導体装置を構成すれば、電極にかかる応力を分散することができるので、はんだの疲労寿命の低下を防止することができる。
【００１３】
また、支持基板と、前記支持基板上に形成された電極と、前記電極上に形成された上記のはんだバンプとを有することを特徴とする回路基板によっても達成される。このように回路基板を構成することにより、回路基板上に半導体装置を搭載した場合のソフトエラー発生を低減することができる。
また、回路基板と、前記回路基板の表面にフリップチップ接合された上記の半導体装置とを有することを特徴とする電子回路装置によっても達成される。このように電子回路装置を構成すればソフトエラーによる半導体装置の誤動作等を減少できるので、電子回路装置の信頼性を高めることができる。
【００１４】
また、上記の電子回路装置において、前記半導体装置と前記回路基板の接合部における前記はんだ合金の形状は、中央部がくびれたウェスト形状であることが望ましい。このように半導体装置を構成すれば、電極にかかる応力を分散することができるので、接合部の疲労寿命の低下を防止することができる。これにより、電子回路装置の信頼性を向上することができる。
【００１５】
【発明の実施の形態】
本発明の第１実施形態による半導体装置について図１及び図２を用いて説明する。
図１は本実施形態による半導体装置の構造を示す概略図、図２は本実施形態の変形例による半導体装置の構造を示す概略断面図である。
【００１６】
従来より、α線によるソフトエラーを防止する方法としては、チップ表面にα線遮蔽効果のあるコーティング剤を塗布する方法、ＬＳＩ上のバンプのレイアウトを変えてα線源と素子までの距離を大きくする方法、誤り訂正などのシステム的な保護手段を設ける方法、はんだ材料に含まれるα線源となる不純物量を低減する方法、などが用いられていた。
【００１７】
従来のＣＭＯＳデバイスでは、α線源と活性領域までの距離が極力離れるようバンプを配置し、ソフトエラー反転の防止を行ってきた。しかし、今後ますます集積度が高くなると素子上にもはんだバンプを配置する必要が生じる。
また、バンプのレイアウト変更によるα線防止を行うと、バンプのパッド径、ピッチサイズを更に微細化する必要があるが、この場合においても繰り返しかかる応力による疲労寿命を十分確保する必要がある。
【００１８】
これらの方法に対し、はんだ材料に含まれるα線源を低減する方法は非常に有効である。
しかし、従来用いられていたＳｎ−Ｐｂ系はんだにおいては、α崩壊に関与するＰｂの同位体を除去することは通常の化学処理等では不可能であり、材料コストの面から好ましくなかった。
【００１９】
そこで、本願発明者等は、ソフトエラーを低減する手段として、従来のＰｂの代わりにα崩壊に関与しない材料を用いてはんだを構成することを考えた。具体的には、Ｂｉ（ビスマス）、又は、Ｐｂより原子番号が小さい元素で構成される、Ｓｎ（錫）をベースにしたはんだを用いることに思い至った。
すなわち、原子番号がＰｂの８１より小さい元素においては、Ｕ、Ｔｈなどの崩壊系列に関わる元素が存在しないため、α崩壊が発生しないためα線が生じることがないからである。また、Ｂｉについては、Ｕ、Ｔｈ等の崩壊系列に同位体が存在するものの、その半減期が１９．９分と短く、その同位体の存在比も少ないため、高純度化が容易だからである。
【００２０】
この場合、各元素に不純物として崩壊系列にかかわる元素が含有されていても、Ｐｂの場合の同位体除去に比べて材料の高純度化は比較的容易であり、材料コストを安くすることができる。
なお、原子番号がＰｂの８１より小さい元素としては、例えばＳｂ（アンチモン）、Ａｇ（銀）、Ｚｎ（亜鉛）などを用いることができる。
【００２１】
更に、本願発明者は、はんだの構成元素については、Ｐｂ含有量をそれぞれ低減することが重要であることを見いだした。
例えば、従来より用いられているＳｎ−Ｓｂ系はんだは少量のα線を放出するが、Ｓｎ−Ｓｂはんだ中からα崩壊に関与するＵやＴｈを可能な限り除去しても、α線量を十分に低減することはできなかった。
【００２２】
この原因について本願発明者等が調査した結果、Ｓｎ中に不純物として含まれるＰｂの同位体（特に、半減期の短い２１４Ｐｂ、２１２Ｐｂ、２１０Ｐｂ）のα崩壊によりα線が発生していることを見いだした。そこで、Ｓｎ中の含有Ｐｂ量を減少したところ、α線量を低減できることが判った。すなわち、Ｐｂ濃度を１ｐｐｍ以下に抑えることにより、α崩壊する確率を従来の１／１０〜１／１００以下に低減することができた。
【００２３】
次に、上記のはんだをはんだバンプとして用いた半導体装置を構成し、ソフトエラー耐性について評価を行った結果について示す。
まず、ｐ型のシリコン基板上に、通常のＭＯＳトランジスタの製造プロセスにより、ｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタにより構成されるＣＭＯＳデバイスを形成した。
【００２４】
次いで、ＣＭＯＳデバイスを形成したシリコン基板上に、膜厚約５００ｎｍの絶縁層を介して、膜厚約１μｍのＡｌ（アルミ）よりなる配線層と、膜厚約１００ｎｍのＴｉ（チタン）膜と、膜厚約２００ｎｍのＮｉ（ニッケル）膜と、膜厚約２００ｎｍのＡｕ（金）膜よりなるパッド電極を形成した。
こうして、半導体素子が形成され、その表面にマトリクス状にパッド電極が形成された半導体基板１０を形成した。
【００２５】
続いて、表１に示す種々のはんだ合金を用い、半導体基板１０のパッド電極上にめっき法及びはんだボールによってはんだバンプ１２を形成し、半導体装置１４を形成した（図１（ａ））。なお、はんだ合金を構成するＳｎ原料には、Ｐｂの含有不純物濃度が１ｐｐｍ以下のものを用いた。
この後、このように形成した半導体装置１４の表面にフラックスを塗布し、コンベア炉内でＡｌＮよりなる回路基板１６上にフリップチップ接合した（図１（ｂ））。このとき、はんだバンプ１２の径は１００μｍであり、はんだバンプ１２間のピッチは２１０μｍであった。
【００２６】
このように回路基板１６上に搭載した半導体装置１４についてソフトエラー反転率を測定した。なお、ソフトエラー反転率は、Ｐｏ（ポロニウム）標準試料（放射線量：８．０×１０−３Ｂｑ）を用いてα線を半導体装置１４に対し発生させ、テスターにより測定した。また、はんだ材料中のα線量はα−トラック法によって測定した。
【００２７】
その結果、表１に示すように、Ｐｂの代わりに、Ｂｉ又はＰｂより原子番号が小さい元素で構成される、Ｓｎをベースにしたはんだを用いることにより（実施例１乃至実施例１６）、ソフトエラー反転率は１０−２ｆｉｔ／ｂｉｔ以下の値を得ることができた。すなわち、比較例１、２に示した従来のＰｂ−５ｗｔ％Ｓｎはんだと比較して、２桁以上低いソフトエラー反転率を達成することができた。
【００２８】
【表１】
また、はんだ合金から発生するα線量を低減することにより、はんだバンプをマトリクス状に配置することができるので、バンプのパッド径、ピッチサイズを微細化する必要もなく、はんだバンプの疲労寿命の低下を防止することができる。
【００２９】
また、半導体装置の微細化・電源電圧の低電圧化が更に進んだ場合にも、ソフトエラーを効果的に防止することができる。
なお、上記実施形態では、半導体装置を回路基板上に接合する場合について説明したが、半導体装置は他の基板に接合してもよい。
例えば、図２に示すように、基板１８上に接合された半導体装置１４にキャップ２０をかぶせ、半導体パッケージ２２を形成してもよい。また、回路基板上に半導体装置を接合し、マルチチップモジュールを形成してもよい。
【００３０】
また、上記実施形態において、はんだ合金を構成する際には、はんだ合金中の最多成分がＳｎとなるようにすることが効果的である。
次に、本発明の第２実施形態による半導体装置について図３乃至図６を用いて説明する。
図３はＳｎ−Ｓｂ系はんだの引っ張り強度とＳｂ添加量との関係を示すグラフ、図４ははんだバンプの形状による問題を説明する図、図５は本実施形態による半導体装置の構造を示す概略図、図６は本実施形態において疲労寿命試験を行った手順を示す図である。
【００３１】
第１実施形態におけるＳｎ系はんだを用いてフリップチップ接合用のはんだバンプを形成すれば、半導体装置のソフトエラー反転率を大幅に低減することができる。
しかしながら、上記のＳｎ系はんだは、その硬度がＳｎ−Ｐｂ系はんだと比較して硬い。例えば、Ｓｎ−Ｓｂ系はんだでは、図３に示すように、その引っ張り強度は７〜１５ｋｇｆ／ｍｍ２であり、Ｓｎ−Ｐｂ系はんだの３．５ｋｇｆ／ｍｍ２よりも大きい。
【００３２】
このため、例えば、図４に示すようなはんだバンプ１２を用いてはんだ接合を行うと、接合の際に電極２４、２６に応力が集中し、疲労寿命の低下をもたらすことが懸念される。
本実施形態では、接合の際に電極に応力が集中しない半導体装置の構造について示す。
【００３３】
本実施形態による半導体装置は、接合後のはんだ合金の形状が、その中央部がくびれたウェスト形状となるように構成していることに特徴がある。
すなわち、半導体基板１０に形成された電極２４上には、その上部ほど細くなるように形成されたはんだバンプ１２が形成されている。一方、半導体装置１４を搭載する回路基板１６上の電極２６上にも、その上部ほど細くなるように形成されたはんだバンプ１２が形成されている。また、回路基板１６には更に、接合する半導体基板１０と回路基板１６との距離を所定の値にするためのスタッドバンプ２８が形成されている。
【００３４】
このようにして形成された半導体装置１４を回路基板１６に接合すると、半導体装置１４のはんだバンプ１２と、回路基板１６のはんだバンプ１２とにより、その中央部がくびれたはんだ合金による接合３０が形成される。半導体装置１４と回路基板１６との間の間隔は、スタッドバンプ２８により所望の距離に制御されている。
【００３５】
このようなはんだバンプ１２を有する半導体装置１４及び回路基板１６を構成することにより、接合の際に電極２４、２６に与える応力集中を軽減することができるので、上記のＳｎ系はんだを用いてフリップチップ接合を行った場合にも、はんだ接合部の疲労寿命の低下を抑制することができる。
次に、本実施形態による半導体装置について疲労寿命評価を行った結果を図６を用いて説明する。
【００３６】
まず、疲労寿命評価用のサンプルとして、電極２４をマトリクス状に配置した１３ｍｍ角の半導体基板１０を作成した。電極２４は、膜厚約１００ｎｍのＴｉ膜と、膜厚約２００ｎｍのＮｉ膜と、膜厚約２００ｎｍのＡｕ膜を、スパッタ法により順次堆積した積層膜により形成した。
次いで、はんだ材料中のＰｂ濃度を１ｐｐｍ以下にしたＳｎ−５ｗｔ％Ｓｂ合金をはんだ合金として用い、回路基板１６の電極２６上及び半導体基板１０の電極２４上にはんだバンプ１２を形成した。また、回路基板１６上の四隅には、Ａｕよりなるスタッドバンプ２８を形成した。スタッドバンプの高さは、接合後のはんだバンプの高さが１２０μｍとなるように調整した。
【００３７】
はんだバンプは、図６（ａ）に示すように、メタルマスク３２により半導体基板１０を覆った後、はんだ合金１２を蒸着することにより形成した。このようにしてはんだバンプ１２を形成することにより、その上部ほど細い形状のはんだバンプ１２を形成することができる（図６（ｂ））。
このようにして、はんだバンプ１２が半導体基板１０上に形成された半導体装置を形成した。
【００３８】
続いて、表面にフラックスを塗布した後、半導体装置１４と回路基板１６の位置合わせを行い（図６（ｃ））、コンベア炉中でリフローを行うことにより半導体装置１４と回路基板１６とのフリップチップ接合を行った（図６（ｄ））。
このようにして接合した接合３０は、その径が約１００μｍ、バンプ間のピッチが２１０μｍ、バンプ高さが１２０μｍのウェスト形状であった。
【００３９】
この後、このように形成したフリップチップ接合体を−６５〜１２５℃の熱衝撃試験を行った結果、１００サイクルの試験をクリアすることができ、Ｐｂ−５ｗｔ％Ｓｎはんだと同程度の疲労寿命を有していることが判った。
このように、本実施形態によれば、第１実施形態におけるＳｎ系はんだを用い、接合後のはんだバンプの形状が、その中央部がくびれたウェスト形状となるように構成したので、接合の際に電極に応力が集中することを抑制することができる。これにより、Ｐｂ−Ｓｎ系はんだと同等の疲労寿命を確保することができる。
【００４０】
また、本実施形態では、回路基板１６上の電極２６にも第１実施形態による半導体装置に用いたはんだ合金を適用しているので、半導体装置が回路基板に搭載された電子回路装置の信頼性をも高めることができる。
なお、上記実施形態では、半導体装置を回路基板に搭載する場合について説明したが、図２に示す半導体パッケージを形成する際にも適用することができる。すなわち、半導体装置１４を基板１８に接合する際に、図６に示す方法により行うことができる。
【００４１】
【発明の効果】
以上の通り、本発明によれば、上記目的は、半導体素子が形成された半導体基板と、半導体基板上に絶縁膜を介して形成され、半導体素子に接続された電極と、電極上に形成されたはんだ合金よりなるはんだバンプとを有する半導体装置において、はんだ合金として、Ｓｎと、Ｂｉ、Ｓｂ、Ａｇ及びＺｎから選択される少なくとも一の元素との合金を用いるので、はんだバンプから発生するα線を低減することができる。これにより、半導体装置のソフトエラー反転率を大幅に低減することができる。
【００４２】
また、はんだ合金から発生するα線量を低減することにより、はんだバンプをマトリクス状に配置することができるので、バンプのパッド径、ピッチサイズを微細化する必要もなく、はんだバンプの疲労寿命の低下を防止することができる。
また、半導体装置の微細化・電源電圧の低電圧化が更に進んだ場合にも、ソフトエラーを効果的に防止することができる。
【００４３】
また、上記の半導体装置において、はんだ合金を構成するＳｎ中に含まれるＰｂの量を１ｐｐｍ以下にすれば、α崩壊する確率を従来の１／１０〜１／１００以下に低減することができる。これにより、ソフトエラー率を低減することができる。
また、上記の半導体装置において、はんだ合金はＳｎを最多成分として含有することが望ましい。
【００４４】
また、上記の半導体装置において、半導体基板がはんだバンプによってフリップチップ接合された支持基板と、半導体基板を覆うパッケージとを更に設ければ、ソフトエラー耐性の強い半導体パッケージを形成することができる。
また、上記の半導体装置において、半導体基板と支持基板の接合部におけるはんだ合金の形状を、中央部がくびれたウェスト形状にすれば、電極にかかる応力を分散することができるので、はんだの疲労寿命の低下を防止することができる。
【００４５】
また、支持基板と、支持基板上に形成された電極と、電極上に形成された上記のはんだバンプとにより回路基板を構成するので、この回路基板上に半導体装置を搭載した場合のソフトエラー発生を低減することができる。
また、回路基板と、回路基板の表面にフリップチップ接合された上記の半導体装置とにより電子回路装置を構成すれば、ソフトエラーによる半導体装置の誤動作等を減少できるので、電子回路装置の信頼性を高めることができる。
【００４６】
また、上記の電子回路装置において、半導体装置と回路基板の接合部におけるはんだ合金の形状を、中央部がくびれたウェスト形状にすれば、電極にかかる応力を分散することができるので、はんだの疲労寿命の低下を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置の構造を示す概略図である。
【図２】本発明の第１実施形態の変形例による半導体装置の構造を示す概略断面図である。
【図３】Ｓｎ−Ｓｂ系はんだの引っ張り強度とＳｂ添加量との関係を示すグラフである。
【図４】はんだバンプの形状による問題を説明する図である。
【図５】本発明の第２実施形態による半導体装置の構造を示す概略図である。
【図６】本発明の第２実施形態において疲労寿命試験を行った手順を示す図である。
【符号の説明】
１０…半導体素子
１２…はんだバンプ
１４…半導体装置
１６…回路基板
１８…基板
２０…キャップ
２２…半導体パッケージ
２４…電極
２６…電極
２８…スタッドバンプ
３０…接合
３２…メタルマスク
Claims (8)
- 半導体素子が形成された半導体基板と、
前記半導体基板上に絶縁膜を介して形成され、前記半導体素子に接続された電極と、
前記電極上に形成されたはんだ合金よりなるはんだバンプとを有する半導体装置において、
前記はんだ合金は、Ｓｎと、Ｂｉ、Ｓｂ、Ａｇ及びＺｎから選択される少なくとも一の元素との合金である
ことを特徴とする半導体装置。 - 請求項１記載の半導体装置において、
前記はんだ合金を構成するＳｎ中に含まれるＰｂの量が１ｐｐｍ以下である
ことを特徴とする半導体装置。 - 請求項１又は２記載の半導体装置において、
前記はんだ合金は、前記Ｓｎを最多成分として含有する
ことを特徴とする半導体装置。 - 請求項１乃至３のいずれかに記載の半導体装置において、
前記半導体基板が前記はんだバンプによってフリップチップ接合された支持基板と、
前記半導体基板を覆うパッケージと
を更に有することを特徴とする半導体装置。 - 請求項４記載の半導体装置において、
前記半導体基板と前記支持基板の接合部における前記はんだ合金の形状は、中央部がくびれたウェスト形状である
ことを特徴とする半導体装置。 - 支持基板と、
前記支持基板上に形成された電極と、
前記電極上に形成された請求項１乃至３のいずれかに記載のはんだバンプと
を有することを特徴とする回路基板。 - 回路基板と、
前記回路基板の表面にフリップチップ接合された請求項１乃至３のいずれかに記載の半導体装置と
を有することを特徴とする電子回路装置。 - 請求項７記載の電子回路装置において、
前記半導体装置と前記回路基板の接合部における前記はんだ合金の形状は、中央部がくびれたウェスト形状である
ことを特徴とする電子回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06220996A JP3568676B2 (ja) | 1996-03-19 | 1996-03-19 | 半導体装置、回路基板及び電子回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06220996A JP3568676B2 (ja) | 1996-03-19 | 1996-03-19 | 半導体装置、回路基板及び電子回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09260427A JPH09260427A (ja) | 1997-10-03 |
| JP3568676B2 true JP3568676B2 (ja) | 2004-09-22 |
Family
ID=13193528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06220996A Expired - Fee Related JP3568676B2 (ja) | 1996-03-19 | 1996-03-19 | 半導体装置、回路基板及び電子回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3568676B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000068410A (ja) * | 1998-08-20 | 2000-03-03 | Nishihara Riko Kk | Ｐｂに代わる接合材料で接合端子部にバンプメッキを施した ＢＧＡ又は ＣＳＰ等のＩＣパッケ−ジ |
| JP2005268730A (ja) | 2004-03-22 | 2005-09-29 | Toshiba Corp | 半導体装置 |
| SG138124A1 (en) * | 2005-07-01 | 2008-09-30 | Jx Nippon Mining & Metals Corp | High-purity tin or tin alloy and process for producing high-purity tin |
| JP4975367B2 (ja) * | 2006-05-10 | 2012-07-11 | Ｊｘ日鉱日石金属株式会社 | 高純度酸化第一錫、同粉末及び高純度酸化第一錫の製造方法 |
| WO2011114824A1 (ja) | 2010-03-16 | 2011-09-22 | Jx日鉱日石金属株式会社 | α線量が少ない錫又は錫合金及びその製造方法 |
| EP2684970A4 (en) | 2011-03-07 | 2015-03-04 | Jx Nippon Mining & Metals Corp | COPPER OR COPPER ALLOY HAVING REDUCED RAY EMISSION AND CONNECTING WIRE OBTAINED FROM COPPER OR COPPER ALLOY AS RAW MATERIAL |
| AU2012318023B2 (en) | 2011-09-28 | 2016-04-28 | Jx Nippon Mining & Metals Corporation | High-purity lanthanum, method for producing same, sputtering target comprising high-purity lanthanum, and metal gate film comprising high-purity lanthanum as main component |
| JP5534122B1 (ja) | 2014-02-04 | 2014-06-25 | 千住金属工業株式会社 | 核ボール、はんだペースト、フォームはんだ、フラックスコート核ボールおよびはんだ継手 |
| EP2987892A1 (en) | 2014-02-20 | 2016-02-24 | JX Nippon Mining & Metals Corporation | Method for producing low -emitting bismuth and low -emitting bismuth |
-
1996
- 1996-03-19 JP JP06220996A patent/JP3568676B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09260427A (ja) | 1997-10-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040323 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040521 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040615 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040616 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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