JP3232042B2 - メモリチップパッケージ - Google Patents

メモリチップパッケージ

Info

Publication number
JP3232042B2
JP3232042B2 JP14477898A JP14477898A JP3232042B2 JP 3232042 B2 JP3232042 B2 JP 3232042B2 JP 14477898 A JP14477898 A JP 14477898A JP 14477898 A JP14477898 A JP 14477898A JP 3232042 B2 JP3232042 B2 JP 3232042B2
Authority
JP
Japan
Prior art keywords
layer
package
solder
memory chip
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP14477898A
Other languages
English (en)
Other versions
JPH1116940A (ja
Inventor
デガニ イノン
ディクソン ダッデラー トーマス
リエン タイ キング
Original Assignee
ルーセント テクノロジーズ インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ルーセント テクノロジーズ インコーポレイテッド filed Critical ルーセント テクノロジーズ インコーポレイテッド
Publication of JPH1116940A publication Critical patent/JPH1116940A/ja
Application granted granted Critical
Publication of JP3232042B2 publication Critical patent/JP3232042B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H01L23/556—Protection against radiation, e.g. light or electromagnetic waves against alpha rays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49144—Assembling to base an electrical component, e.g., capacitor, etc. by metal fusion

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メモリチップのパ
ッケージングに関し、特に、メモリアレイをアルファ粒
子（線）損傷から保護するフリップチップパッケージの
新たな設計に関する。
【０００２】
【従来の技術】ＤＲＡＭデバイスとＳＲＡＭデバイスの
アルファ粒子損傷に対する感受性は、長い間認識されて
きている。この問題は半導体メモリデバイスの開発初期
の時点で発見され、高密度のＭＯＳトランジスタメモリ
アレイの出現以来、この問題は、より深刻となってい
る。これらのメモリアレイは電子またはホール（Ｎチャ
ネルデバイスにおいては通常電子）の形態でデータを記
録し、非常に小さな電荷が高密度のアレイ中でデータビ
ットを表している。これらのデバイスの蓄積キャパシタ
にヒットした１個のアルファ粒子で十分なホール−電子
対を生成しその結果、例えばゼロ（０）状態のキャパシ
タの電荷状態（電荷のない状態）は（１）状態として読
み出されてしまう。
【０００３】さまざまなアプローチがこれらの半導体デ
バイスをアルファ粒子に対する露出から保護するために
用いられてきた。通常デバイスをパッケージ外にあるア
ルファ粒子サイトから保護してきた。パッケージの中身
すなわちメモリ列をアルファ粒子露出からシールドする
ようなパッケージデザインは公知である。ある種のデバ
イスパッケージ、例えばある種の金属製容器がアルファ
粒子汚染の原因であり、その使用を回避するかあるいは
アルファ粒子ソースから半導体チップを絶縁するような
ステップがとられている。一般的にメモリチップパッケ
ージの技術は十分に開発され、従来のメモリチップパッ
ケージはアルファ粒子問題はない。
【０００４】標準のメモリチップパッケージは現在では
アルファ粒子に耐ええることが十分証明されているもの
であるが、このようなものはデュアルインラインパッケ
ージ、そして最近では表面搭載クワッドパッケージであ
る。これら両方のデバイスパッケージ等もカプセル化さ
れたＩＣ状のリード線、あるいはパッドとプリント書き
込みボード、あるいは他の相互接続基板との間ではんだ
接続をしばしば用いている。通常このはんだは標準のＰ
ｂ・Ｓｎはんだである。
【０００５】従来のメモリパッケージすなわちダイリー
ドパッケージおよびワイヤボンドリードパッケージは、
ある種のアプリケーションでは、その製造と大きさは高
級すぎる点でコスト高となり、より洗練されたメモリチ
ップパッケージのアプローチが模索されている。何年に
もわたって半導体デバイスとパッケージ設計の傾向はよ
り高いレベルで集積化され、これはメモリ技術において
は同一チップ上にメモリと論理回路とを集積するという
形態をとっている。パワーモジュールとドライバ回路
は、ＤＲＡＭデバイスおよびＳＲＡＭデバイスの従来か
らの一部であり多くのメモリデバイス設計は、共通チッ
プ上にメモリアレイを具備したアプリケーション仕様の
論理回路である。しかし論理用とメモリ用の半導体素子
は、数多くの共通の特徴を有してはいるが差異も存在す
る。例えばメモリ要素の重要な特徴は、蓄積キャパシタ
素子である。この素子は、好ましくは小型で欠陥あるい
はリークがあってはならない。論理デバイスはそれに対
応する素子を有さず、ある種のデバイスにおいては、よ
り許容される。したがってメモリデバイスに最適のウェ
ハーの製造プロセスは、論理デバイスには必ずしも最適
なものではない。かくして同一の半導体チップ上に異な
るデバイスの種類を集積するためには妥協が必要であ
る。
【０００６】現在の開発は、脱集積（disintegration）
の方向に進んでおり、この脱集積の方向ではメモリデバ
イスはおもにメモリセルからなり、オンボードロジック
と他のトランジスタは別のチップ上に搭載される。これ
らのチップはその構成要素のサイズと特徴に最適なよう
に処理される。この技術においては集積化はパッケージ
レベルで行なわれ、これが成功するためのキーは性能と
コスト及び少なくともサイズが同一のチップ集積された
システムよりも優れた最終製品を作り出すようなパッケ
ージ技術である。
【０００７】このパッケージ技術のおもな候補は、フリ
ップチップボンディングとその組み立てである。フリッ
プチップボンディングは、十分開発しつくされてきた技
術であり、裸のシリコン製ＩＣダイを裏返して相互接続
基板（プリント回路基板）上にボンディングすることを
特徴としている。数種類のボンディング技術が開発され
ており、例えばボールボンディング、ボールグリットア
レイ（ＢＧＡボールボンディングの一形態）およびアン
ダーバンプボンディングがある。これらの技術は、接触
表面が小さくなることにより、Ｉ／Ｏピッチを減少さ
せ、周辺相互接続アレイよりも面積を小さくできること
になる。さらにまた、電気的性能も向上するが、その理
由はリード線の長さが減少するからである。通常これら
の技術のボンディング方法は、はんだボンディングであ
る。
【０００８】これらの最新技術においては、相互接続の
短縮化は、新たな予測できない問題（結果）を引き起こ
している。ワイヤボンドおよび延長リードおよび表面搭
載パッケージの技術者に未知なことは、これらの技術に
おけるリード線は、活性回路要素すなわちトランジスタ
を、はんだの相互接続領域内のアルファ粒子ソースか
ら、十分に絶縁できるほど長い点であり、しかしこれら
のリード線が短くなるにつれて、すなわち上記のように
リード線が改良されるにつれて、ＩＣの活性要素ははん
だの接続領域により近づくことになることである。はん
だ接続領域が、アルファ粒子に対し感受性が高いＩＣ構
成要素に非常に近づくことになった結果、はんだから放
出されるアルファ粒子が、活性要素近傍の半導体基板に
対し、悪影響を及ぼし、上記したようなアルファ粒子損
傷を引き起こす。このアルファ粒子問題は、相互接続層
が鉛のはんだを含有するときにもっとも深刻である。
【０００９】
【発明が解決しようとする課題】このアルファ粒子問題
を解決する一つのアプローチは、Ｉ／Ｏリード線を、は
んだから放出されるアルファ粒子から空間的に絶縁する
ために、アルファ粒子に対し感受性の高い回路要素をは
んだ領域から十分に離しておくことである。ある程度は
この方法で、特に周辺Ｉ／Ｏパッドを有する大きなパッ
ケージに対しては、達成可能である。しかし、現在最新
の設計者に対し、興味のある新たなパッケージ技術にお
いては、最適の相互接続アプローチは、潜在的にアルフ
ァ粒子に対し感受性の高い回路要素に隣接して配置され
たＩ／Ｏパッドの面アレイを用いている。さらにまた、
周辺Ｉ／Ｏパッドでさえも現在設計されている非常に小
型のパッケージ内で活性要素に極めて近接して配置して
いる。
【００１０】
【課題を解決するための手段】メモリチップのフリップ
チップ相互接続に関連する、特にマルチチップパッケー
ジ内のメモリチップを含むフリップチップパッケージに
関連するアルファ粒子問題を認識すると、本発明者らは
アルファ粒子問題をなくすあるいはアルファ粒子問題を
軽減するような最新型のフリップチップ相互接続パッケ
ージを提供できるような相互接続方法を開発した。この
相互接続方法およびそのようにして得られたパッケージ
デザインは、鉛ベースのはんだを除去することに基づい
ている。さらにまた、本発明者らは、無鉛はんだに適し
た、より頑強なパッド金属化を開発した。ほとんどすべ
てのＩＣにおける主なパッド材料（ＩＣの最終金属製相
互レベルの一部）はＡｌである。このＡｌ製パッドは、
チップを基板にはんだボンディングする前に、はんだと
互換性のある材料でもってコーティングしなければなら
ない。本発明の一実施例であるはんだバンプ相互接続方
法においては、このはんだに適応性のある（互換性のあ
る）の材料は、アンダーバンプ金属化材料（umder bump
metallization：ＵＢＭ）と称する。既存のＵＢＭ材料
は、鉛はんだに適したように開発されたものである。こ
のため、鉛含有度の低い、あるいは無鉛はんだ材料に使
用されるアンダーバンプ材料が開発された。
【００１１】
【発明の実施の形態】図１には、相互接続用基板１１と
この相互接続用基板１１上に、ボンディングされた３個
の半導体チップ１２、１３、１４を有するマルチチップ
モジュール（ＭＣＭ）の部分の平面図が示されている。
チップ１２、１３は、メモリチップで、１４は論理チッ
プ例えばマイクロプロセッサである。相互接続用基板１
１は、セラミックまたはシリコンのような半導体ウェハ
ーエポキシ製ボードあるいは、他の適切な材料製基板で
ある。シングル層あるいはマルチ層で、他の相互接続用
基板に相互接続される。本発明は、少なくとも１つのメ
モリチップを含む、ＩＣパッケージに適応できるもので
ある。特に、メモリチップが微細なチップ領域でもっ
て、メモリチップを支持する真下の基板に相互接続され
るようなＩＣパッケージに適応できる。別法として、こ
のメモリチップは、上記の技術により別のチップ、すな
わち構成要素（これが次に相互接続用基板に接合され
る）に結合されるフリップチップでもよい。このような
マルチチップ構成は、従来公知のものである。
【００１２】メモリチップは、ＳＲＡＭ、ＤＲＡＭある
いは電荷の形態で半導体中にデータを蓄積する他の種類
のメモリでもよい。本発明は、わずかな電荷がデータビ
ットを表す、すなわち電荷が非常に小さなキャパシタ内
に蓄積されるようなメモリデバイスについて適応され
る。このような状態はメガビットレベル以上のメモリデ
バイス、すなわち少なくとも１チップあたり１００万個
以上のトランジスタを有するメモリデバイスで見られ
る。
【００１３】図１のマルチチップ構成の相互接続の詳細
を図２に示す。同図において相互接続用基板上のボンデ
ィングパッドは１５で、チップ上のボンディングパッド
は１６で、はんだバンプピラーは１７で示す。半導体チ
ップ上のボンディングパッド１６は、通常Ａｌ製で、前
述したようにはんだ容易性を与えるために、アンダーバ
ンプ金属化層でもってコーティングしてある。基板上の
ボンディングパッド１６は、通常プリント回路基板の一
部であり、はんだを容易に行うために、ＵＢＭを必要と
する場合もあるし、また必要としない場合もある。はん
だバンプピラー１７は、通常アンダーバンプから形成さ
れるが、はんだパッドあるいはボールあるいははんだペ
ーストも使用可能である。チップと相互接続用基板との
間のスペース、およびはんだバンプピラー１７との間の
スペースは、エポキシあるいは他の適当な材料（アンダ
ーヒルと称する）により充填され、チップの基板へのこ
の領域をシールし、チップの基板への接着を改善する。
この接着性アンダーヒルの使用は、シリコン製基板と有
機積層体材料との間の熱膨張差に起因して、使用中に結
合が破壊することを回避するために、シリコンチップと
有機積層体とをボンディングする場合に有効である。こ
の種の問題を解決する方法は、シリコン製相互接続基板
を使用することである。この接着性アンダーヒルは、ア
ルファ粒子を放射しない材料から構成しなければならな
い。
【００１４】図２（図１の断面２−２）は、メモリチッ
プ１２、論理チップ（マイクロプロセッサ）１４の内部
で、相互接続用基板１１とチップ間の内部（領域率）の
相互接続構造を示す。本発明は、領域列のはんだ相互接
続を有するメモリチップにもっともよく適応可能であ
る。その理由は、この高性能メモリセルは、セルに隣接
するはんだ材料からのアルファ粒子に、最もさらされや
すいからである。
【００１５】本発明の第一の特徴は、従来のはんだから
放射されるアルファ粒子の悪影響を認識し、そして細か
い面積ピッチ列のの相互接続が、この悪影響に敏感であ
るということを認識したことである。本発明によれば、
メモリチップを相互接続用基板に接合するのに用いられ
るはんだは、アルファ粒子放射材料をほとんど含有して
いない。鉛は、アルファ粒子ソースであるので、本発明
は、鉛をわずかにしか含んでいないはんだあるいは無鉛
はんだを使用している。本発明の一実施例においては、
はんだは無鉛のものであるが、鉛を極少量含むような例
えば５％以下しか含まないはんだ材料は、ある種のパッ
ケージには使用できるものである。推奨される無鉛はん
だは、共融点近傍でＳｎベースのはんだである。多くの
Ｓｎベースのはんだ材料は、ＰＷＢ組立体で使用される
共有Ｓｎ−Ｐｂはんだよりも融点が高い。その結果、本
発明のプロセスは、より高いはんだリフロー温度を必要
とする。これらの温度は、従来のＰＷＢの推奨される処
理温度以上である。通常、ＦＲ４、ＰＷＢは、２２０℃
以上に数分間加熱されると劣化する。この問題を解決す
るために、高融点のＳｎはんだを有するＰＷＢは、不活
性ガスあるいは、低酸素レベルすなわち、１００ｐｐｍ
以下のレベルの酸素を有するオーブン内で、リフローす
ることができる。低いリフロー温度が望ましいために、
無鉛はんだ組成は、融点であるいはその５％近傍の温度
で、選択される。適切に使用可能なＳｎベースのはんだ
は、以下の表に示す。
【００１６】
【実施例】 実施例 組成（重量％） 融点（℃） Ｓｎ Ｓｂ Ａｇ Ｂｉ Ｉ ９５．０ ５．０ ２３０ ＩＩ ９６．５ ３．５ ２２０ ＩＩＩ ４３．０ ５７．０ １３９
【００１７】これらの無鉛組成は、単なる一実施例であ
る。高いＳｎはんだは、通常７５％以上のＳｎを含有し
ているが、好ましくは９０％以上のＳｎを含有してい
る。他の無鉛はんだも本発明でも用いることができる。
【００１８】本発明の好ましい相互接続方法は、フリッ
プチップアンダーバンプ技術を用いている。このアンダ
ーバンプは、組み立て前に、Ｉ／Ｏ接点パッドのアレイ
（列）上に形成される。はんだを、接点パッドのアレイ
に局部的すなわち選択的に配置するために、パッドの表
面は、はんだ濡れ性（はんだがのりやすい）でなければ
ならない。集積回路に使用される金属製相互接続パター
ンは、Ａｌであるが、Ａｌに直接はんだする技術が試み
られているが、Ａｌははんだをするのに好ましい材料で
はないということが知られている。したがって、産業界
の慣行では、Ａｌ製の接点パッドの上に金属コーティン
グを施し、このはんだバンプ、すなわちパッドを、この
コーティング層に接合している。前述したように、この
コーティングはアンダーバンプ金属化層（metallizatio
n：ＵＢＭ）と称する。
【００１９】ＵＢＭ技術に用いられる金属は、Ａｌによ
く接着しなければならず、そして通常のはんだ処理方法
により、濡れ性を有しており、導電率も高くなければな
らない。このような要件に適合するものは、ＣｒとＣｕ
の混合物である。Ｃｒをまず堆積し、Ａｌに接合し、そ
してＣｕをＣｒの上に形成して、はんだ濡れ製の表面を
提供する。Ｃｒは、様々な材料、有機材料、無機材料の
いずれにもよく接着することが知られている。したがっ
て、Ｃｒは誘電体材料、例えばＳｉＯ2、ＳＩＮＣＡＰ
Ｓ、プリイミドと、通常、ＩＣプロセスで用いられてい
る材料、およびＣｕ、Ａｌのような金属にもよく接着す
る。しかし、はんだ合金は、Ｃｕを分解し、Ｃｒから濡
れ性をなくす。したがって、Ｃｒに直接接触した薄いＣ
ｕ製の層は、分解して溶融はんだになり、このはんだが
その後Ｃｒ層から濡れ性をなく（ｄｅ−ｗｅｔ）す。は
んだとＵＢＭとの間の界面の完全性を確保するために、
ＣｒとＣｕの合成層をＣｒ層と、Ｃｕ層との間に通常用
いる。
【００２０】前述の層は、従来、スパッタで形成されて
いたが、これらの層を堆積する、いくつかのオプション
を利用することができる。これらの層は、合金のターゲ
ットから、スパッタリングにより堆積して形成される。
Ｃｒターゲットを用いてスパッタし、その後、Ｃｕター
ゲットに変更することもできる。あるいは、別個のＣｒ
ターゲットと、Ｃｕターゲットを用い、そしてそれら２
つのターゲットの間を移り変わらせることにより、スパ
ッタすることもできる。この後者の方法は、傾斜組成の
層を形成することができ、好ましい方法である。
【００２１】これらの層をスパッタし、エッチングする
技術は、米国特許出願０８／８２５９２３号（出願日１
９９７年４月２日）に開示されている。
【００２２】共融Ｐｂ／Ｓｎの溶融点は、本発明の実施
例で用いられる高Ｓｎのはんだのそれよりも４０℃低
い。このことは、高濃度にＳｎを含有したはんだ材料を
用いる時に、ＵＢＭの腐食の原因となる。
【００２３】これを回避するために特殊なＵＢＭ積層高
導体が開発されている。この特殊なＵＢＭは、Ｃｒ層と
大きな遷移層を有するＣｕ層からなる５層構造体であ
る。この遷移層は少なくともその厚さが４０００Ａ（オ
ングストローム：以下Ａで代用する）で、好ましくは、
Ｃｒ／Ｃｕの混合層を３層有している。
【００２４】バンプ金属化組成の好ましい実施例を図３
に示すと、同図に示されたＵＢＭは、５層を含んでい
る。第１層は、Ｃｒ層で、１０００Ａ〜２０００Ａの厚
さで、その下のＡｌ製ボンディングパッドの接着用であ
る。第５層は、Ｃｕ層で、厚さは１０００Ａ〜６０００
Ａではんだ付けを容易にするためのものである。第２−
４層は、遷移層である。この遷移層の厚さとその層の数
は、大幅に変わるものであるが、好ましい範囲を以下に
示す。第２層と第４層は、ＣｒとＣｕを含有するが、こ
れはＣｒとＣｕを同時に堆積し、そしてＣｒソースとＣ
ｕソースの出口量を変化させることにより、濃度を傾斜
させる。同図において、遷移状態は、線形あるいはほぼ
線形が好ましい実施例である。しかし、組成が第１層に
おいて１００％Ｃｒで、第３層においてＣｒ／Ｃｕの比
が３３．３％−６６．７％で、第４層で１００％Ｃｕと
遷移する限り、線形傾斜も用いることができる。一般的
にこの遷移は、単調である。
【００２５】好ましい実施例は、図３に点線で示すよう
な５層構造体である。この構造体は、第１層は、１５０
０Ａ厚のＣｒで、第２層は、７５０Ａ厚の遷移層で、第
３層は、４０００Ａ厚の５０−５０％のＣｒ／Ｃｕ層
で、第４層は７５０の遷移層で、第５層は３０００Ａ厚
のＣｕ層である。この仕様の変動は、同図に示した境界
内に入るものである。上限は、６６．７％のＣｒの中心
層を有する積層構造体で、下限は、６６．７％のＣｕの
中心層を有する積層構造体である。同図に示した範囲は
３３．３％−６６．７％Ｃｕと３３．３％−６６．７％
のＣｒである。これらは、本発明の必須の構成要件であ
る。しかし、それ以外の添加物を含有しても、本発明は
用いることができる。
【００２６】本発明のＵＢＭは、Ａｕあるいは他の耐火
金属あるいは貴金属でもってコーティングし、ＵＢＭの
Ｃｕ表面に酸化物が形成されるのを阻止する。このよう
なコーティングは、行っても行わなくてもよい。
【００２７】以上の説明は、フリップチップはんだバン
プ技術を例に説明したが、本発明は他の相互接続、例え
ば、表面搭載（surface mount：ＳＭ）と、ボールグリ
ットアレイＢＧＡの技術にも適用できる。これらの相互
接続技術は通常、エッジで列を構成する相互接続構造を
用いている。しかし、将来これらの技術の変形例は、表
面列相互接続の場合にも適用できるようになるであろ
う。この表面列相互接続構造においては、少なくとも複
数の相互接続が、相互接続されるべきチップあるいは要
素の内側に配置される。エッジ列の相互接続は、接合さ
れる要素のエッジに沿って１列のボンドサイトを有す
る。２列のボンドサイドが、チップのエッジあるいはチ
ップのエッジ近傍に具備されるような構成は、本発明の
面アレイに含まれるものと考えることができる。その理
由は、メモリパッケージ上のボンドサイドの内部の列
は、アルファ粒子に敏感なメモリセルに隣接して存在す
る可能性があるからである。
【００２８】本発明は、面相互接続の利点について述べ
たが、より広い形態においては、エッジ列相互接続にも
適応できる。ある種のチップ形状においては、チップの
エッジ近傍のボンドサイドは、メモリセルに非常に近く
に配置されることがあり、これらのボンドサイドに形成
される、高濃度の鉛を含有するはんだは、有害なアルフ
ァ粒子のソースとなりうる。本発明は、低鉛、あるいは
無鉛はんだによる相互接続を用いて、鉛はんだが、アル
ファ粒子の損傷が影響を与えるメモリセルの近傍に鉛は
んだが置かれるような場所に適用している。このこと
は、半導体メモリキャパシタにおいて、ボンドサイドと
電荷蓄積との間の距離からして、意味のあることであ
り、そしてその距離が１５０μｍ以下となると、有害な
状態が存在するようになる。
【００２９】特許請求の範囲に記載した参照番号は発明
の容易なる理解のためで、発明を限定的に解釈すべきも
のではない。
【図面の簡単な説明】
【図１】メモリチップを含むマルチチップパッケージの
平面図
【図２】図１の２−２の断面図
【図３】本発明のアンダーバンプ金属化層の材料組成を
その濃度を表す側面図
【符号の説明】
１１ 相互接続用基板 １２、１３ メモリチップ １４ 論理チップ（マイクロプロセッサ） １５、１６ ボンディングパッド １７ はんだバンプピラー
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/10 ４９１ (73)特許権者 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊ ｅｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 トーマス ディクソン ダッデラー アメリカ合衆国，07928 ニュージャー ジー，チャタム，スクール アヴェニュ ー 30 (72)発明者 キング リエン タイ アメリカ合衆国，07922 ニュージャー ジー，バークレイ ハイツ，ハイランド サークル 95 (56)参考文献 特開 平９−64292（ＪＰ，Ａ) 特開 平５−235000（ＪＰ，Ａ) 特開 平１−283398（ＪＰ，Ａ) 特開 平１−128546（ＪＰ，Ａ) 特開 平１−286448（ＪＰ，Ａ) 特開 昭63−262867（ＪＰ，Ａ) 特開 平９−260427（ＪＰ，Ａ) 特開 平10−107064（ＪＰ，Ａ) 特開 平８−8260（ＪＰ，Ａ) 特開 昭64−1257（ＪＰ，Ａ) 特開 平５−41499（ＪＰ，Ａ) 特開 昭62−6793（ＪＰ，Ａ) 特開 平10−180483（ＪＰ，Ａ) 特開 昭60−154642（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/60 H01L 25/00 H01L 27/04 H01L 27/10 B23K 35/26

Claims (16)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体メモリチップを収納するメモリチッ
    プパッケージにおいて前記メモリチップは、半導体電荷
    蓄積サイトを有し、 前記メモリチップは、はんだ接続の領域列を用いて、相
    互接続基板上に搭載され、 前記はんだ相互接続は、前記半導体の電荷蓄積サイトか
    ら１５０μｍ以内にあり、 前記はんだ接続に使用される前記はんだ材料は、無鉛で
    あり少なくとも７５％のスズを含有することを特徴とす
    るメモリチップパッケージ。
  2. 【請求項２】 前記メモリチップは、少なくともメガビ
    ットの蓄積容量を有することを特徴とする請求項１のパ
    ッケージ。
  3. 【請求項３】 論理チップをさらに有することを特徴と
    する請求項２記載のパッケージ。
  4. 【請求項４】 前記はんだ材料は、少なくとも７５％の
    Ｓｎを含有することを特徴とする請求項１記載のパッケ
    ージ。
  5. 【請求項５】 前記はんだによる相互接続は、はんだバ
    ンプ相互接続であることを特徴とする請求項４記載のパ
    ッケージ。
  6. 【請求項６】 前記はんだバンプは、メモリチップと相
    互接続用基板の一方あるいは両方の上のボンディングパ
    ッドに結合されることを特徴とする請求項５記載のパッ
    ケージ。
  7. 【請求項７】 前記ボンディングパッドの少なくとも一
    部は、アンダーバンプ金属層でコーティングされること
    を特徴とする請求項６記載のパッケージ。
  8. 【請求項８】 前記アンダーバンプ金属層は、ＣｒとＣ
    ｕを含有することを特徴とする請求項７記載のパッケー
    ジ。
  9. 【請求項９】 前記アンダーバンプ金属化層は、 前記ボンディングパッドの上に形成され、１０００−２
    ０００オングストローム（以下Ａと略記する）厚のクロ
    ム製の第１層と、 前記第１層上に形成され、５０００Ａ以上の厚さのＣｒ
    ／Ｃｕ製の第２層と、 前記第２層上に形成され１０００Ａ−６０００Ａ厚のＣ
    ｕ製の第３層と、からなることを特徴とする請求項８記
    載のパッケージ。
  10. 【請求項１０】 前記アンダーバンプ金属化層は、 前記ボンディングパッドの上に形成され、１０００Ａ−
    ２０００Ａ厚のＣｒ製の第１層と、 前記第１層上に形成され、５００Ａ−１０００Ａの厚さ
    で、Ｃｒ／Ｃｕからなる第２層と、 前記第２層上に形成され、３０００Ａ−５０００Ａ厚さ
    で、３３．３％−６６．７％のＣｒと６６．７％−３
    ３．３％のＣｕからなる第３層と、 前記第３層上に形成され、５００Ａ−１０００Ａの厚さ
    で、Ｃｒ／Ｃｕからなり、第３層から第５層まで組成が
    単調に変化する第４層と、 前記第４層上に形成され、３０００−５０００Ａ厚さ
    で、３３．３％−６６．７％のＣｒと６６．７％−３
    ３．３％のＣｕからなる第５層と、からなり、 第１層から第３層まで組成が単調に変化するることを特
    徴とする請求項８記載のパッケージ。
  11. 【請求項１１】 前記第３層の組成は、５０％Ｃｒと５
    ０％Ｃｕである、ことを特徴とする請求項１０記載のパ
    ッケージ。
  12. 【請求項１２】 第１層は１５００Ａ厚で、 第３層は４０００Ａ厚で、 第５層は３５００Ａ厚であることを特徴とする請求項１
    ０記載のパッケージ。
  13. 【請求項１３】 論理チップをさらに含む、ことを特徴
    とする請求項１記載のパッケージ。
  14. 【請求項１４】 前記相互接続用基板は、積層された有
    機材料を含む、ことを特徴とする請求項１記載のパッケ
    ージ。
  15. 【請求項１５】 前記メモリチップと相互接続用基板と
    の間に、充填材料をさらに有し、 前記充填材料には、アルファ粒子ソースを有さない、こ
    とを特徴とする請求項１記載のパッケージ。
  16. 【請求項１６】 前記メモリチップ用の相互接続基板
    は、前記論理チップである、ことを特徴とする請求項１
    ３記載のパッケージ。
JP14477898A 1997-05-30 1998-05-26 メモリチップパッケージ Expired - Lifetime JP3232042B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/866,264 US5990564A (en) 1997-05-30 1997-05-30 Flip chip packaging of memory chips
US08/866264 1997-05-30

Publications (2)

Publication Number Publication Date
JPH1116940A JPH1116940A (ja) 1999-01-22
JP3232042B2 true JP3232042B2 (ja) 2001-11-26

Family

ID=25347254

Family Applications (1)

Application Number Title Priority Date Filing Date
JP14477898A Expired - Lifetime JP3232042B2 (ja) 1997-05-30 1998-05-26 メモリチップパッケージ

Country Status (4)

Country Link
US (1) US5990564A (ja)
EP (1) EP0881676B1 (ja)
JP (1) JP3232042B2 (ja)
KR (1) KR100295034B1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7032631B2 (ja) 2017-07-04 2022-03-09 富士通株式会社 送受信システム、送受信システムの制御方法、及び送信装置

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3592486B2 (ja) * 1997-06-18 2004-11-24 株式会社東芝 ハンダ付け装置
US5991161A (en) * 1997-12-19 1999-11-23 Intel Corporation Multi-chip land grid array carrier
US6329712B1 (en) 1998-03-25 2001-12-11 Micron Technology, Inc. High density flip chip memory arrays
US6281042B1 (en) * 1998-08-31 2001-08-28 Micron Technology, Inc. Structure and method for a high performance electronic packaging assembly
US6392296B1 (en) 1998-08-31 2002-05-21 Micron Technology, Inc. Silicon interposer with optical connections
US5965945A (en) * 1998-11-12 1999-10-12 Advanced Micro Devices, Inc. Graded PB for C4 pump technology
US6255852B1 (en) 1999-02-09 2001-07-03 Micron Technology, Inc. Current mode signal interconnects and CMOS amplifier
US7554829B2 (en) 1999-07-30 2009-06-30 Micron Technology, Inc. Transmission lines for CMOS integrated circuits
US6570251B1 (en) * 1999-09-02 2003-05-27 Micron Technology, Inc. Under bump metalization pad and solder bump connections
KR100788011B1 (ko) * 1999-12-21 2007-12-21 어드밴스드 마이크로 디바이시즈, 인코포레이티드 플립 칩 접속부를 신뢰성 있게 하기 위해 솔더를 사용한유기 패키지
JP2002076589A (ja) * 2000-08-31 2002-03-15 Hitachi Ltd 電子装置及びその製造方法
JP3558595B2 (ja) * 2000-12-22 2004-08-25 松下電器産業株式会社 半導体チップ，半導体チップ群及びマルチチップモジュール
JP2002359358A (ja) * 2001-03-26 2002-12-13 Seiko Epson Corp 強誘電体メモリ及び電子機器
US6707684B1 (en) * 2001-04-02 2004-03-16 Advanced Micro Devices, Inc. Method and apparatus for direct connection between two integrated circuits via a connector
EP1404224A1 (en) * 2001-06-28 2004-04-07 Koninklijke Philips Electronics N.V. Medical x-ray device and power module therefor
US6877071B2 (en) 2001-08-20 2005-04-05 Technology Ip Holdings, Inc. Multi-ported memory
US7101770B2 (en) 2002-01-30 2006-09-05 Micron Technology, Inc. Capacitive techniques to reduce noise in high speed interconnections
JP2003249743A (ja) * 2002-02-26 2003-09-05 Seiko Epson Corp 配線基板及びその製造方法、半導体装置並びに電子機器
US7235457B2 (en) 2002-03-13 2007-06-26 Micron Technology, Inc. High permeability layered films to reduce noise in high speed interconnects
US7344970B2 (en) 2002-04-11 2008-03-18 Shipley Company, L.L.C. Plating method
WO2004034427A2 (en) * 2002-10-08 2004-04-22 Honeywell International Inc. Semiconductor packages, lead-containing solders and anodes and methods of removing alpha-emitters from materials
TW571407B (en) * 2002-10-25 2004-01-11 Advanced Semiconductor Eng Construction of a package with multiple modules
US6828514B2 (en) * 2003-01-30 2004-12-07 Endicott Interconnect Technologies, Inc. High speed circuit board and method for fabrication
DE10308275A1 (de) * 2003-02-26 2004-09-16 Advanced Micro Devices, Inc., Sunnyvale Strahlungsresistentes Halbleiterbauteil
US6911730B1 (en) * 2003-03-03 2005-06-28 Xilinx, Inc. Multi-chip module including embedded transistors within the substrate
JP4758614B2 (ja) * 2003-04-07 2011-08-31 ローム・アンド・ハース・エレクトロニック・マテリアルズ，エル．エル．シー． 電気めっき組成物および方法
US8060207B2 (en) 2003-12-22 2011-11-15 Boston Scientific Scimed, Inc. Method of intravascularly delivering stimulation leads into direct contact with tissue
JP4543755B2 (ja) * 2004-05-31 2010-09-15 パナソニック株式会社 半導体集積回路
US7238547B2 (en) * 2005-04-04 2007-07-03 International Business Machines Corporation Packaging integrated circuits for accelerated detection of transient particle induced soft error rates
US20070166875A1 (en) * 2005-12-29 2007-07-19 Intel Corporation Method of forming a microelectronic package and microelectronic package formed according to the method
US8110899B2 (en) * 2006-12-20 2012-02-07 Intel Corporation Method for incorporating existing silicon die into 3D integrated stack
US7539034B2 (en) * 2007-02-01 2009-05-26 Qimonda North America Corp. Memory configured on a common substrate
TWI460535B (zh) 2007-03-12 2014-11-11 羅門哈斯電子材料有限公司 酚系聚合物及含該酚系聚合物之光阻
TWI477911B (zh) 2009-12-15 2015-03-21 羅門哈斯電子材料有限公司 光阻劑及其使用方法
JP2011186432A (ja) 2009-12-15 2011-09-22 Rohm & Haas Electronic Materials Llc フォトレジストおよびその使用方法
TWI468865B (zh) 2009-12-15 2015-01-11 羅門哈斯電子材料有限公司 光阻劑及其使用方法
EP2472327A1 (en) 2010-12-30 2012-07-04 Rohm and Haas Electronic Materials LLC Photoresists and methods for use thereof
US8674503B2 (en) * 2011-10-05 2014-03-18 Himax Technologies Limited Circuit board, fabricating method thereof and package structure
US10109609B2 (en) 2014-01-13 2018-10-23 Infineon Technologies Austria Ag Connection structure and electronic component
JP2020155596A (ja) 2019-03-20 2020-09-24 キオクシア株式会社 半導体装置
US11152378B1 (en) 2020-03-25 2021-10-19 International Business Machines Corporation Reducing error rates with alpha particle protection

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4604644A (en) * 1985-01-28 1986-08-05 International Business Machines Corporation Solder interconnection structure for joining semiconductor devices to substrates that have improved fatigue life, and process for making
US4871914A (en) * 1987-05-05 1989-10-03 Sun Nuclear Corporation Low-cost radon detector
US5243208A (en) * 1987-05-27 1993-09-07 Hitachi, Ltd. Semiconductor integrated circuit device having a gate array with a ram and by-pass signal lines which interconnect a logic section and I/O unit circuit of the gate array
JPH02247232A (ja) * 1989-03-18 1990-10-03 Hitachi Ltd ポリイミド膜のパターン形成方法および該膜を用いた電子装置
SE9100597D0 (sv) * 1991-03-01 1991-03-01 Carlstedt Elektronik Ab Kapsel foer vlsi-wafer
US5360988A (en) * 1991-06-27 1994-11-01 Hitachi, Ltd. Semiconductor integrated circuit device and methods for production thereof
JP2755360B2 (ja) * 1991-12-17 1998-05-20 インターナショナル・ビジネス・マシーンズ・コーポレイション アルファ粒子遮蔽機能を有する半導体モジュール
US5483421A (en) * 1992-03-09 1996-01-09 International Business Machines Corporation IC chip attachment
US5334804A (en) * 1992-11-17 1994-08-02 Fujitsu Limited Wire interconnect structures for connecting an integrated circuit to a substrate
US6728113B1 (en) * 1993-06-24 2004-04-27 Polychip, Inc. Method and apparatus for non-conductively interconnecting integrated circuits
US5362986A (en) * 1993-08-19 1994-11-08 International Business Machines Corporation Vertical chip mount memory package with packaging substrate and memory chip pairs
US5410184A (en) * 1993-10-04 1995-04-25 Motorola Microelectronic package comprising tin-copper solder bump interconnections, and method for forming same
US5382300A (en) * 1994-03-22 1995-01-17 At&T Corp. Solder paste mixture
AU3415095A (en) * 1994-09-06 1996-03-27 Sheldahl, Inc. Printed circuit substrate having unpackaged integrated circuit chips directly mounted thereto and method of manufacture
TW373308B (en) * 1995-02-24 1999-11-01 Agere Systems Inc Thin packaging of multi-chip modules with enhanced thermal/power management
EP1134805B1 (en) * 1995-03-20 2004-07-21 Unitive International Limited Solder bump fabrication methods and structure including a titanium barrier layer
JPH0985484A (ja) * 1995-09-20 1997-03-31 Hitachi Ltd 鉛フリーはんだとそれを用いた実装方法及び実装品
US5718361A (en) * 1995-11-21 1998-02-17 International Business Machines Corporation Apparatus and method for forming mold for metallic material
US5718367A (en) * 1995-11-21 1998-02-17 International Business Machines Corporation Mold transfer apparatus and method

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7032631B2 (ja) 2017-07-04 2022-03-09 富士通株式会社 送受信システム、送受信システムの制御方法、及び送信装置

Also Published As

Publication number Publication date
EP0881676A3 (en) 2005-11-09
EP0881676A2 (en) 1998-12-02
EP0881676B1 (en) 2016-01-20
US5990564A (en) 1999-11-23
KR19980087391A (ko) 1998-12-05
JPH1116940A (ja) 1999-01-22
KR100295034B1 (ko) 2002-09-25

Similar Documents

Publication Publication Date Title
JP3232042B2 (ja) メモリチップパッケージ
KR100876485B1 (ko) 주석 함량이 많은 땜납 범프의 이용을 가능하게 하는ｕｂｍ층
US6336262B1 (en) Process of forming a capacitor with multi-level interconnection technology
US7361990B2 (en) Reducing cracking of high-lead or lead-free bumps by matching sizes of contact pads and bump pads
US7122460B2 (en) Electromigration barrier layers for solder joints
JP3262497B2 (ja) チップ実装回路カード構造
US20040177997A1 (en) Electronic apparatus
US20050194695A1 (en) Method of assembling chips
US20020011664A1 (en) Semiconductor element, manufacturing method thereof and BGA-type semiconductor device
US20020074656A1 (en) Semiconductor device and a method of manufacturing the same
JP4397530B2 (ja) 低アルファ放出性はんだバンプ
US5808853A (en) Capacitor with multi-level interconnection technology
US7341949B2 (en) Process for forming lead-free bump on electronic component
US11658131B2 (en) Semiconductor package with dummy pattern not electrically connected to circuit pattern
US20040065949A1 (en) [solder bump]
US20040262760A1 (en) Under bump metallization structure of a semiconductor wafer
JP3594442B2 (ja) 半導体装置
JP2001332641A (ja) 半導体装置の製造方法および半導体装置
KR20020028018A (ko) 멀티 칩 패키지
JP3469093B2 (ja) 印刷回路基板および実装回路基板の製造方法
US20040262759A1 (en) Under bump metallization structure of a semiconductor wafer
JPH1187387A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
TRDD Decision of grant or rejection written
R150 Certificate of patent or registration of utility model

Ref document number: 3232042

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080914

Year of fee payment: 7

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080914

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090914

Year of fee payment: 8

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090914

Year of fee payment: 8

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090914

Year of fee payment: 8

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090914

Year of fee payment: 8

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090914

Year of fee payment: 8

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090914

Year of fee payment: 8

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090914

Year of fee payment: 8

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090914

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100914

Year of fee payment: 9

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100914

Year of fee payment: 9

S201 Request for registration of exclusive licence

Free format text: JAPANESE INTERMEDIATE CODE: R314201

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100914

Year of fee payment: 9

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100914

Year of fee payment: 9

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100914

Year of fee payment: 9

S201 Request for registration of exclusive licence

Free format text: JAPANESE INTERMEDIATE CODE: R314201

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100914

Year of fee payment: 9

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110914

Year of fee payment: 10

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110914

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120914

Year of fee payment: 11

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130914

Year of fee payment: 12

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term