JP2003249743A - 配線基板及びその製造方法、半導体装置並びに電子機器 - Google Patents

配線基板及びその製造方法、半導体装置並びに電子機器

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hole
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秀樹 湯澤
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Abstract

(57)【要約】 【課題】 導体パターンの露出を制限し、配線基板の信
頼性を向上させることにある。 【解決手段】 配線基板の製造方法は、基板１０に支持
された導体パターン２０のうち、基板１０上の保護膜３
０によって覆われた部分の一部を、基板１０及び保護膜
３０と同時に打ち抜くことによって、貫通穴４０を形成
する。導体パターン２０は、保護膜３０によって覆われ
てなるメッキリード２６を含み、貫通穴４０の形成工程
で、メッキリード２６の一部を打ち抜く。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、配線基板及びその
製造方法、半導体装置並びに電子機器に関する。
【０００２】
【発明の背景】半導体チップをテープに実装するＣＯＦ
（Chip On Film）実装が知られている。テープには配線
パターンが形成されるとともに、配線パターンを覆う保
護膜（例えばソルダレジスト）が形成される。保護膜
は、配線パターンの複数の端子を露出させて形成され、
端子には電気メッキによる金属皮膜が形成される。テー
プには、電気メッキを施すために、配線パターンの各リ
ードを電気的に接続するメッキリードが形成されてい
る。メッキリードは、メッキ工程終了後に、テープの一
部を打ち抜くことによって切断される。従来、メッキリ
ードの切断工程は、予め保護膜に開口部を形成してメッ
キリードを露出させ、開口部の内側でテープを打ち抜い
ていた。
【０００３】しかしながら、これによれば、保護膜の開
口部とテープの穴とを別工程で形成するため、テープの
穴が保護膜の開口部の径よりも小さい場合に、保護膜の
開口部内にメッキリードが露出しやすかった。メッキリ
ードの露出部は、配線と電気的に接続されているので、
マイグレーションによる電流のリークが発生し、配線基
板の信頼性を損なうことがあった。
【０００４】本発明は、上述した課題を解決するための
ものであり、その目的は、導体パターンの露出を制限
し、配線基板の信頼性を向上させることにある。
【０００５】
【課題を解決するための手段】（１）本発明に係る配線
基板の製造方法は、基板に支持された導体パターンのう
ち、前記基板上の保護膜によって覆われた部分の一部
を、前記基板及び前記保護膜と同時に打ち抜くことによ
って、貫通穴を形成する。
【０００６】本発明によれば、導体パターンの一部を、
基板及び保護膜と同時に打ち抜くことによって、配線基
板に貫通穴を形成する。そのため、貫通穴の軸方向にお
いて、保護膜、導体パターン及び基板の各部分の開口径
を、同じ大きさにすることができる。すなわち、配線基
板の平面視において、貫通穴の内側での導体パターンの
露出を防止することができる。したがって、配線基板の
信頼性を向上させることができる。
【０００７】（２）この配線基板の製造方法において、
前記導体パターンは、前記保護膜によって覆われてなる
メッキリードを含み、前記貫通穴の形成工程で、前記メ
ッキリードの一部を打ち抜いてもよい。
【０００８】これによって、貫通穴内でメッキリードが
露出するのを防止することができる。
【０００９】（３）この配線基板の製造方法において、
前記メッキリードは、２つ以上に分岐してなる分岐部を
有し、前記貫通穴の形成工程で、前記分岐部を打ち抜い
てもよい。
【００１０】（４）この配線基板の製造方法において、
前記保護膜は、前記導体パターンを露出させる開口部を
有し、前記導体パターンは、前記開口部から露出してな
る端子を有し、前記貫通穴の形成工程前に、電気メッキ
を施すことによって、前記端子に金属皮膜を形成するこ
とをさらに含んでもよい。
【００１１】（５）この配線基板の製造方法において、
前記貫通穴の形成工程後に、洗浄することをさらに含ん
でもよい。
【００１２】これによって、打ち抜かれた部分の切断く
ずを除去することができる。
【００１３】（６）本発明に係る配線基板は、導体パタ
ーンと、前記導体パターンを支持する基板と、前記基板
上に設けられ、前記導体パターンを部分的に覆う保護膜
と、前記導体パターンにおける前記保護膜で覆われた部
分の一部が、前記基板及び前記保護膜と同時に打ち抜か
れて形成されてなる貫通穴と、を含む。
【００１４】本発明によれば、貫通穴の軸方向におい
て、保護膜、導体パターン及び基板の各部分の開口径
が、同じ大きさになる。すなわち、配線基板の平面視に
おいて、貫通穴の内側での導体パターンの露出を防止す
ることができる。したがって、配線基板の信頼性を向上
させることができる。
【００１５】（７）この配線基板において、前記導体パ
ターンは、前記保護膜によって覆われてなるメッキリー
ドを含み、前記貫通穴は、前記メッキリードの一部が打
ち抜かれて形成されてもよい。
【００１６】これによって、貫通穴内でメッキリードが
露出するのを防止することができる。
【００１７】（８）この配線基板において、前記メッキ
リードは、２つ以上の分岐してなる分岐部を有し、前記
貫通穴は、前記分岐部が打ち抜かれて形成されてもよ
い。
【００１８】（９）この配線基板において、前記保護膜
には、前記導体パターンを露出させる開口部が形成さ
れ、前記導体パターンは、前記開口部から露出してなる
端子を有し、前記端子には、金属皮膜が形成されてもよ
い。
【００１９】（１０）本発明に係る半導体装置は、上記
配線基板と、前記配線基板に実装されてなる半導体チッ
プと、を含む。
【００２０】（１１）本発明に係る電子機器は、上記半
導体装置を有する。
【００２１】この配線基板の製造方法において、前記基
板は、フレキシブル基板であってもよい。
【００２２】この配線基板の製造方法において、前記保
護膜は、ソルダレジストであってもよい。
【００２３】この配線基板の製造方法において、前記保
護膜の材料は、ポリイミド樹脂であってもよい。
【００２４】ポリイミド樹脂は軟らかいので、貫通穴の
形成工程で保護膜が割れるのを防止することができる。
【００２５】この配線基板において、前記基板は、フレ
キシブル基板であってもよい。
【００２６】この配線基板において、前記保護膜は、ソ
ルダレジストであってもよい。
【００２７】この配線基板において、前記保護膜の材料
は、ポリイミド樹脂であってもよい。
【００２８】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。ただし、本発明は、以下の
実施の形態に限定されるものではない。
【００２９】図１（Ａ）〜図４は、本実施の形態に係る
配線基板の製造方法を説明する図である。図１（Ａ）
は、配線基板の部分拡大図であり、図１（Ｂ）は、図１
（Ａ）のＩＢ−ＩＢ線断面図である。同様に、図２
（Ａ）は、配線基板の部分拡大図であり、図２（Ｂ）
は、図２（Ａ）のIIＢ−IIＢ線断面図である。図３及び
図４は、本実施の形態の変形例に係る図である。
【００３０】本実施の形態では、基板１０を用意し、基
板１０に導体パターン２０及び保護膜３０を形成する。
【００３１】基板（ベース基板）１０は、有機系（例え
ばエポキシ基板）、無機系（例えばセラミック基板、ガ
ラス基板）又はそれらの複合構造（例えばガラスエポキ
シ基板）からなるものであってもよく、材料は限定され
ない。図１（Ａ）及び図１（Ｂ）に示す例では、基板１
０は、フレキシブル基板（例えばフィルム又はテープ）
である。フレキシブル基板として、例えば、ポリエステ
ル基板やポリイミド基板などが挙げられる。基板１０
は、ＣＯＦ（Chip On Film）用基板やＴＡＢ（Tape Aut
omated Bonding）用基板であってもよい。
【００３２】基板１０がフレキシブル基板である場合に
は、リール・トゥ・リール搬送の方式を適用して配線基
板を製造することが好ましい。その場合、基板１０は長
尺状をなす。これによれば、製造工程を流れ作業で行え
るので、生産効率が向上し、製造コストを削減すること
ができる。
【００３３】まず、基板１０に導体パターン２０を形成
する。基板１０の面（例えば一方の面）に、導体パター
ン２０の材料となる導電箔を設ける。導電箔は、接着材
料を介して基板１０に貼り付けられて、３層基板を構成
してもよい。その場合、フォトリソグラフィを適用した
後にエッチングして導体パターン２０を形成してもよ
い。あるいは、導電箔を、接着剤なしで基板１０に形成
して２層基板を構成してもよい。例えば、スパッタリン
グ等によって導体パターン２０を形成してもよいし、無
電解メッキで導体パターン２０を形成するアディティブ
法を適用してもよい。
【００３４】導体パターン２０は、単一層（例えば銅
層）で構成してもよく、複数層（例えば銅層及びニッケ
ル層など）で構成してもよい。導体パターン２０とは、
独立して構成された複数のリードを指す。基板１０に複
数の導体パターン２０を形成してもよい。導体パターン
２０は、基板１０に支持される。
【００３５】図１（Ａ）に示すように、導体パターン２
０は、配線パターン２２（リード２３を含む２点鎖線の
領域）と、メッキリード２６（分岐部２８を含む２点鎖
線の領域）と、を含む。配線パターン２２は、配線基板
の完成品として、少なくとも２点の電気的な接続を図る
ための複数のリード２３の集合体である。各リード２３
は、２つ以上の端子（端子２４を含む）を含む。端子２
４は、半導体チップ（図５参照）との電気的な接続を図
るものである。端子２４は、保護膜３０の開口部３２に
よって露出している。端子２４は、図１（Ａ）に示す例
では表面実装用の端子であるが、挿入穴を有する挿入実
装用の端子であっても構わない。端子２４は、図１
（Ａ）に示すように、ランド（又はパッド）になってい
てもよい。ランドは、信号を供給するためのラインより
も大きい幅を有する。
【００３６】メッキリード２６は、配線パターン２２と
電気的に接続されている。こうすることで、配線パター
ン２２（例えば端子２４）に電気メッキを施すことがで
きる。図１（Ａ）に示す例では、メッキリード２６は、
全体が電気的に接続されている。
【００３７】メッキリード２６は、２つ以上に分岐して
なる分岐部２８を有する。分岐部２８とは、メッキリー
ド２６のうち、１つのラインを複数のラインに分岐させ
る分岐点の部分を指す。図１（Ａ）に示すように、１つ
の分岐部２８から可能な限り多くのラインを分岐させる
ことが好ましい。こうすることで、メッキリード２６の
分岐部２８の個数を少なくして、メッキリード２６の打
ち抜き部分の個数を少なくすることができる。したがっ
て、メッキリード２６を打ち抜く手間を少なくすること
ができる。図１（Ａ）に示す例では、分岐部２８は、各
ラインよりも幅が大きくなっている。こうすることで、
分岐部２８から複数のラインを同一方向に延長させるこ
とができる。
【００３８】メッキリード２６は、図示しないメッキ電
極に電気的に接続されている。すなわち、導体パターン
２０は、メッキ電極に電気的に接続されている。メッキ
電極は、例えば長尺状をなす基板１０の両端部（完成品
としての配線基板の外形よりも外側の部分）に、その長
手方向に沿って形成されている。配線パターン２２を、
メッキリード２６によって、まとめてメッキ電極に接続
するので、配線パターン２２の各リード２３をメッキ電
極まで引き回さずに済む。したがって、導体パターン２
０の材料を無駄にせずに済むし、導体パターン２０のパ
ターニング工程も簡単になる。
【００３９】次に、基板１０に保護膜３０を形成する。
保護膜３０は、絶縁性を有する材料（樹脂など）で形成
する。例えば、保護膜３０の材料は、ポリイミド樹脂で
あってもよい。ポリイミド樹脂は、例えばエポキシ樹脂
よりも軟らかいので、後述する貫通穴の形成工程で保護
膜３０が割れるのを防止することができる。
【００４０】図１（Ａ）及び図１（Ｂ）に示すように、
保護膜３０は、導体パターン２０の一部を覆うように形
成する。詳しくは、保護膜３０は、メッキリード２６
と、配線パターン２２の一部（端子２４を除く部分）
と、を覆うように形成する。図１（Ａ）に示すように、
保護膜３０は、基板１０における導体パターン２０が形
成されない領域も覆ってもよい。なお、保護膜３０は、
メッキ電極を避けて、その内側に設けられる。
【００４１】保護膜３０は、開口部３２を有する。開口
部３２は、配線パターン２２の複数の端子２４を露出さ
せる。図１（Ａ）に示すように、１つの開口部３２に複
数の端子２４が露出してもよい。本実施の形態では、保
護膜３０は、ロウ材を選択的に設けるためのソルダレジ
ストである。保護膜３０は、最終製品（配線基板）とし
て残るので、所望の耐熱性などを有する材質を選択する
ことが好ましい。
【００４２】なお、保護膜３０のパターニング方法（開
口部３２の形成方法）は、フォトリソグラフィ技術を適
用して形成してもよいし、印刷法又はインクジェット方
式などを適用してもよい。
【００４３】次に、導体パターン２０に電気メッキを施
す。これによって、複数の端子２４に金属皮膜（図５参
照）を形成する。導体パターン２０が形成された基板１
０をメッキ液に浸し、メッキ液中の電極（図示しない）
の電圧よりも低い電圧をメッキ電極に印加して、メッキ
液中の電極及び導体パターン２０の間に電流を流す。導
体パターン２０は、メッキ電極に電気的に接続され、か
つ、その全体が電気的に導通しているので、保護膜３０
から露出した部分のみに金属皮膜を形成することができ
る。
【００４４】図２（Ａ）及び図２（Ｂ）に示すように、
貫通穴４０を形成する。詳しくは、導体パターン２０の
一部を、基板１０及び保護膜３０と同時に打ち抜くこと
によって貫通穴４０を形成する。図示する例では、メッ
キリード２６の分岐部２８を打ち抜く。その場合、分岐
部２８を含む領域を打ち抜いてもよいが、配線パターン
２２の各端子２４が電気的に独立した（電気的に導通し
ない）状態になればよく、打ち抜く領域及び形状は限定
されない。
【００４５】貫通穴４０の形成工程において、メッキリ
ード２６とメッキ電極との接続部（図示しない）も打ち
抜いてもよい。メッキリード２６とメッキ電極との接続
部は、保護膜３０から露出している。これによれば、保
護膜３０から露出する該接続部を打ち抜くとともに、保
護膜３０で覆われたメッキリード２６の一部も打ち抜く
ことができる。したがって、導体パターン２０を、メッ
キ工程後に打ち抜くことを考慮して、無理に保護膜３０
から露出する領域に引き回さずに済む。
【００４６】貫通穴の形成工程の変形例として、図３に
示すように、保護膜３０によって覆われた１方向に延び
るメッキリード２６の一部を、符号４２の位置で打ち抜
いてもよい。こうすることで、メッキリード２６の一方
の端部に接続される配線パターンの端子と、他方の端部
に接続される配線パターンの端子と、を電気的に独立さ
せることができる。
【００４７】貫通穴の形成工程の他の変形例として、図
４に示すように、保護膜３０によって覆われたメッキリ
ード２６の分岐部２９を、符号４４の位置で打ち抜いて
もよい。分岐部２９は、複数のラインが交差した大きさ
で構成されている。図４に示す例では、１つのライン
が、分岐部２９を起点として、異なる方向に延びる２つ
のラインに分岐している。分岐部２９を打ち抜くことに
よって、メッキリード２６の各ラインに接続される配線
パターンの端子同士を、電気的に独立させることができ
る。
【００４８】こうして、図２（Ａ）及び図２（Ｂ）に示
すように、配線基板１が製造される。配線基板１には、
貫通穴４０が形成されている。図２（Ｂ）に示すよう
に、貫通穴４０は、保護膜３０、導体パターン２０及び
基板１０を貫通している。貫通穴４０は、開口の軸方向
に沿って、同一の大きさの開口径になるように形成され
ている。すなわち、図２（Ａ）に示すように、配線基板
１０の平面視において、貫通穴４０の内側での導体パタ
ーン２０の露出しないようになっている。貫通穴４０の
形状は、限定されず、図２（Ａ）に示すように長穴であ
ってもよいし、丸形状又は角形状の穴であってもよい。
なお、配線基板１は、製造方法の記載から選択したいず
れかの特定事項から導かれる構成を含む。
【００４９】なお、貫通穴４０の形成工程後に、配線基
板１を洗浄することが好ましい。これによって、打ち抜
かれた部分の切断くずを除去することができる。
【００５０】本実施の形態の配線基板の製造方法によれ
ば、導体パターン２０の一部（詳しくはメッキリード２
６の一部）を、基板１０及び保護膜３０と同時に打ち抜
くことによって、配線基板１に貫通穴４０を形成する。
そのため、貫通穴４０の軸方向において、保護膜３０、
導体パターン２０及び基板１０の各部分の開口径を、同
じ大きさにすることができる。すなわち、配線基板１の
平面視において、貫通穴４０の内側での導体パターン２
０の露出を防止することができる。したがって、マイグ
レーションによる電流のリークの発生を防止して、配線
基板の信頼性を向上させることができる。
【００５１】図５は、本実施の形態に係る半導体装置を
説明する図である。半導体装置３は、配線基板１と、配
線基板１に実装された半導体チップ５０と、を含む。
【００５２】半導体チップ５０には、集積回路が形成さ
れている。半導体チップ５０は、パッド５２を有し、パ
ッド５２上にバンプ５４が形成されている。半導体チッ
プ５０は、配線基板１に表面実装してもよい。その場
合、半導体チップは、配線基板１にフェースダウン実装
される。また、配線基板１に他の電子素子（能動素子又
は受動素子）を実装してもよい。例えば、電子素子は、
抵抗、コンデンサ又は光素子などの周知の素子であって
もよい。
【００５３】図５に示す例では、バンプ５４と端子２４
とは、ロウ材６０（例えばハンダ）によって電気的に接
続されている。バンプ５４と端子２４とは、その他の金
属接合（例えば金同士の圧着接合）や、絶縁樹脂の硬化
収縮を利用した接合や、異方性導電材料の導電フィラー
による接合などいずれの形態を適用してもよい。なお、
端子２４には、上述の電気メッキが施されて金属皮膜２
５が形成されている。
【００５４】電子素子５０と配線基板１との間に樹脂６
２が設けられてもよい。樹脂６２はアンダーフィル材と
呼んでもよい。樹脂６２によって、バンプ５４と端子２
４との電気的な接続部を封止することができる。
【００５５】本実施の形態の半導体装置の構成及び効果
は、既に記載した通りである。
【００５６】本発明の実施の形態に係る半導体装置（又
は配線基板）を有する電子機器として、図６にはノート
型パーソナルコンピュータ１００が示され、図７には携
帯電話２００が示されている。
【００５７】本実施の形態に係る電子機器は、電気光学
装置（図示しない）を有してもよい。電気光学装置は、
表示パネル（例えばガラス基板）に半導体装置３が電気
的に接続されている。電気光学装置は、例えば、液晶装
置、プラズマディスプレイ装置、エレクトロルミネセン
スディスプレイ装置などであって、電気光学物質（液晶
・放電ガス・発光材料など）を有する。
【００５８】本発明は、上述した実施の形態に限定され
るものではなく、種々の変形が可能である。例えば、本
発明は、実施の形態で説明した構成と実質的に同一の構
成（例えば、機能、方法及び結果が同一の構成、あるい
は目的及び結果が同一の構成）を含む。また、本発明
は、実施の形態で説明した構成の本質的でない部分を置
き換えた構成を含む。また、本発明は、実施の形態で説
明した構成と同一の作用効果を奏する構成又は同一の目
的を達成することができる構成を含む。また、本発明
は、実施の形態で説明した構成に公知技術を付加した構
成を含む。
【図面の簡単な説明】
【図１】図１（Ａ）及び図１（Ｂ）は、本実施の形態に
係る配線基板の製造方法を説明する図である。
【図２】図２（Ａ）及び図２（Ｂ）は、本実施の形態に
係る配線基板の製造方法を示す図である。
【図３】図３は、本実施の形態の変形例に係る配線基板
の製造方法を示す図である。
【図４】図４は、本実施の形態の他の変形例に係る配線
基板の製造方法を示す図である。
【図５】図５は、本実施の形態に係る半導体装置を示す
図である。
【図６】図６は、本実施の形態に係る電子機器を示す図
である。
【図７】図７は、本実施の形態に係る電子機器を示す図
である。
【符号の説明】
１ 配線基板 ３ 半導体装置 １０ 基板 ２０ 導体パターン ２４ 端子 ２５ 金属皮膜 ２６ メッキリード ２８ 分岐部 ２９ 分岐部 ３０ 保護膜 ３２ 開口部 ４０ 貫通穴 ５０ 半導体チップ

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 基板に支持された導体パターンのうち、
    前記基板上の保護膜によって覆われた部分の一部を、前
    記基板及び前記保護膜と同時に打ち抜くことによって、
    貫通穴を形成する配線基板の製造方法。
  2. 【請求項２】 請求項１記載の配線基板の製造方法にお
    いて、 前記導体パターンは、前記保護膜によって覆われてなる
    メッキリードを含み、 前記貫通穴の形成工程で、前記メッキリードの一部を打
    ち抜く配線基板の製造方法。
  3. 【請求項３】 請求項２記載の配線基板の製造方法にお
    いて、 前記メッキリードは、２つ以上に分岐してなる分岐部を
    有し、 前記貫通穴の形成工程で、前記分岐部を打ち抜く配線基
    板の製造方法。
  4. 【請求項４】 請求項１から請求項３のいずれかに記載
    の配線基板の製造方法において、 前記保護膜は、前記導体パターンを露出させる開口部を
    有し、 前記導体パターンは、前記開口部から露出してなる端子
    を有し、 前記貫通穴の形成工程前に、電気メッキを施すことによ
    って、前記端子に金属皮膜を形成することをさらに含む
    配線基板の製造方法。
  5. 【請求項５】 請求項１から請求項４のいずれかに記載
    の配線基板の製造方法において、 前記貫通穴の形成工程後に、洗浄することをさらに含む
    配線基板の製造方法。
  6. 【請求項６】 導体パターンと、 前記導体パターンを支持する基板と、 前記基板上に設けられ、前記導体パターンを部分的に覆
    う保護膜と、 前記導体パターンにおける前記保護膜で覆われた部分の
    一部が、前記基板及び前記保護膜と同時に打ち抜かれて
    形成されてなる貫通穴と、 を含む配線基板。
  7. 【請求項７】 請求項６記載の配線基板において、 前記導体パターンは、前記保護膜によって覆われてなる
    メッキリードを含み、 前記貫通穴は、前記メッキリードの一部が打ち抜かれて
    形成されてなる配線基板。
  8. 【請求項８】 請求項６又は請求項７に記載の配線基板
    において、 前記メッキリードは、２つ以上の分岐してなる分岐部を
    有し、 前記貫通穴は、前記分岐部が打ち抜かれて形成されてな
    る配線基板。
  9. 【請求項９】 請求項６から請求項８のいずれかに記載
    の配線基板において、 前記保護膜には、前記導体パターンを露出させる開口部
    が形成され、 前記導体パターンは、前記開口部から露出してなる端子
    を有し、 前記端子には、金属皮膜が形成されてなる配線基板。
  10. 【請求項１０】 請求項６から請求項９のいずれかに記
    載の配線基板と、前記配線基板に実装されてなる半導体
    チップと、を含む半導体装置。
  11. 【請求項１１】 請求項１０記載の半導体装置を有する
    電子機器。
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KR1020030011997A KR100560825B1 (ko) 2002-02-26 2003-02-26 배선 기판 및 그 제조 방법, 반도체 장치 및 전자기기
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007317893A (ja) * 2006-05-26 2007-12-06 Sanyo Electric Co Ltd フレキシブル基板モジュール
JP2008091560A (ja) * 2006-09-29 2008-04-17 Kyocera Corp 配線基板、多層配線基板及び電子装置、並びにこれらの製造方法
JP2019207952A (ja) * 2018-05-29 2019-12-05 京セラ株式会社 電子素子実装用基板、電子装置、および電子モジュール

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5345023B2 (ja) * 2009-08-28 2013-11-20 日東電工株式会社 配線回路基板およびその製造方法
WO2018058844A1 (zh) * 2016-09-27 2018-04-05 华为技术有限公司 一种投影方法和设备

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52124865A (en) * 1976-04-13 1977-10-20 Sharp Corp Semiconductor device
US4959119A (en) * 1989-11-29 1990-09-25 E. I. Du Pont De Nemours And Company Method for forming through holes in a polyimide substrate
US5250470A (en) * 1989-12-22 1993-10-05 Oki Electric Industry Co., Ltd. Method for manufacturing a semiconductor device with corrosion resistant leads
US5334857A (en) * 1992-04-06 1994-08-02 Motorola, Inc. Semiconductor device with test-only contacts and method for making the same
US5729894A (en) * 1992-07-21 1998-03-24 Lsi Logic Corporation Method of assembling ball bump grid array semiconductor packages
US5467253A (en) * 1994-06-30 1995-11-14 Motorola, Inc. Semiconductor chip package and method of forming
JP2720865B2 (ja) * 1996-01-22 1998-03-04 日立エーアイシー株式会社 多層印刷配線板およびその製造方法
JPH09260533A (ja) * 1996-03-19 1997-10-03 Hitachi Ltd 半導体装置及びその実装構造
US5990564A (en) * 1997-05-30 1999-11-23 Lucent Technologies Inc. Flip chip packaging of memory chips
JP3876953B2 (ja) * 1998-03-27 2007-02-07 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP3683434B2 (ja) * 1999-04-16 2005-08-17 富士通株式会社 半導体装置
KR20020065705A (ko) * 2001-02-07 2002-08-14 삼성전자 주식회사 테이프 배선 기판과 그 제조 방법 및 그를 이용한 반도체칩 패키지
JP2002359347A (ja) * 2001-03-28 2002-12-13 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007317893A (ja) * 2006-05-26 2007-12-06 Sanyo Electric Co Ltd フレキシブル基板モジュール
JP2008091560A (ja) * 2006-09-29 2008-04-17 Kyocera Corp 配線基板、多層配線基板及び電子装置、並びにこれらの製造方法
JP2019207952A (ja) * 2018-05-29 2019-12-05 京セラ株式会社 電子素子実装用基板、電子装置、および電子モジュール
JP7088749B2 (ja) 2018-05-29 2022-06-21 京セラ株式会社 電子素子実装用基板、電子装置、および電子モジュール

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