CN1441470A - 布线基板及其制造方法、半导体装置以及电子机器 - Google Patents

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Abstract

一种布线基板及其制造方法,通过将在受基板(10)支承的导体图形(20)中、由所述基板(10)上的保护膜(30)所覆盖的部分的局部与所述基板(10)及所述保护膜(30)一起冲切掉,而形成贯通孔(40)。从而限制导体图形的露而提高布线基板的可靠性。

Description

布线基板及其制造方法、半导体装置以及电子机器
技术领域
本发明涉及布线基板及其制造方法、半导体装置以及电子机器。
背景技术
将半导体芯片安装在绝缘带(tape)上的COF(Chip Of Film)安装工艺是众所周知的。在绝缘带上形成有布线图形的同时还形成有覆盖布线图形的保护摸(例如:阻焊层),所形成的保护膜使得布线图形的多个端子露出,在端子上形成有电镀的金属被膜。为了实施电镀,在绝缘带上形成有与布线图形的各引线电连接的电镀引线。电镀工艺结束后,通过冲切掉绝缘带的一部分而将电镀引线切断。以往的电镀引线切断工艺是事先在保护膜上形成开口部使电镀引线露出,并在开口部的内侧冲切绝缘带的。
但是,采用这种方法,由于保护膜的开口部和绝缘带的孔是在两个各自不同的工艺中形成,所以如果绝缘带的孔比保护膜的开口部口径还小,那么保护膜的开口部内的电镀引线就容易裸露出。由于电镀引线的露出部和布线是电连接的,所以会发生因移动(migration)而引起的电流泄漏,因而影响到布线基板的可靠性。
发明内容
本发明的目的在于通过限制导体图形的露出、而提高布线基板的可靠性。
(1)本发明的布线基板的制造方法,包括通过将在受基板支承的导体图形中、由所述基板上的保护膜所覆盖的部分的局部与所述基板及所述保护膜一起冲切掉,从而形成贯通孔的工艺。
依据本发明,通过将导体图形的一部分、与基板及保护膜一起冲切掉,在布线基板上形成贯通孔。因此,在贯通孔的轴方向上,可以使保护膜、导体图形以及基板上的各开口尺寸成为相同的大小。也就是说,当俯视观察布线基板时,可以防止贯通孔内侧的导体图形的露出。因此,可以提高布线基板的可靠性。
(2)在所述布线基板的制造方法中,所述导体图形包括由所述保护膜所覆盖的电镀引线,在所述贯通孔的形成工艺中,将所述电镀引线的局部冲切掉。
由此,可以防止贯通孔内的电镀引线的露出。
(3)在所述布线基板的制造方法中,也可以使所述电镀引线具有分成2个以上的部分的分歧部,在所述贯通孔的形成工艺中,将所述分歧部冲切掉。
(4)在所述布线基板的制造方法中,也可以使所述保护膜具有使所述导体图形露出的开口部,所述导体图形具有从开口部露出的端子,在所述贯通孔的形成工艺之前,还具有通过实施电镀在所述端子上形成金属被膜的工艺。
(5)在所述布线基板的制造方法中,也可以在所述贯通孔的形成工艺之后,还包括清洗工艺。
这样,可以去除被冲切掉的部分的切断碎屑。
(6)本发明的布线基板,包括导体图形、支承所述导体图形的基板、以及设置在所述基板上且部分地覆盖所述导体图形的保护膜,在所述导体图形、所述基板及所述保护膜上,使分别形成的开口保持一致地形成贯通孔。
依据本发明,在贯通孔的轴方向上,保护膜、导体图形以及基板上的各开口尺寸的大小相同。也就是说,当俯视观察布线基板时,可以防止贯通孔内侧的导体图形的露出。因此,可以提高布线基板的可靠性。
(7)在所述布线基板中,也可以使所述导体图形包括受保护膜覆盖的电镀引线,形成的所述贯通孔,将所述电镀引线切断。
由此,可以防止贯通孔内的电镀引线的露出。
(8)在所述布线基板中,也可以使所述电镀引线具有到达所述贯通孔的2个以上的部分。
(9)在所述布线基板中,也可以在所述保护膜上形成可使所述导体图形露出的开口部,所述导体图形具有从所述开口部露出的端子,在所述端子上形成有金属被膜。
(10)本发明的半导体装置包括上述布线基板以及安装在该布线基板上的半导体芯片。
(11)本发明的电子机器,具有上述半导体装置。
在所述布线基板的制造方法中,所述的基板可以是挠性基板。
在所述布线基板的制造方法中,所述保护膜可以是阻焊剂。
在所述布线基板的制造方法中,所述保护膜的材料可以是聚酰亚胺树脂。
由于聚酰亚胺树脂比较柔软,所以可以防止贯通孔形成工艺中的保护膜的破裂。
在所述布线基板中,所述基板可以是挠性基板。
在所述布线基板中,所述保护膜可以是阻焊剂。
在所述布线基板中,所述保护膜的材料可以是聚酰亚胺树脂。
附图说明
图1及图1B为说明本实施例的布线基板的制造方法的图。
图2及图2B为本实施例的布线基板的制造方法的图。
图3为本实施例的变形例的布线基板的制造方法的图。
图4为本实施例的另一变形例的布线基板的制造方法的图。
图5为本实施例的半导体装置的图。
图6为本实施例的的电子机器的图。
图7为本实施例的的电子机器的图。
具体实施方式
以下,参照图纸对本发明的实施例进行说明。但是本发明并不局限于下述的实施例。
图1A~图4是说明本实施例的布线基板的制造方法的图。图1A是布线基板的局部放大图,图1B是图1A的IB-IB线剖面图。与此相同,图2A是布线基板的局部放大图,图2B是图2A的IIB-IIB线剖面图。图3及图4为本实施例的变形例的图。
本实施例中,事先准备基板10、然后在基板10上形成导体图形20和保护膜30。
基板(衬底基板)10可以由有机系(例如环氧树脂基板)、无机系(例如陶瓷基板、玻璃基板)以及它们的复合结构(例如玻璃环氧树脂基板)组成,材料不限。在图1A以及图1B所示之例中,基板10是挠性基板(例如胶片或绝缘带)。作为挠性基板,例如,可采用聚酯基板、聚酰亚胺基板等。基板10也可采用COF(Chip On Film)用基板、TAB(Tape Automated Bonding)用基板等。
当基板10采用挠性基板时,最好利用卷盘一卷盘的传送方式来制造布线基板。这种情况下,基板10成为长条形。这样,由于制造工艺以流水作业的方式进行,所以可以提高生产效率,降低制造成本。
首先在基板10上形成导体图形20。在基板10的表面(例如一方的面)上,用导体图形20的材料设置导电箔。导电箔可以通过粘接材料粘贴到基板10上,形成3层基板。此时,可以在施行光刻法以后,再进行蚀刻处理而形成导体图形20。或者,也可不用粘接剂在基板10上形成导电箔而组成2层基板。例如:也可用溅射法等形成导体图形20、也可用无电解电镀方式形成导体图形20的加色法。
导体图形20既可以由单一层(例如铜层)组成,也可以由多层(例如铜层及镍层等)组成。导体图形20是指独立构成的多根引线。在基板10上可以形成多个导体图形20。导体图形20由基板10所支承。
如图1A所示,导体图形20包括布线图形22(含有引线23的2点划线区域)和电镀引线26(包含分歧部28的2点划线区域)。作为布线基板的完成品,布线图形22是用于实现至少2点间的导电连接的多根引线23的集合体。各引线23包含2个以上的端子(含端子24)。端子24是为了实现与半导体芯片(参照图5)电连接的。端子24从保护膜30的开口部32露出。端子24在图1A的例中是表面安装用的端子,但也可以是具有插入孔的插入安装用的端子。端子24也可如图1A所示,可以是岛(land)(或焊盘(pad))。岛要比提供信号的线具有较大的宽度。
电镀引线26和布线图形22相连接。由此,可以对布线图形22(例如端子24)实施电镀。在图1A所示之例中,电镀引线26的整体是电连接在一起的。
电镀引线26具有分歧成2个以上的分歧部28。所谓分歧部28,是指在电镀引线26之中,将1条线分成多条线的分歧点部分。如图1A所示,最好能从一个分歧部28分歧出尽可能多的线。这样,通过减少电镀引线26的分歧部28的个数,可以减少电镀引线26冲切部分的个数。因此,可以减少冲切电镀引线26的所需时间。在图1A所示之例中,分歧部28比各线的宽度大。由此,可以自分歧部28使多条线沿同一方向延长。
电镀引线26电连接在图中未表示的电镀电极上。即导体图形20与电镀电极为电连接。电镀电极,在例如呈长条形的基板10的两端部(比作为完成品的布线基板的外形更靠外侧的部分)上,沿其长边方向而形成。由于通过电镀引线26将布线图形22集中与电镀电极连接,所以不必将布线图形22的各引线23引到电镀电极上。因此,不会浪费导体图形20的材料,还可以简化导体图形20的图形形成工艺。
然后,在基板10上形成保护膜30。保护膜30是由具有绝缘性的材料(树脂等)形成的。例如,保护膜30的材料可以采用聚酰亚胺树脂。由于该树脂比环氧树脂还软,所以在后面将要叙述的贯通孔形成工艺中可以防止保护膜的破裂。
如图1A以及图1B所示,形成的保护膜30覆盖了导体图形20的一部分。详细的说,形成的保护膜30覆盖了电镀引线26、和布线图形22的一部分(除端子24的部分)。如图1A所示,保护膜30也可覆盖在基板10上没有形成导体图形20的区域。另外,保护膜30避开电镀电极,设置在其内侧。
保护膜30具有开口部32。该开口部32使得布线图形22的多个端子露出。如图1A所示,也可在1个开口部32有多个端子24露出。在本实施例中,保护膜30是用于有选择地设置焊料的阻焊剂。因为保护膜30作为最终产品(布线基板)要留下来,所以最好选择具有所需的耐热性等的材料。
此外,保护膜30的图形形成方法(开口部32的形成方法)既可以使用光刻技术,也可以用印刷法以及喷墨方式等。
然后,在导体图形20上实施电镀。由此,在多个端子24上形成金属被膜(参照图5)。将形成有导体图形20的基板10浸入电镀液中,并在电镀电极上施加比电镀液中的电极(图中未表示)上的电压还要低的电压,使电镀液中的电极与导体图形20之间有电流通过。由于导体图形20与电镀电极电连接,并且,其整体电导通,所以可以只在从保护膜30露出的部分上形成金属被膜。
如图2A及图2B所示,形成贯通孔40。具体地说,通过对导体图形20的一部分与基板10以及保护膜30同时冲切而形成贯通孔40。在图示之例中,将电镀引线26的分歧部28冲切掉。此时,虽然可以冲切掉包括分歧部28的区域,但只要布线图形22的各端子24为电性独立(互相不导通)的状态,并不对冲切区域及形状进行限制。
在贯通孔40的形成工艺中,也可以冲切掉电镀引线26与电镀电极的连接部(图中未表示)。电镀引线26与电镀电极的连接部从保护膜30露出。这样,可以在冲切掉从保护膜30露出的该连接部的同时,也可以冲切掉被保护膜30所覆盖的电镀引线26的一部分。因此,若在电镀工艺之后进行冲切,就不必勉强将导体图形20引到从保护膜30露出的区域。
作为贯通孔的形成工艺的变形例,如图3所示,也可在符号42的位置,将保护膜30所覆盖的沿着1方向延伸的电镀引线26的一部分冲切掉。这样做,可以使连接在电镀引线26的一侧的端部上的布线图形的端子与连接在另一侧端部上的布线图形的端子电性独立。
作为贯通孔的形成工艺的另一变形例,如图4所示,也可以在符号44的位置,将被保护膜30所覆盖的电镀引线26的分歧部29冲切掉。分歧部分29是由多条线交叉的面积而构成。在图4所示的例中,以分歧部分29为起点,1条线被分成沿不同的方向延伸的2条线。通过冲切掉分歧部分29,可以使与电镀引线26的各线所连接的布线图形的端子间电性独立。
这样,如图2A和图2B所示,布线基板1就制成了。在布线基板1上,形成有贯通孔40。如图2B所示,贯通孔40贯穿了保护膜30、导体图形20及基板10。贯通孔40沿着开口的轴向形成相同大小的口径。换言之,如图2A所示,当俯视观察布线基板10时,在贯通孔40的内侧的导体图形20不会露出。贯通孔40的形状不受限制,既可以是如图2A所示的长孔、也可以是圆形孔或方形孔。另外,布线基板1,包括由从制造方法的叙述中选择的任一特定事项而导出的构成。
此外,在贯通孔40形成工艺后,最好对布线基板1进行清洗。由此可以除被去冲切的部分的切断碎屑。
依据本实施例的布线基板的制造方法,通过将导体图形20的一部分(具体而言是电镀引线26的一部分)与基板10及保护膜30同时冲切掉,从而在布线基板1上形成贯通孔40。因此,在贯通孔40的轴方向上,保护膜30、导体图形20及基板10各自的开口口径可以统一为相同大小。也就是说,当俯视观察布线基板1时,可以防止导体图形20从贯通孔40的内侧露出。因此,可以防止移动所造成的漏电,从而提高了布线基板的可靠性。
图5是与本实施例有关的半导体装置的说明图。半导体装置3包括布线基板1和安装在该布线基板1上的半导体芯片50。
在半导体芯片50上形成有集成电路。半导体芯片50具有端子(pad)52,在端子52上形成有凸点(bump)54。半导体芯片50也可以在布线基板1上表面安装。这种情况下,半导体芯片面朝下地装配在布线基板上。另外,也可以在布线基板1上装配其他的电子元件(有源器件或无源器件)。例如,电子元件也可以是电阻、电容、及光器件等常见的元件。
在图5所示之例中,凸点54与端子24之间通过焊料(例如焊锡)60电连接。凸点54与端子24之间,也可用其他的金属接合(例如金之间加压接合)、利用绝缘树脂的固化收缩方法的接合以及通过各向异性导电材料的导电填料的接合等任一方式。此外,在端子24上通过实施上述电镀形成有金属被膜25。
在半导体芯片50和布线基板1之间也可以设置树脂62。树脂62也可被称为衬底填料。通过树脂62可将凸点54和端子24的电连接部密封。
本实施例的半导体装置的组成及效果如上所述。
作为具有本发明的实施例的半导体装置(或布线基板)的电子机器,在图6中示出了笔记本式个人计算机100,在图7中示出了携带电话机200。
本实施例的电子机器,可以具有电光学装置(图中未示出)。电光学装置是在显示屏(例如玻璃基板)上连接有半导体装置。电光学装置例如是液晶装置、等离子体显示装置、电致发光显示装置等,它具有电光学物质(液晶·放电气体·发光材料等)。
本发明并不局限于上述各实施例,可以有各种各样的变形。例如,本发明包括与实施例所说明的构成在实质上是相同的构成(例如,功能、方法以及结果是相同的构成,或目的以及结果是相同的构成)。此外,本发明还包括将不是在实施例中说明的构成的本质的部分置换的构成。另外,本发明包括与实施例所说明的构成具有相同效果的构成以及可以实现同一目的构成。还有,本发明还包括在实施例中说明的构成的基础上附加公知技术的构成。

Claims (11)

1.一种布线基板的制造方法,其特征在于:包括
通过将在受基板支承的导体图形中、由所述基板上的保护膜所覆盖的部分的局部与所述基板及所述保护膜一起冲切掉,从而形成贯通孔的工艺。
2.根据权利要求1所述的布线基板的制造方法,其特征在于:所述导体图形包括由所述保护膜所覆盖的电镀引线,
在所述贯通孔的形成工艺中,将所述电镀引线的局部冲切掉。
3.根据权利要求2所述的布线基板的制造方法,其特征在于:所述电镀引线具有分成2个以上的部分的分歧部,
在所述贯通孔的形成工艺中,将所述分歧部冲切掉。
4.根据权利要求1至3中任一项所述的布线基板的制造方法,其特征在于:所述保护膜具有使所述导体图形露出的开口部,
所述导体图形具有从开口部露出的端子,
在所述贯通孔的形成工艺之前,还具有通过实施电镀在所述端子上形成金属被膜的工艺。
5.根据权利要求1至3中任一项所述的布线基板的制造方法,其特征在于:在所述贯通孔的形成工艺之后,还包括清洗工艺。
6.一种布线基板,其特征在于:包括导体图形、支承所述导体图形的基板、以及设置在所述基板上且部分地覆盖所述导体图形的保护膜,
在所述导体图形、所述基板及所述保护膜上,使分别形成的开口保持一致地形成贯通孔。
7.根据权利要求6所述的布线基板,其特征在于:所述导体图形包括受保护膜覆盖的电镀引线,
形成的所述贯通孔,将所述电镀引线切断。
8.根据权利要求6或权利要求7所述的布线基板,其特征在于:所述电镀引线具有到达所述贯通孔的2个以上的部分。
9.根据权利要求6或权利要求7所述的布线基板,其特征在于:在所述保护膜上形成可使所述导体图形露出的开口部,
所述导体图形具有从所述开口部露出的端子,
在所述端子上形成有金属被膜。
10.一种半导体装置,其特征在于:包括
具有导体图形、支承所述导体图形的基板、以及设置在所述基板上且局部覆盖所述导体图形的保护膜,在所述导体图形、所述基板以及所述保护膜上使分别形成的开口保持一致地形成贯通孔,的布线基板,和
安装在所述布线基板上的半导体芯片。
11.一种电子机器,其特征在于:具有一种半导体装置,该半导体装置包括
具有导体图形、支承所述导体图形的基板、以及设置在所述基板上且局部覆盖所述导体图形的保护膜,在所述导体图形、所述基板以及所述保护膜上使分别形成的开口保持一致地形成贯通孔,的布线基板,和
安装在所述布线基板上的半导体芯片。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103957662A (zh) * 2009-08-28 2014-07-30 日东电工株式会社 布线电路基板及其制造方法
WO2018058844A1 (zh) * 2016-09-27 2018-04-05 华为技术有限公司 一种投影方法和设备

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4799274B2 (ja) * 2006-05-26 2011-10-26 京セラ株式会社 フレキシブル基板モジュール
JP4814750B2 (ja) * 2006-09-29 2011-11-16 京セラ株式会社 多層配線基板及び電子装置、並びにこれらの製造方法
JP7088749B2 (ja) * 2018-05-29 2022-06-21 京セラ株式会社 電子素子実装用基板、電子装置、および電子モジュール

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52124865A (en) * 1976-04-13 1977-10-20 Sharp Corp Semiconductor device
US4959119A (en) * 1989-11-29 1990-09-25 E. I. Du Pont De Nemours And Company Method for forming through holes in a polyimide substrate
US5250470A (en) * 1989-12-22 1993-10-05 Oki Electric Industry Co., Ltd. Method for manufacturing a semiconductor device with corrosion resistant leads
US5334857A (en) * 1992-04-06 1994-08-02 Motorola, Inc. Semiconductor device with test-only contacts and method for making the same
US5729894A (en) * 1992-07-21 1998-03-24 Lsi Logic Corporation Method of assembling ball bump grid array semiconductor packages
US5467253A (en) * 1994-06-30 1995-11-14 Motorola, Inc. Semiconductor chip package and method of forming
JP2720865B2 (ja) * 1996-01-22 1998-03-04 日立エーアイシー株式会社 多層印刷配線板およびその製造方法
JPH09260533A (ja) * 1996-03-19 1997-10-03 Hitachi Ltd 半導体装置及びその実装構造
US5990564A (en) * 1997-05-30 1999-11-23 Lucent Technologies Inc. Flip chip packaging of memory chips
JP3876953B2 (ja) * 1998-03-27 2007-02-07 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP3683434B2 (ja) * 1999-04-16 2005-08-17 富士通株式会社 半導体装置
KR20020065705A (ko) * 2001-02-07 2002-08-14 삼성전자 주식회사 테이프 배선 기판과 그 제조 방법 및 그를 이용한 반도체칩 패키지
JP2002359347A (ja) * 2001-03-28 2002-12-13 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103957662A (zh) * 2009-08-28 2014-07-30 日东电工株式会社 布线电路基板及其制造方法
CN103957662B (zh) * 2009-08-28 2017-07-18 日东电工株式会社 布线电路基板及其制造方法
WO2018058844A1 (zh) * 2016-09-27 2018-04-05 华为技术有限公司 一种投影方法和设备

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