KR100556277B1 - 배선 기판 및 그 제조 방법, 전자 부품 및 전자기기 - Google Patents
배선 기판 및 그 제조 방법, 전자 부품 및 전자기기 Download PDFInfo
- Publication number
- KR100556277B1 KR100556277B1 KR1020030012330A KR20030012330A KR100556277B1 KR 100556277 B1 KR100556277 B1 KR 100556277B1 KR 1020030012330 A KR1020030012330 A KR 1020030012330A KR 20030012330 A KR20030012330 A KR 20030012330A KR 100556277 B1 KR100556277 B1 KR 100556277B1
- Authority
- KR
- South Korea
- Prior art keywords
- land
- wiring
- substrate
- protective film
- hole
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 239000000758 substrate Substances 0.000 claims abstract description 77
- 230000001681 protective effect Effects 0.000 claims abstract description 71
- 238000000034 method Methods 0.000 claims description 38
- 238000007747 plating Methods 0.000 claims description 18
- 229910052751 metal Inorganic materials 0.000 claims description 15
- 239000002184 metal Substances 0.000 claims description 15
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 6
- 229910052802 copper Inorganic materials 0.000 claims description 6
- 239000010949 copper Substances 0.000 claims description 6
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 6
- 239000010931 gold Substances 0.000 claims description 6
- 229910052737 gold Inorganic materials 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 3
- 239000004065 semiconductor Substances 0.000 description 25
- 239000000463 material Substances 0.000 description 24
- 230000004048 modification Effects 0.000 description 10
- 238000012986 modification Methods 0.000 description 10
- 238000005219 brazing Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 239000000945 filler Substances 0.000 description 8
- 239000007788 liquid Substances 0.000 description 8
- 238000005304 joining Methods 0.000 description 6
- 239000010410 layer Substances 0.000 description 6
- 239000011347 resin Substances 0.000 description 6
- 229920005989 resin Polymers 0.000 description 6
- 239000000853 adhesive Substances 0.000 description 4
- 230000001070 adhesive effect Effects 0.000 description 4
- 239000004593 Epoxy Substances 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007772 electroless plating Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 239000004973 liquid crystal related substance Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000002787 reinforcement Effects 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 230000008646 thermal stress Effects 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 238000004026 adhesive bonding Methods 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000005401 electroluminescence Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 239000012467 final product Substances 0.000 description 1
- 230000008642 heat stress Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 239000000382 optic material Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229920000728 polyester Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3452—Solder masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05568—Disposition the whole external layer protruding from the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05573—Single external layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05624—Aluminium [Al] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05647—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
- H01L2924/097—Glass-ceramics, e.g. devitrified glass
- H01L2924/09701—Low temperature co-fired ceramic [LTCC]
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/111—Pads for surface mounting, e.g. lay-out
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
- H05K2201/0969—Apertured conductors
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09818—Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
- H05K2201/099—Coating over pads, e.g. solder resist partly over pads
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10621—Components characterised by their electrical contacts
- H05K2201/10674—Flip chip
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/22—Secondary treatment of printed circuits
- H05K3/24—Reinforcing the conductive pattern
- H05K3/243—Reinforcing the conductive pattern characterised by selective plating, e.g. for finish plating of pads
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
- H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Geometry (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
- Structure Of Printed Boards (AREA)
Abstract
본 발명의 목적은, 배선의 단선을 방지하는 동시에 기판 상의 보호막의 박리를 방지하는 것에 있다.
배선 기판(10)은, 랜드(22) 및 랜드(22)에 접속하는 라인(28)으로 이루어지는 배선(20), 배선(20)을 지지하는 기판(12), 및 기판(12)에 설치되어 개구부(42)를 갖는 보호막(40)을 포함하고, 랜드(22)는 라인(28)과의 접속부(26)를 포함하는 부분으로서, 보호막(40)으로 덮여져 이루어지는 제1 부분(23)과, 개구부(42)로부터 노출되는 제2 부분(24)을 포함하고, 적어도 랜드(22)의 제1 부분(23)에 기판(12)을 노출하는 구멍(30)이 형성되어 이루어진다.
Description
도 1A 및 도 1B는 본 실시형태에 관한 배선 기판을 도시하는 도면,
도 2는 본 실시형태의 변형예에 관한 배선 기판을 도시하는 도면,
도 3은 본 실시형태의 변형예에 관한 배선 기판을 도시하는 도면,
도 4는 본 실시형태의 변형예에 관한 배선 기판을 도시하는 도면,
도 5는 본 실시형태에 관한 반도체 장치를 도시하는 도면,
도 6A∼도 6D는 본 실시형태에 관한 배선 기판의 제조 방법을 도시하는 도면,
도 7은 본 실시형태에 관한 전자기기를 도시하는 도면,
도 8은 본 실시형태에 관한 전자기기를 도시하는 도면이다.
<도면의 주요부분에 대한 부호의 설명>
1 : 반도체 장치 10 : 배선 기판
12 : 기판 14 : 도전막
20 : 배선 22 : 랜드
23 : 제1 부분 24 : 제2 부분
25 : 금속 피막 26 : 접속부
28 : 라인 30 : 구멍
32 : 구멍 34 : 구멍
36 : 구멍 40 : 보호막
42 : 개구부 50 : 반도체 칩
54 : 범프 60 : 납재
62 : 수지 70 : 레지스트
본 발명은, 배선 기판 및 그 제조 방법, 전자 부품 및 전자기기에 관한 것이다.
반도체 칩을 테이프에 실장하는 COF(Chip On Film) 실장이 알려져 있다. 테이프에는 배선이 형성되는 동시에, 배선을 덮는 보호막(예를 들면, 솔더 레지스트)이 형성되어 있다. 배선의 단자는 라인보다 폭이 큰 랜드로 되어 있다. 그리고, 보호막은 라인과 랜드에서의 라인과의 접속부를 덮어 보호하는 동시에, 접속부를 피한 랜드의 일부를 개구하고 있다. 즉, 보호막의 단부(개구 단부)의 적어도 일부가 랜드 상에 설치되어 있다.
그러나, 보호막(절연 재료)과 랜드(금속)는 밀착력이 약하기 때문에, 양자의 박리가 생기기 쉬웠다. 특히, 보호막을 형성한 후, 랜드의 노출부에 도금 처리를 행하면, 보호막과 랜드와의 경계면에 도금액이 스며듦으로써, 보호막이 박리하는 경우가 있었다. 보호막이 박리하면, 노출된 배선에 의해 이동이나 산화 등이 일어나서, 반도체 장치의 신뢰성을 손상하는 경우가 있었다.
본 발명의 목적은, 배선의 단선을 방지하는 동시에 기판 상의 보호막의 박리를 방지하는 것에 있다.
(1) 본 발명에 관한 배선 기판은, 기판,
상기 기판 상에 설치되어, 랜드 및 상기 랜드에 접속하는 라인으로 이루어지는 배선, 및
상기 기판 및 상기 배선 위에 설치되어, 개구부를 갖는 보호막을 포함하고,
상기 랜드는 상기 라인과의 접속부를 포함하는 부분으로서, 상기 보호막으로 덮여져 이루어지는 제1 부분과, 상기 개구부로부터 노출되는 제2 부분을 포함하고,
적어도 상기 랜드의 상기 제1 부분에, 상기 기판을 노출하는 구멍이 형성되어 이루어진다.
본 발명에 의하면, 보호막으로 덮여진 랜드의 제1 부분에, 기판을 노출하는 구멍이 형성되어 있다. 이것에 의해서, 랜드의 영역 내에서, 보호막의 재료가 기판에 밀착되기 때문에, 보호막과 기판과의 접착력이 향상한다. 따라서, 기판 상, 랜드 상의 보호막의 박리를 방지할 수 있다.
또한, 보호막은 적어도 랜드에서의 라인과의 접속부를 덮고 있기 때문에, 열 스트레스 등으로 배선이 단선하는 것을 방지할 수 있다.
(2) 이 배선 기판에 있어서,
상기 보호막의 단부의 적어도 일부는 상기 랜드 상에 설치되어 있고,
적어도 상기 보호막의 단부가 설치된 부분에서의 상기 랜드의 폭은 상기 랜드와 상기 라인의 접속부에서의 상기 라인의 폭보다 크다.
(3) 이 배선 기판에 있어서,
상기 구멍은 상기 제1 부분에만 형성되어도 좋다.
이것에 의하면, 제2 부분에는 기판을 노출하는 구멍이 형성되어 있지 않다. 제2 부분은 단자로서 사용되는 영역이다. 그 때문에, 접합 영역을 크게 할 수 있다. 예를 들면, 납재를 설치하는 영역을 크게 할 수 있다.
(4) 이 배선 기판에 있어서,
상기 구멍은 상기 제1 및 제2 부분에 형성되어도 좋다.
이것에 의하면, 제2 부분에도 기판을 노출하는 구멍이 형성되어 있다. 이것에 의해서, 예를 들면 제2 부분에 설치되는 도금액이 제1 부분으로 진행하는 것을 구멍에 의해서 방지할 수 있다.
(5) 이 배선 기판에 있어서,
상기 구멍은 상기 제1 부분에서부터 상기 제2 부분으로 연속해도 좋다.
(6) 이 배선 기판에 있어서,
상기 구멍은 상기 제2 부분의 방향으로 연장되는 슬릿이어도 좋다.
(7) 이 배선 기판에 있어서,
상기 구멍은 다수 형성되어도 좋다.
이것에 의해서, 보호막의 재료가 랜드에 요철에 맞물리기 때문에, 더욱 효과 적으로 기판 상의 보호막의 박리를 방지할 수 있다.
(8) 이 배선 기판에 있어서,
다수의 상기 구멍은 상기 제1 및 제2 부분의 경계선과 평행한 방향으로 나열해도 좋다.
(9) 이 배선 기판에 있어서,
상기 제2 부분에는 도금 처리에 의한 금속 피막이 형성되어도 좋다.
이것에 의하면, 도금액이 제1 부분으로 진행되기 어렵게 되어 있기 때문에, 보호막과 기판과의 박리를 방지할 수 있다.
(10) 이 배선 기판에 있어서,
상기 배선은 적어도 구리로 형성되고,
상기 금속 피막은 금으로 형성되어도 좋다.
(11) 이 배선 기판에 있어서,
상기 기판은 플렉시블 기판이어도 좋다.
(12) 본 발명에 관한 전자 부품은 상기 배선 기판과,
상기 랜드의 상기 제2 부분과 전기적으로 접속하는 단자를 갖고, 상기 배선 기판에 실장되어 이루어지는 전자 소자를 포함한다.
(13) 이 전자 부품에 있어서,
상기 전자 소자는 반도체 칩이고,
상기 반도체 칩은 상기 단자로서의 범프를 가져도 좋다.
(14) 본 발명에 관한 전자기기는 상기 전자 부품을 갖는다.
(15) 본 발명에 관한 배선 기판의 제조 방법은, 기판에 랜드 및 상기 랜드에 접속되는 라인으로 이루어지는 배선을 형성하는 공정,
상기 랜드에 상기 기판을 노출하는 구멍을 형성하는 공정, 및
개구부를 갖는 보호막을 형성함으로써, 상기 랜드에 상기 라인과의 접속부 및 상기 구멍의 적어도 일부를 포함하는 부분으로서, 상기 보호막으로 덮여져 이루어지는 제1 부분과, 상기 개구부로부터 노출되는 제2 부분을 설치하는 공정을 포함한다.
본 발명에 의하면, 랜드의 제1 부분에 기판을 노출하는 구멍을 형성한다. 이것에 의해서, 랜드의 영역 내에서 보호막의 재료가 기판에 밀착되기 때문에, 보호막과 기판과의 접착력이 향상한다. 따라서, 기판 상의 보호막의 박리를 방지할 수 있기 때문에, 예를 들면 뒤의 공정에서 도금 처리를 행할 때에, 도금액이 제1 부분으로 진행하는 것을 방지할 수 있다.
또한, 보호막은 적어도 랜드에서의 라인과의 접속부를 덮고 있기 때문에, 예를 들면 뒤의 공정에서 열처리를 행할 때에, 열 스트레스 등으로 배선이 단선하는 것을 방지할 수 있다.
(16) 이 배선 기판의 제조 방법에 있어서,
상기 배선이 되는 도전막에 개구를 갖는 레지스트를 설치하고, 상기 레지스트를 마스크로 하여 상기 도전막의 상기 개구로부터 노출하는 부분을 에칭함으로써, 상기 구멍을 형성해도 좋다.
이것에 의해서, 간단하게 구멍을 형성할 수 있다.
(17) 이 배선 기판의 제조 방법에 있어서,
상기 구멍을 형성하는 공정을 상기 배선을 형성하는 공정과 동시에 행해도 좋다.
이것에 의해서, 적은 공정으로 제조할 수 있다.
(18) 이 배선 기판의 제조 방법에 있어서,
상기 보호막을 형성하는 공정 후에, 상기 랜드의 상기 제2 부분에 도금 처리를 행하는 것을 또 포함해도 좋다.
이하, 본 발명의 실시형태에 관해 도면을 참조하여 설명한다. 단, 본 발명은 이하의 실시형태에 한정되는 것은 아니다.
(배선 기판)
도 1A∼도 4는 본 실시형태에 관한 배선 기판을 설명하는 도면이다. 도 1A는 배선 기판의 부분 확대도이고, 도 1B는 도 1A의 IB-IB선 단면도이다. 또한, 도 2∼도 4는 본 실시형태의 변형예를 도시하는 도면이다. 배선 기판(또는 회로 기판)(10)은 기판(12)과 배선(20)과 보호막(40)을 포함한다.
기판(12)은 유기계(예를 들면 에폭시 기판), 무기계(예를 들면 세라믹 기판, 글라스 기판) 또는 이들의 복합 구조(예를 들면 글라스 에폭시 기판)로 이루어지는 것이어도 되고, 재료는 한정되지 않는다. 도 1A 및 도 1B에 도시하는 예에서는 기판(12)은 플렉시블 기판(가요성 기판)이다. 플렉시블 기판으로서, 예를 들면, 폴리에스테르 기판이나 폴리이미드 기판 등을 들 수 있다. 기판(12)은 COF(Chip On Film)용 기판이나 TAB(Tape Automated Bonding)용 기판이어도 된다.
기판(12)에는 다수의 배선(20)이 형성되어 있다. 즉, 배선(20)은 기판(12)에 의해 지지되어 잇다. 배선(20)은 도 1B에 도시하는 바와 같이, 기판(12)의 한쪽 면에 형성되어도 좋고, 혹은 양쪽 면에 형성되어도 좋다. 배선(20)이란 적어도 2점의 전기적인 접속을 도모하는 부분을 가리키고, 독립하여 형성된 다수의 배선(20)을 배선 패턴이라고 칭해도 좋다. 배선(20)은 단일층(예를 들면 구리층)으로 구성되어도 좋고, 다수층(예를 들면 구리층 및 니켈 층 등)으로 구성되어도 좋다.
배선(20)은 랜드(패드)(22) 및 랜드(22)에 접속되는 라인(28)으로 이루어진다. 랜드(22)는 전자 소자와의 전기적인 접속을 도모하기 위한 단자이고, 라인(28)은 랜드(22)에 신호를 공급하기 위한 신호선이다. 또한, 도 1A에 도시하는 예에서는 랜드(22)는 표면 실장용의 단자이다. 변형예로서, 랜드(22)는 관통 구멍을 갖는 삽입 실장용의 단자(도시하지 않음)이어도 좋다.
랜드(22)는 삼각형, 사각형 또는 다각형 등의 각 형상(각부가 둥글게 되어 있는 형상도 포함한다)을 이루어도 좋고, 혹은 원 형상을 이루어도 좋다. 도 1A에 도시하는 예에서는 랜드(22)는 사각형(상세하게는 직사각형)을 이루고 있다. 그리고, 랜드(22)의 단부에는 라인(28)이 접속되어 있다. 라인(28)은 랜드(22)의 변의 중간부(도 1A에서는 변의 중앙부)에 접속되어도 좋고, 랜드(22)의 각부에 접속되어도 좋다.
1개의 랜드(22)에 1개의 라인(28)이 접속되는 경우가 많지만, 1개의 랜드(22)에 다수의 라인(28)이 접속되어도 좋다. 혹은 1개의 라인(28)이 여러 개 로 분기하여 그들 다수개의 분기부(도시하지 않음)가 1개의 랜드(22)에 접속되어도 좋다. 혹은, 라인(28)이 다른 부분보다 폭이 큰 보강부(도시하지 않음)를 갖고, 이 보강부와 랜드(22)가 접속되어도 좋다. 이것에 의하면, 랜드(22)와 라인(28) 사이의 단선을 방지할 수 있다.
랜드(22)의 폭은 라인(28)의 폭보다 크다. 도 1A에 도시하는 예에 의하면, 보호막(40)의 단부(개구 단부) 중 적어도 일부는 랜드(22) 상에 설치되지만, 적어도 보호막(40)의 단부가 설치된 부분에서의 랜드(22)의 폭은 랜드(22)와 라인(28)과의 접속부에서의 라인(28)의 폭보다 커도 된다. 여기에서, 라인(28)의 폭이란 라인(28)이 연장되는 방향과 직교 방향의 길이이고, 랜드(22)의 폭이란 라인(28)의 폭과 동일 방향의 길이를 말한다. 랜드(22)를 설치함으로써, 라인(28)을 가늘게 할 수 있다. 따라서, 기판(12) 상에서의 배선(20)의 설치 자유도를 향상시킬 수 있다.
보호막(40)은 절연성을 갖는 재료(예를 들면 수지)로 형성된다. 보호막(40)은 개구부(42)를 갖는다. 개구부(42)는 랜드(22)의 일부(상세하게는 제2 부분(24))를 노출한다. 개구부(42)는 1개의 랜드(22)의 제2 부분(24)을 노출해도 좋고, 다수의 랜드(22)의 제2 부분(24)을 노출해도 좋다. 도 1A에 도시하는 예에서는 개구부(42)는 기판(12)의 일부도 노출한다. 보호막(40)은 라인(28)을 덮는 것이 바람직하다. 이렇게 함으로써, 라인(28)의 단선을 방지할 수 있다. 보호막(40)은 개구부(42)를 제외하고, 기판(10) 상에도 설치된다. 본 실시형태에서는 보호막(40)은 납재를 선택적으로 설치하기 위한 솔더 레지스트이다. 보호막(40)은 최종 제품(반도체 장치)으로서 배선 기판(10) 상에 남겨지기 때문에, 원하는 내열성 등을 갖는 재질을 선택하는 것이 바람직하다.
랜드(22)는 제1 및 제2 부분(23, 24)으로 이루어진다. 제1 부분(23)은 랜드(22)에서의 라인(28)과의 접속부(26)를 포함한다. 즉, 제1 부분(23)은 랜드(22)에서의 라인(28)측의 기단부이다. 제1 부분(23)은 보호막(40)으로 덮여져 있다. 제2 부분(24)은 제1 부분(23)을 제외한 나머지 부분이다. 즉, 제2 부분(24)은 랜드(22)의 선단부이다. 제2 부분(24)은 보호막(40)의 개구부(42)로부터 노출되어 있다.
제1 부분(23)의 크기(면적 또는 길이)는 제2 부분(24)의 크기와 거의 동일해도 좋다. 혹은, 제1 부분(23)의 크기는 제2 부분(24)보다 커도 좋다. 이것에 의하면, 보호막(40)으로 랜드(22)를 덮는 영역을 크게 할 수 있기 때문에, 랜드(22)의 박리를 방지하는 동시에, 배선(20)의 단선을 방지할 수 있다. 혹은, 제1 부분(23)의 크기는 제2 부분(24)보다 커도 좋다. 이것에 의하면, 랜드(22)에 있어서의 노출 영역을 크게 할 수 있기 때문에, 후술하는 바와 같이 기판(12)에 실장되는 반도체 칩(50)이나 전자 소자의 단자와의 접합 영역을 크게 할 수 있다. 예를 들면, 납재를 양호하게 설치할 수 있다.
랜드(22)에는 1개 또는 다수의 구멍(30)이 형성되어 있다. 구멍(30)은 기판(12)을 노출하는 관통 구멍이다. 구멍(30)은 적어도 랜드(22)의 제1 부분(23)에 형성된다.
도 1A에 도시하는 예에서는, 다수(예를 들면 3개)의 구멍(30)이 형성되어 있 다. 다수의 구멍(30)은 제1 및 제2 부분(23, 24)에 형성되어도 좋다. 이렇게 함으로써, 예를 들면, 제2 부분(24)에 도금 처리를 행하는 경우에, 도금액이 제2 부분(24)에서부터 제1 부분(23)으로 진행하는 것을 구멍(30)에 의해 방지할 수 있다. 구멍(30)의 개구 면적(또는 개수)은 제1 부분(23) 쪽이 제2 부분(24)보다 큰(또는 많은) 것이 바람직하다. 이렇게 함으로써, 제2 부분(24)에서의 납재를 설치하는 영역을 크게 할 수 있다.
구멍(30)은 제1 부분(23)에서부터 제2 부분(24)으로 연속되고 있어도 좋다. 바꿔 말하면, 구멍(30)은 제1 부분(23)에서부터 제2 부분(24)으로 연속적으로 개구하고 있어도 좋다. 구멍(30)은 제2 부분(24)의 방향으로 연장하는, 즉 제1 및 제2 부분(23, 24)의 경계선과 교차하는 방향으로 구멍(30)의 길이 방향을 갖는 슬릿(또는 긴 구멍)이어도 좋다. 이렇게 함으로써, 간단히 제1 및 제2 부분(23, 24)을 지나는 구멍을 형성할 수 있다. 그리고, 도 1A 및 도 1B에 도시하는 바와 같이, 다수의 구멍(30)은 제1 및 제2 부분(23, 24)의 경계선과 평행한 방향으로 나열되어 있어도 좋다. 혹은, 다수의 구멍(30)은 제1 및 제2 부분(23, 24)의 경계선과 교차하는 방향으로 나열해도 좋다. 또한, 구멍(30)의 형상은 상술한 예에 한정되지 않는다.
랜드(22)의 제2 부분(24)에는 금속 피막(25)이 형성되어도 좋다(도 5 참조). 금속 피막(25)은 도금 처리에 의해 형성된다. 본 실시형태에서는, 랜드(22)에 구멍(30)이 형성되어 있기 때문에, 도금액이 제1 부분(23)으로 진행하지 않거나 또는 진행하기 어렵도록 되어 있다. 즉, 보호막(40)과 랜드(22) 사이에 도금액이 스며 드는 것을 방지할 수 있다. 그 때문에, 보호막(40)이 기판(12), 랜드(22)로부터 박리하는 것을 방지할 수 있다. 예를 들면, 배선(20)의 재료가 적어도 구리를 포함하는 경우에, 금속 피막(25)은 금으로 형성되어도 좋다. 금은 납재에 젖기 쉽다. 따라서, 배선(20)과 다른 전자 소자와의 납 접합을 양호하게 달성할 수 있다.
본 실시형태에 의하면, 보호막(40)으로 덮여진 랜드(22)의 제1 부분(23)에 기판(12)을 노출하는 구멍(30)이 형성되어 있다. 이것에 의해서, 도 1B에 도시하는 바와 같이, 랜드(22)의 영역 내에서 보호막(40)의 재료가 기판(12)에 밀착되기 때문에, 보호막(40)과 기판(12)과의 접착력이 향상한다. 따라서, 기판(12) 상의 보호막(40)의 박리를 방지할 수 있다. 또한, 보호막(40)은 적어도 랜드(22)에서의 라인(28)과의 접속부(26)를 덮고 있기 때문에, 열 스트레스 등으로 배선(20)이 단선하는 것을 방지할 수 있다. 다수의 구멍(30)을 형성함으로써, 도 1B에 도시하는 바와 같이, 보호막(40)의 재료가 랜드(22)에 요철에 맞물리기 때문에, 더욱 효과적으로 기판(12) 상의 보호막(40)의 박리를 방지할 수 있다.
본 발명은 상술한 예에 한정되는 것이 아니라, 이하에 도시하는 바와 같이 다양한 변형이 가능하다. 또한, 이하의 변형예에서는 상기에 설명한 특정 사항을 가능한 한 적용할 수 있다.
도 2에 도시하는 바와 같이, 구멍(32)은 제1 부분(23)에만 형성되어도 좋다. 그 경우, 구멍(32)의 일부는 제1 및 제2 부분(23, 24)의 경계선에 가까운 위치(예를 들면 거의 접하는 위치)에 설치되는 것이 바람직하다. 이렇게 함으로써, 도금액이 제2 부분(24)에서부터 제1 부분(23)으로 진행하는 것을 방지하는 동시에, 제2 부분(24)에서의 납재를 설치하기 위한 영역을 크게 할 수 있다. 이것에 의하면, 제2 부분(24)에는 기판(12)을 노출하는 구멍(32)이 형성되어 있지 않다. 제2 부분(24)은 단자로서 사용되는 영역이다. 그 때문에, 납재를 설치하는 영역을 크게 할 수 있다. 또한, 구멍(32)의 그 외의 구성은 상술한 구멍(30)에서 설명한 바와 같다.
도 3에 도시하는 바와 같이, 1개의 랜드(22)에 1개의 구멍(34)이 형성되어도 좋다. 도 3에 도시하는 예에서는, 구멍(34)은 제1 및 제2 부분(23, 24)에 (예를 들면 연속하여)형성되어 있지만, 제1 부분(23)에만 형성되어도 좋다. 구멍(30)의 개구 형상은 삼각형, 사각형, 다각형 등의 각 형상 또는 원형 등이어도 좋고, 예를 들면 랜드(22) 형상의 유사형이어도 좋다.
도 4에 도시하는 바와 같이, 1개의 랜드(22)에 다수의 구멍(36)이 밀집하여 형성되어도 좋다. 다수의 구멍(36)은 메슈 형상으로 형성되어 있다. 구멍(36)은 보호막(40)의 재료로 매설될 정도의 작은 구멍이다. 도 4에 도시하는 예에서는, 구멍(36)은 제1 및 제2 부분(23, 24)에 형성되어 있지만, 제1 부분(23)에만 형성되어도 좋다. 구멍(36)은 원형 형상의 둥근 구멍이어도 좋고, 그 형상은 상관없다.
또한, 이들 변형예에서도 상술한 효과를 달성할 수 있다.
(반도체 장치)
도 5는 본 실시형태에 관한 반도체 장치를 설명하는 도면이다. 반도체 장치(1)는 배선 기판(10)과, 반도체 칩(50)을 포함한다. 또한, 이들의 단자 사이에 납재(60)(예를 들면 땜납)를 포함해도 좋다.
반도체 칩(50)에는 다수의 패드(52)를 갖는다. 패드(52)는 집적 회로가 형성된 면 쪽에 형성되는 경우가 많다. 패드(52)는 알루미늄계 또는 구리계의 금속으로 형성되는 경우가 많다. 각 패드(52) 상에는 범프(54)가 형성되는 경우가 많다. 범프(54)는 금 범프인 경우가 많다. 금은 납재(60)에 젖기 쉽다. 따라서, 범프(54)와 랜드(22)와의 납 접합을 양호하게 달성할 수 있다. 범프(54)와 랜드(22)와의 접합은 납재에 의한 접합에 한정되지 않고, 그 외의 금속 접합, 접착제 접합 등의 일반적인 접합 방식을 적용할 수 있다.
반도체 칩(50)은 배선 기판(10)에 표면을 아래로 하여 실장된다. 도 5에 도시하는 예에서는 범프(54)와 랜드(22)(상세하게는 제2 부분(24))는 납 접합에 의해서 전기적으로 접속되어 있다.
반도체 칩(50)과 배선 기판(10) 사이에 수지(62)가 설치되어도 좋다. 수지(62)는 예를 들면 에폭시계의 재료로 이루어지는 것이어도 좋다. 반도체 칩(50)이 배선 기판(10)에 표면을 아래로 하여 실장되는 경우, 수지(62)는 언더필재라고 불린다. 수지(62)는 보호막(40)과 다른 재료이어도 좋고, 동일 재료이어도 좋다.
상기에서는, 배선 기판(10)의 한쪽 면에 반도체 칩(50)이 실장된 예를 도시하였지만, 본 발명은 배선 기판(10)의 양면에 반도체 칩(50)이 실장된 형태도 포함한다. 그 경우, 배선 기판(10)의 양면에 배선(20) 및 보호막(40)이 형성되어도 좋다.
또한, 상술한 반도체 칩 대신에, 전자 소자(능동 소자 또는 수동 소자)를 배 선 기판(10)에 표면 실장하여 전자 부품을 제조해도 좋다. 상세하게는, 전자 소자는 1개 또는 다수의 단자를 갖고, 단자와 랜드(22)가 납 접합 등의 접합 방식에 의해 접합되어도 좋다. 그 경우, 단자는 범프인 것이 바람직하다. 전자 소자는 예를 들면 저항, 콘덴서 또는 광소자 등이어도 좋다.
(배선 기판의 제조 방법)
도 6A∼도 6D는 본 실시형태에 관한 배선 기판의 제조 방법을 도시하는 도면이다. 본 실시형태에서는, 기판(12)에 배선(20) 및 구멍(30)을 형성하고, 보호막(40)을 형성한다. 도 6A∼도 6D에 도시하는 예에서는 배선(20) 및 구멍(30)을 동시에 형성한다.
릴·투·릴 반송의 방식을 적용하여, 배선 기판(10)을 제조해도 좋다. 그 경우, 기판(12)은 플렉시블 기판이다. 그리고, 기판(12)은 장척 형상을 이루고, 전기적으로 독립한 다수의 배선 패턴을 형성할 수 있도록 되어 있다. 이것에 의하면, 제조 공정을 컨베이어 작업으로 행할 수 있기 때문에, 생산 효율이 향상하고, 제조 비용을 절감할 수 있다.
도 6A에 도시하는 바와 같이, 배선(20)의 재료가 되는 도전막(14)을 기판(12)에 설치한다. 그 경우, 도전막(14)은 접착 재료(도시하지 않음)를 통해서 기판(12)에 부착되고, 3층 기판을 구성해도 좋다. 그 경우, 본 실시형태에서 설명하는 바와 같이, 포토리소그래피를 적용한 후에 에칭하여 배선(20)을 형성해도 좋다. 변형예로서, 도전막(14)을 접착제 없이 기판(12)에 형성하여 2층 기판을 구성해도 좋다. 예를 들면, 스퍼터링 등에 의해 배선(20)을 형성해도 좋고, 무전해 도 금으로 배선(20)을 형성하는 애디티브법을 적용해도 좋다.
도 6B에 도시하는 바와 같이, 도전막(14) 상에 감광성 레지스트(70)(포지티브형 또는 네거티브형을 불문한다)를 형성한다. 레지스트(70)는 도전막(14) 전체에 설치한 후에, 소정의 공정(노광 및 현상 등)을 행하여 선택적으로 패터닝한다. 상세하게는, 레지스트(70)를 배선(20)을 형성하는 영역에 남겨둔다. 그 경우, 배선(20)과 랜드(22)의 구멍(30)을 동시에 형성하기 위해서, 레지스트(70)의 개구부(72)를 구멍(30)을 형성하는 영역에 배치한다. 변형예로서, 배선(20)을 패터닝한 후에, 구멍(30)을 형성하기 위한 레지스트를 배선(20) 상에 설치해도 좋다.
도 6C에 도시하는 바와 같이, 레지스트(70)로부터 노출되는 영역을 에칭한다. 즉, 레지스트(70)를 마스크로서 사용하고, 배선(20) 및 랜드(22)(상세하게는 제1 부분(23))의 구멍(30)을 동시에 형성한다.
도 6D에 도시하는 바와 같이, 보호막(40)을 형성한다. 보호막(40)의 패터닝 공정(개구부(42)의 형성 공정)에서는, 포토리소그래피 기술을 적용하여 형성해도 좋고, 인쇄법 또는 잉크젯 방식을 적용해도 좋다.
그 후, 랜드(22)의 제1 부분(23)에 도금 처리를 행해도 좋다. 예를 들면, 배선 기판(10)을 도금욕에 담그고, 보호막(40)의 개구부(42)에서 노출되는 제1 부분(23)에 금속 피막(25)을 형성한다. 도금 처리는 전기 도금이어도 좋고, 무전해 도금이어도 좋다.
본 실시형태에 의하면, 랜드(22)의 제1 부분(23)에 기판(12)을 노출하는 구멍(30)을 형성한다. 이것에 의해서, 도 6D에 도시하는 바와 같이, 랜드(22)의 영 역 내에서, 보호막(40)의 재료가 기판(12)에 밀착되기 때문에, 보호막(40)과 기판(12)과의 접착력이 향상한다. 따라서, 기판(12) 상의 보호막(40)의 박리를 방지할 수 있다.
또한, 본 실시형태에 관한 반도체 장치의 제조 방법은 상술한 배선 기판의 제조 방법을 포함하고, 배선 기판(10)에 반도체 칩(50)을 탑재한다. 배선 기판(10)에는 1개 또는 다수의 반도체 칩(50)을 탑재한다. 상세한 설명은 상술한 반도체 장치에서 설명한 바와 같다.
(전자기기)
본 발명의 실시형태에 관한 반도체 장치(1) 또는 배선 기판(10)을 갖는 전자기기로서, 도 7에는 노트형 퍼스널 컴퓨터(100)가 도시되고, 도 8에는 휴대 전화(200)가 도시되어 있다.
본 실시형태에 관한 전자기기는 전기 광학 장치(도시하지 않음)를 가져도 좋다. 전기 광학 장치는 표시 패널(예를 들면 글라스 기판)에 배선 기판(10)이 전기적으로 접속되어 있다. 전기 광학 장치는 예를 들면 액정 장치, 플라즈마 디스플레이 장치, 일렉트로 루미네선스 디스플레이 장치 등에 있어서, 전기 광학 물질(액정·방전 가스·발광 재료 등)을 갖는다.
본 발명은, 상술한 실시형태에 한정되는 것이 아니라, 다양한 변형이 가능하다. 예를 들면, 본 발명은 실시형태에서 설명한 구성과 실질적으로 동일한 구성(예를 들면, 기능, 방법 및 결과가 동일한 구성, 혹은 목적 및 결과가 동일한 구성)을 포함한다. 또, 본 발명은 실시형태에서 설명한 구성의 본질적이지 않은 부분을 치환한 구성을 포함한다. 또, 본 발명은 실시형태에서 설명한 구성과 동일한 작용 효과를 이루는 구성 또는 동일한 목적을 달성할 수 있는 구성을 포함한다. 또, 본 발명은 실시형태에서 설명한 구성에 공지 기술을 부가한 구성을 포함한다.
이상 설명한 바와 같이, 본 발명에 의하면 배선의 단선을 방지하는 동시에 기판 상의 보호막의 박리를 방지하는 것이 가능해진다.
Claims (18)
- 배선 기판에 있어서,기판,상기 기판 상에 설치되어, 랜드 및 상기 랜드에 접속하는 라인을 포함하는 배선, 및상기 기판 및 상기 배선 위에 설치되어, 개구부를 갖는 보호막을 포함하고,상기 랜드는, 상기 라인과의 접속부를 포함하는 부분으로서, 상기 보호막으로 덮여져 이루어지는 제1 부분과, 상기 개구부로부터 노출되는 제2 부분을 포함하고,적어도 상기 랜드의 상기 제1 부분에 상기 기판을 노출하는 구멍이 형성되어 이루어지는 것을 특징으로 하는 배선 기판.
- 제1항에 있어서,상기 보호막의 단부의 적어도 일부는 상기 랜드 상에 설치되어 있고,적어도 상기 보호막의 단부가 설치된 부분에서의 상기 랜드의 폭은 상기 랜드와 상기 라인의 접속부에서의 상기 라인의 폭보다 큰 것을 특징으로 하는 배선 기판.
- 제1항에 있어서,상기 구멍은 상기 제1 부분에만 형성되어 이루어지는 것을 특징으로 하는 배 선 기판.
- 제1항에 있어서,상기 구멍은 상기 제1 및 제2 부분에 형성되어 이루어지는 것을 특징으로 하는 배선 기판.
- 제4항에 있어서,상기 구멍은 상기 제1 부분에서부터 상기 제2 부분으로 연속하여 이루어지는 것을 특징으로 하는 배선 기판.
- 제1항 내지 제5항 중 어느 한 항에 있어서,상기 구멍은 상기 제2 부분의 방향으로 연장되는 슬릿인 것을 특징으로 하는 배선 기판.
- 제1항 내지 제5항 중 어느 한 항에 있어서,상기 구멍은 다수 형성되어 이루어지는 것을 특징으로 하는 배선 기판.
- 제7항에 있어서,다수의 상기 구멍은 상기 제1 및 제2 부분의 경계선과 평행한 방향으로 나열되어 이루어지는 것을 특징으로 하는 배선 기판.
- 제1항 내지 제5항 중 어느 한 항에 있어서,상기 제2 부분에는 도금 처리에 의한 금속 피막이 형성되어 이루어지는 것을 특징으로 하는 배선 기판.
- 제9항에 있어서,상기 배선은 적어도 구리로 형성되고,상기 금속 피막은 금으로 형성되어 이루어지는 것을 특징으로 하는 배선 기판.
- 제1항 내지 제5항 중 어느 한 항에 있어서,상기 기판은 플렉시블 기판인 것을 특징으로 하는 배선 기판.
- 삭제
- 삭제
- 삭제
- 배선 기판의 제조 방법에 있어서,기판에 랜드 및 상기 랜드에 접속되는 라인으로 이루어지는 배선을 형성하는 공정,상기 랜드에 상기 기판을 노출하는 구멍을 형성하는 공정, 및개구부를 갖는 보호막을 형성함으로써, 상기 랜드에 상기 라인과의 접속부 및 상기 구멍의 적어도 일부를 포함하는 부분으로서, 상기 보호막으로 덮여져 이루어지는 제1 부분과, 상기 개구부로부터 노출되는 제2 부분을 설치하는 공정을 포함하는 것을 특징으로 하는 배선 기판의 제조 방법.
- 제15항에 있어서,상기 배선이 되는 도전막에 개구를 갖는 레지스트를 설치하고, 상기 레지스트를 마스크로 하여 상기 도전막의 상기 개구로부터 노출되는 부분을 에칭함으로써 상기 구멍을 형성하는 것을 특징으로 하는 배선 기판의 제조 방법.
- 제15항 또는 제16항에 있어서,상기 구멍을 형성하는 공정을 상기 배선을 형성하는 공정과 동시에 행하는 것을 특징으로 하는 배선 기판의 제조 방법.
- 제15항 또는 제16항에 있어서,상기 보호막을 형성하는 공정 후에, 상기 랜드의 상기 제2 부분에 도금 처리를 행하는 것을 또 포함하는 것을 특징으로 하는 배선 기판의 제조 방법.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002053615A JP2003258147A (ja) | 2002-02-28 | 2002-02-28 | 配線基板及びその製造方法、電子部品並びに電子機器 |
JPJP-P-2002-00053615 | 2002-02-28 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20030071559A KR20030071559A (ko) | 2003-09-03 |
KR100556277B1 true KR100556277B1 (ko) | 2006-03-03 |
Family
ID=27750924
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020030012330A KR100556277B1 (ko) | 2002-02-28 | 2003-02-27 | 배선 기판 및 그 제조 방법, 전자 부품 및 전자기기 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6731511B2 (ko) |
JP (1) | JP2003258147A (ko) |
KR (1) | KR100556277B1 (ko) |
CN (1) | CN1229862C (ko) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI234258B (en) * | 2003-08-01 | 2005-06-11 | Advanced Semiconductor Eng | Substrate with reinforced structure of contact pad |
JP4981744B2 (ja) * | 2008-05-09 | 2012-07-25 | 日東電工株式会社 | 配線回路基板およびその製造方法 |
JP5789431B2 (ja) * | 2011-06-30 | 2015-10-07 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
JP6115147B2 (ja) * | 2013-01-22 | 2017-04-19 | 富士通株式会社 | 配線基板及びその設計方法 |
CN114390783A (zh) * | 2020-10-20 | 2022-04-22 | 深南电路股份有限公司 | 线路板的制作方法及线路板 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4942452A (en) * | 1987-02-25 | 1990-07-17 | Hitachi, Ltd. | Lead frame and semiconductor device |
US6169253B1 (en) * | 1998-06-08 | 2001-01-02 | Visteon Global Technologies, Inc. | Solder resist window configurations for solder paste overprinting |
JP2001068836A (ja) * | 1999-08-27 | 2001-03-16 | Mitsubishi Electric Corp | プリント配線基板及び半導体モジュール並びに半導体モジュールの製造方法 |
-
2002
- 2002-02-28 JP JP2002053615A patent/JP2003258147A/ja active Pending
-
2003
- 2003-02-04 US US10/359,014 patent/US6731511B2/en not_active Expired - Lifetime
- 2003-02-27 KR KR1020030012330A patent/KR100556277B1/ko not_active IP Right Cessation
- 2003-02-28 CN CNB031067980A patent/CN1229862C/zh not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US6731511B2 (en) | 2004-05-04 |
KR20030071559A (ko) | 2003-09-03 |
US20030161120A1 (en) | 2003-08-28 |
JP2003258147A (ja) | 2003-09-12 |
CN1229862C (zh) | 2005-11-30 |
CN1441487A (zh) | 2003-09-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101535223B1 (ko) | 테이프 배선 기판, 칩-온-필름 패키지 및 장치 어셈블리 | |
JP4248761B2 (ja) | 半導体パッケージ及びその製造方法並びに半導体装置 | |
US7087987B2 (en) | Tape circuit substrate and semiconductor chip package using the same | |
US6569712B2 (en) | Structure of a ball-grid array package substrate and processes for producing thereof | |
KR20080106013A (ko) | 배선 기판 및 그 제조 방법 | |
KR20040051310A (ko) | 도금 인입선을 사용하지 않는 패키지 기판 및 그 제조 방법 | |
KR20110039337A (ko) | 감소된 도전체 공간을 가진 마이크로전자 상호접속 소자 | |
KR100556277B1 (ko) | 배선 기판 및 그 제조 방법, 전자 부품 및 전자기기 | |
KR20090084706A (ko) | 배선 회로 기판 및 그 제조 방법 | |
JP2005286057A (ja) | 回路装置およびその製造方法 | |
JP4110391B2 (ja) | 配線基板及びその製造方法、半導体装置及び電子モジュール並びに電子機器 | |
US6896173B2 (en) | Method of fabricating circuit substrate | |
KR100560825B1 (ko) | 배선 기판 및 그 제조 방법, 반도체 장치 및 전자기기 | |
KR20010033602A (ko) | 반도체 장치와 그 제조 방법 및 반도체 장치의 설치 구조및 설치 방법 | |
US6853080B2 (en) | Electronic device and method of manufacturing the same, and electronic instrument | |
JP2000340617A (ja) | Tabテープキャリアおよびその製造方法 | |
JP3977072B2 (ja) | 配線基板及び半導体装置並びにそれらの製造方法 | |
JP2001250842A (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
KR102335445B1 (ko) | 칩온필름 패키지용 연성인쇄회로기판 및 이의 제조 방법 | |
JP2005340294A (ja) | 配線基板及びその製造方法、半導体装置及びその製造方法、電子デバイス並びに電子機器 | |
JP3565142B2 (ja) | 配線基板及びその製造方法、半導体装置、回路基板並びに電子機器 | |
JP2005340292A (ja) | 配線基板及びその製造方法、半導体装置及びその製造方法、電子デバイス並びに電子機器 | |
JP3608514B2 (ja) | 半導体素子の実装構造及び電子装置 | |
KR20200087980A (ko) | 연성 회로 기판과 그 제조 방법 및 연성 회로 기판을 구비하는 패키지 | |
JP2004289069A (ja) | 配線基板及びその製造方法、半導体装置及びその製造方法、電子デバイス並びに電子機器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20130201 Year of fee payment: 8 |
|
FPAY | Annual fee payment |
Payment date: 20140204 Year of fee payment: 9 |
|
FPAY | Annual fee payment |
Payment date: 20150120 Year of fee payment: 10 |
|
LAPS | Lapse due to unpaid annual fee |