JPH02247232A - ポリイミド膜のパターン形成方法および該膜を用いた電子装置 - Google Patents

ポリイミド膜のパターン形成方法および該膜を用いた電子装置

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JPH02247232A
JPH02247232A JP1066776A JP6677689A JPH02247232A JP H02247232 A JPH02247232 A JP H02247232A JP 1066776 A JP1066776 A JP 1066776A JP 6677689 A JP6677689 A JP 6677689A JP H02247232 A JPH02247232 A JP H02247232A
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polyimide
pattern
imidizing
polyimide precursor
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Koji Fujisaki
藤崎　康二
Shunichi Numata
俊一 沼田
Takao Miwa
崇夫 三輪
Takae Ikeda
池田　孝栄
Hisae Shimanoki
嶋之木　久恵
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Hitachi Ltd
Resonac Corp
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Hitachi Chemical Co Ltd
Hitachi Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ポリイミド膜のパターン形成法に係わり、特
に、該膜を半導体装置の層間絶縁膜、メモリー素子のα
線遮蔽膜、フレキシブルプリント板の基板、あるいはＴ
ＡＢ方式半導体装置のキャリヤフィルム等として用いた
電子装置に関する。
〔従来の技術〕
従来、半導体装置をはじめ各種の電子装置には、ポリイ
ミドが絶縁膜や基板として用いられている。
これらのポリイミドのパターンを形成する方法には、 ■　打抜き法 ■　エツチング法 ■　感光性ポリイミドを用いたフォトリソグラフィ法 がよく知られている。
特に、上記■の「エツチング法」は、塩基性溶液、例え
ば、Ｎ　ａ　ＯＨ水溶液を用いて、ポリイミドの分子鎖
を分解し溶比する湿式法と、酸素あるいはフッ化炭素と
酸素の混合ガスのプラズマ、またはイオンを用いて、エ
ツチングする乾式法が知られている。
これらの、■または■の方法は、適用される装置の用途
や、要求されるパターン精度等によって使い分けられて
いる。
〔発明が解決しようとする課題〕
このうち、■の「打抜き法」は、フレキシブルプリント
板やフィルムキャリア方式の半導体装置に使用されてい
るが、寸法精度が劣ることや、ポリイミドフィルムを電
子装置上に設けたままでポリイミドにパターンを形成す
ることができないなどの間層があった。
また、■の「エツチング法」の湿式法〔斉木、向、大久
保、原因、信学論（Ｃ）　、Ｊ６３−Ｃ（９）。
５８６頁（１９８０））は、ポリイミドの種類によって
エツチング速度に著しく差があり、また、膜厚の厚い場
合には、エツチングに長時間を要するために。
マスクが剥離するなどの問題があった。
また、エツチング液であるＮａＯＨ，ＫＯＨ、ヒドラジ
ンなどの溶液が半導体等を汚染し、なかでも特にヒドラ
ジンは、人体に対する毒性も強く公害問題となっていた
。
一方の乾式法は、湿式法よりさらにエツチングに長時間
を要し、半導体素子へのダメージも大きいなどの問題が
ある。
■の「感光性ポリイミドを用いたフォトリングラフィ法
」は、膜厚が厚いと光が十分透過しなくなり、そのため
に感光しなかったり、膜厚が薄い場合でもファインパタ
ーン形成の場合には問題があった。
本発明の目的は、上記の課題を解決するためにな−され
たもので、ポリイミド膜のパターンを容易に形成する方
法、並びに該ポリイミド膜を用いた電子装置を提供する
ことにある。
〔課題を解決するための手段〕
本発明は、任意のパターンを有するポリイミド膜のパタ
ーン形成方法において、前記ポリイミドの前駆体膜を形
成し、該膜を形成しようとするパターンのネガティブ状
にマスクし、前記前駆体膜の非マスク部をイミド化剤を
用い化学的手法によってイミド化し、次いで前記マスク
および該マスクによって被覆されていた前記前駆体を除
去することを特徴とするポリイミド膜のパターン形成方
法、並びに該ポリイミド膜を用いた電子装置にある。
例えば、ポリイミドの前駆体フィルムまたは塗膜上に、
フォトレジストなどのマスク材でパターンを形成し、そ
の後イミド化剤を含む溶液を用いて、非マスク部の前駆
体をイミド化しポリイミドとすることによって耐溶剤性
を高め、その後、マスクと、そのマスクの下のポリイミ
ド前駆体を、溶解度の差を利用して除去する方法である
。
前記ポリイミド前駆体としては、ポリアミック酸が一般
的であるが、その他のエステル化アミック酸、酸二無水
物とジイソシアネートとの反応生成物などが使用できる
。
これらポリイミドの骨格としては、例えば、芳香族アミ
ノカルボン酸の重合体、芳香族ジアミンあるいはジイソ
シアネートと芳香族テトラカルボン酸を出発原料とする
もの等がある。
該ポリイミドの前駆体としては、次のような化学構造を
有するものが挙げられる。
（式中Ａｒ１は２価の芳香族基、Ａｒ２は４価の芳香族
基、Ｒは水素原子またはアルキル基を示し、ｍ、ｎは１
以上の数を表す。） こうしたポリイミド前駆体としては、芳香族アミノジカ
ルボン酸誘導体の単独重合、または芳香族ジアミン或い
は芳香族イソシアネートと、テトラカルボン酸誘導体と
の反応によって得ることができる。テトラカルボン酸誘
導体としては、エステル、酸無水酸、酸塩化物がある。
特に酸無水物は合成上好ましい。
前記、アミノジカルボン酸誘導体の具体例を挙げると、
４−アミノフタル酸、４−アミノ−５−メチルフタル酸
、４−（ｐ−アニリノ）−フタル酸、４−（３，５−ジ
メチル−４−アニリノ）フタル酸、或いはこれらのエス
テル、酸無水物、酸塩化物がある。
一方、芳香族ジアミンとしては、ｐ−フェニレンジアミ
ン、２，５−ジアミノトルエン、２，５−ジアミノキシ
レン、ジアミノキシレン（２、３、５。
６−チトラメチルフエニレンジアミン）、２，５−ジア
ミノベンシトリフルオライド、　２，５−ジアミノアニ
ソール、２．５−ジアミノアセトフェノン、　２，５−
ジアミノベンゾフェノン、　２，５−ジアミノジフェニ
ル、　２，５−ジアミノフルオロベンゼン、ベンジジン
、０−トリジン、ｍ−トリジン、３．３’、５．５’−
テトラメチルベンジジン、３．３′−ジメトキシベンジ
ジン、３，３′−ジ（トリフルオロメチル）ベンジジン
、３．３′−ジアセチルベンジジン、３，３′−ジフル
オロベンジジン、オクタフルオロベンジジン、　４　、
４　”−ジアミノターフェニル、　４．４”ゝ−ジアミ
ノクォーターフェニル等の直線状のコンフォメーション
を有するもの、ｍ−フェニレンジアミン、４，４′−ジ
アミノジフェニルメタン、１，２−ビス（アニリノ）エ
タン、４，４−ジアミノジフェニルエーテル、ジアミノ
ジフェニルスルフォン、２，２−ビス（ｐ　−アミノフ
ェニル）プロパン、　２．２−ビス（ｐ−アミノフェニ
ル）へキサフルオロプロパン、　　３．３’−ジメチル
−４，４′−ジアミノジフェニルエーテル、　　３．３
’−ジメチル−４，４′−ジアミノジフェニルメタン、
ジアミノトルエン、ジアミノベンシトリフルオライド、
１，４−ビス（ｐ−アミノフェノキシ）ベンゼン、　４
，４−ビス（ｐ−アミノフェノキシ）ビフェニル、ヘキ
サフルオロプロパン、２．２−ビス（４−（ｐ−アミノ
フェノキシ）フェニル〕プロパン、２，２−ビス（４−
（ｍ−アミノフェノキシ）フェニル〕プロパン、２，２
−ビス〔４−（ｐ−アミノフェノキシ）フェニル〕へキ
サフルオロプロパン、２，２−ビス（４−（ｍ−アミノ
フェノキシ）フェニル〕へキサフルオロプロパン、２，
２−ビス（４−（ｐ−アミノフェノキシ）−３，５−ジ
メチルフェニル〕へキサフルオロプロパン、２，２−ビ
ス［４−（ｐ−アミノフェノキシ）−３，５−ジトリフ
ロロメチルフェニル］へキサフルオロプロパン、Ｐ−ビ
ス（４−アミノ−２−トリフルオロメチルフェノキシ）
ベンゼン、４．４′−ビス（４−アミノ−２−トリフロ
ロメチルフェノキシ）ビフェニル、　４，４′−ビス（
４−アミノ−３−トリフロロメチルフェノキシ）ビフェ
ニル、　４，４′−ビス（４−アミノ−２−トリフロロ
メチルフェノキシ）ビフェニルスルフォン、４，４′−
ビス（３−アミノ−５−トリフロロメチルフェノキシ）
ビフェニルスルフォン、　２，２−ビス［４−（ｐ−ア
ミノ−３−トリフロロメチルフェノキシ）フェニル〕へ
キサフルオロプロパン、ジアミノアントラキノン、４，
４−ビス（３−アミノフェノキシフェニル）ジフェニル
スルフォン、　１，３−ビス（アニリノ）へキサフルオ
ロプロパン、　１，４−ビス（アニリノ）オクタフルオ
ロブタン、　１，５−ビス（アニリノ）デカフルオロペ
ンタン、　１，７−ビス（アニリノ）テトラデカフルオ
ロへブタン、−散大 ％式％ （Ｒ５−Ｒ？は２価の芳香族基、Ｒ，、Ｒ，は１価の芳
香族基、Ｐｒｑは１より大きい整数、）で示されるジア
ミノシロキサン等があり、またこれらのジイソシアネー
ト化合物がある。
本発明に用いるテトラカルボン酸誘導体としては、ピロ
メリット酸、メチルピロメリット酸、ジメチルピロメリ
ット酸、ジ（トリフルオロメチル）ピロメリット酸、３
．３’４．４’−ビフェニルテトラカルボン酸、５．５
’−ジメチル−３，３’、４．４’−ビフェニルテトラ
カルボン酸−ｐ−（３＊４−ジカルボキシフェニル）ベ
ンゼン、２，３．３″、４′テトラカルボキシジフエニ
ル、３．３’４．４’−テトラカルボキシジフェニルエ
ーテル、２，３．３’４′−テトラカルボキシジフェニ
ルエーテル、３゜３’、４．４’−テトラカルボキシベ
ンゾフェノン、２．３．３’、４’　−テトラカルボキ
シベンゾフェノン、２，３，６．７−チトラカルポキシ
ナフタレン、１．４，５．７−チトラカルポキシナフタ
レン、１゜２．５．６−チトラカルポキシナフタレン、
３，３′４．４１−テトラカルボキシジフェニルメタン
、２゜３．３’、４’−テトラカルボキシジフェニルメ
タン、２．２−ビス（３，４−ジカルボキシフェニル）
プロパン、　２，２−ビス（３，４−ジカルボキシフェ
ニル）へキサフロロプロパン、３．３’、４．４’−テ
トラカルボキシジフェニルスルフォン、　３，４，９゜
１０−テトラカルボキシペリレン、２，２−ビス（４−
（３，４−ジカルボキシフェノキシ）フェニル〕プロパ
ン、２，２−ビス［４−（３，４−ジカルボキシフェノ
キシ）フェニル］へキサフルロプロパン、ブタンテトラ
カルボン酸、シクロペンタンテトラカルボン酸などがあ
り、これらの酸無水物、酸塩化物、エステルなどもある
。
前記前駆体ワニスの合成は、一般的には、Ｎ−メチル−
２−ピロリドン（ＮＭＰ）、ジメチルホルムアミド（Ｄ
ＭＦ）、ジメチルアセトアミド（ＤＭＡＣ）、ジメチル
スルフォキサイド（ＤＭＳＯ）、硫酸ジメチル、スルフ
オラン、ブチルラクトン、クレゾール、フェノール、ハ
ロゲン化フェノール、シクロヘキサノン、ジオキサン、
テトラヒドロフラン、アセトフェノンなどの溶液中で、
−２０〜２００℃の範囲で行われる。
本発明において、前駆体ワニスとしては、完全なアミッ
ク酸或いはその誘導体でなく、イミド化がある程度進行
したものでもよい。むしろポリアミック酸は、一部イミ
ド化したものの方が、レジストワニス中の溶剤等の影響
を受けにくいので好ましい、しかし、イミド化も進み過
ぎると、後のマスク、または該マスクによってイミド化
を防いだポリイミド前駆体部分の除去作業が困難となる
。
また、フィルムまたは被膜とした前駆体ワニスにベタ付
きがあると、フォトレジスト等のマスクパターンの形成
に悪影響を及ぼす。
本発明において、前記ポリイミド膜と該膜を形成する基
材との接着性が要求される場合、基材が無機質の場合は
、その表面を粗化したり、またはシランカップリング剤
、チタネートカップリング剤、アルミアルコレート、ア
ルミニウムキレート、ジルコニウムキレート、アルミニ
ウムアセチルアセトンなどを用いて表面処理することが
好ましい。
また、これらの表面処理剤をポリイミド中に添加するこ
ともできる。
本発明において、前駆体ワニスの流動性をコントロール
する。あるいは熱膨張係数または弾性率の調節のために
、無機質、有機質、または、金属などの粉末、繊維、チ
ョップトストランドなどを。
目的を失わない範囲で混合してもよい。
該ポリイミド前駆体膜の形成は、一般的なスピンコード
、或いは、印刷等によって行うことができる。
次に、本発明で使用する前記イミド化剤としては、無水
酢酸／ピリジン、トリフルオロ酢酸無水物／ピリジン、
トリフェニルフォスファイト／三級アミン（ピリジン、
トリメチルアミン、イミダゾールなど）、カルボジイミ
ド、シアナミド、イナジン、アルコキシアセチレンなど
がある。
上記イミド化剤は、単独、あるいはマスクを溶かさない
溶剤で希釈して用いる。
マスクパターンを形成した後、前記イミド化剤中に浸漬
する等の方法によって反応させイミド化する。これによ
って、マスクされていない部分のポリアミック酸がイミ
ド化される。
次いで、マスクと該マスクによって覆われているポリイ
ミド前駆体を、溶解除去することによって目的とするポ
リイミドパターンが形成される。
上記のマスクと、イミド化していない部分のポリイミド
前駆体を溶解除去する溶剤としては、Ｎ−メチル−２−
ピロリドン（ＮＭＰ）、ジメチルホルムアミド（ＤＭＦ
）　、ジメチルアセトアミド（ＤＭＡＣ）、ジメチルス
ルフォキサイド（ＤＭＳＯ）、硫酸ジメチル、スルフオ
ラン、ブチルラクトン、クレゾール、フェノール、ハロ
ゲンかフェノール、シクロヘキサノン、ジオキサン、テ
トラヒドロフラン、アセトフェノン、テトラメチルアン
モニウムヒドロキシド（ＴＭＦ）　、けい酸ナトリウム
溶液等がある。
これらの溶剤は、マスク材の種類によって溶解性が異な
るので、マスク材に合った溶剤を選択することが大切で
ある。
上記のイミド化剤によってイソイミド環ができることも
あるが、これもポリアミック酸に比べて溶解性が著しく
違うが、同様にパターンを形成することができる。なお
、該イソイミド環は、後加熱によって、容易にイミド環
に変換することができる。
本発明の化学イミド他方は、比較的低温でイミド化でき
ることが特徴の一つであるが、耐熱性が要求される場合
にはポリイミドのＴｇ付近の温度で、後加熱するのがよ
い。
前記、マスク材としては、一般的に用いられているフォ
トレジストがある。こうしたものとしては、ネガ型レジ
スト、例えば、重クロム酸系水溶性フォトレジスト、非
重クロム系水溶性フォトレジスト、或いはフォトポリマ
系油溶性フォトレジストでゴム系レジストと呼ばれてい
る芳香族ビスアジド化合物をキシレンに溶解したものが
る。また、ポジ型レジストとしては、ナフトキノンジア
ジド化合物のスルフォン酸エステルとノボラック樹脂と
をセロソルブ系の溶剤に溶解したものがあるが、塗料等
も用いることができる。
さらに、目的によっては、ＡＵ、Ｃｒ、Ｃｕ、Ｎｉなど
の金属、Ｓｉｎ、、ＳｉＮ、ＴｉＮ、Ｃなどの無機膜も
用いることができる。
これらの金属、あるいは無機膜をマスク材として用いる
場合には、これらの除去には前記の溶剤を用いて溶解除
去すると云うわけには行かない。
このためには、まず金属あるいは無機膜のマスク材を除
去し、次いでその下のポリイミド前駆体を除去すること
が必要である。前記、金属あるいは無機膜のマスクの除
去方法としては、例えば、アルミニウムの場合は燐酸、
酢酸、硝酸の混合水溶液を、また、ＳｉＯ□の場合には
ふつ酸水溶液等を用いて除去する。
マスクとしての機能は、前記イミド化剤の浸透速度がポ
リイミド前駆体膜に比較して十分遅いことが重要である
。また、シリコーン樹脂などが配合されたマスク材の場
合は、そのままではイミド化剤がマスクを浸透するため
効果が乏しいが、表面を酸素プラズマなどで処理するこ
とにより、表面にＳ　ｉ　Ｏ，ＪＩＩが形成されるので
、マスク効果を上げることもできる。
本発明は、パターン精度が２μｍ以上のもののパターン
形成に、特に有効で１例えば次に挙げる電子装置等の絶
縁膜等のパターン形成に利用できる。
（１）　半導体装置の絶縁膜 （２）　　ＬＳＩのα線遮蔽膜 （３）　薄膜磁気ヘッドの配線絶縁膜 （４）　ファクシミリ等の感熱ヘッドの絶縁膜（５）　
高密度実装基板の配線用絶縁膜（６）　磁気バブルメモ
リ素子の絶縁膜（７）　液晶表示素子の配向膜 （８）　フレキシブルプリント板の基板（９）　　　Ｉ
Ｃ，ＬＳＩのキャリヤフィルム〔作用〕 ポリイミド前駆体膜上に設けたパターンマスクによって
、ポリイミド前駆体膜が選択的にイミド化され、該膜の
イミド化された部分とイミド化されなかった部分の溶剤
に対する溶解性の差によって、任意のパターンのポリイ
ミド膜が形成できるのである。
〔実施例〕
以下、本発明を実施例によって具体的に説明する。
実施例１〜１０ 第９図は、本発明のポリイミドパターンの形成工程を示
す断面略図である。
第９図（ａ）は、基板（シリコンウェハ）１上に配線層
（アルミニウム）３を形成し、その上面にポリイミド前
駆体膜４′を被覆したものである。
このポリイミド前駆体膜４′は、第１表に示す各芳香族
ジアミン１モルと芳香族テトラカルボン酸二無水物１モ
ルとを、それぞれＮ−メチル−２−ピロリドン（ＮＭＰ
）中で０〜５０℃で反応し、得られた該前駆体ワニスを
スピンコードした後、１００℃で１時間加熱して得た膜
厚５〜５０μｍの皮膜である。
第９図（ｂ）は、図（ａ）のポリイミド前駆体膜４′上
の全面にポジ型レジスト（東京応化工業製二〇ＦＰＲ８
００）をスピンコードし、９０〜１００℃で３０分乾燥
して得たフォトレジスト層５を形成したものである。
第９図（ｃ）は、図（ｂ）のポリイミド前駆体膜４′に
、外部導体との接続用の接続孔６〔図（ｅ）参照〕を形
成するため、該当する部分の上の前記フォトレジスト層
５′を露光、現像によって形成したものである。
なお、上記接続孔６の部分以外を紫外線ランプ（白色光
、５００Ｗ：大日本科研製）により３０秒間露光し、次
いで、０ＦＰＲ用現像液ＮＭＤ−３（東京応化工業層）
を用いて現像した。その結果、フォトレジスト層５の露
光部が溶解、除去された。
第９図（ｄ）は、上記図（ｃ）で示すものを、第２表に
示したイミド化剤に、それぞれ所定時間浸漬して、フォ
トレジスト層５′で被覆した部分以外のポリイミド前駆
体膜４′を、前記イミド化剤を用いてイミド化しポリイ
ミド膜４を形成したものである。
そして第９図（ｅ）は９図（ｄ）のフォトレジスト層５
′と非イミド化部分のポリイミド前駆体膜４′を、選択
的に溶解し得る溶剤（ＮＭＰ）中に浸漬して溶解、除去
し、目的とする接続孔６を有するポリイミドパターンを
形成したものである。
本実施例においては、フォトレジストとポリイミド前駆
体膜をそれぞれ溶解する２種の溶剤を用いて溶出したが
、フォトレジストとポリイミド前ｌｉｔ体膜を同じ溶剤
を用いて溶解除去してもよい。
上記実施例は、配線基板のモデルを示して説明したが、
次に本発明を各種の電子装置等に適用した場合の例を、
図面を用いて説明する。
第１図は、多層配線構造を有するＬＳＩの断面図である
。
表面にＳｉｎ、膜２を有する半導体基板１に金属被膜を
形成し、これを公知のエツチング法で不要部分の金属被
膜を除去して、所望の配線パターンを有する第１の配線
３を設ける。該配置ｌＡ３はＳｉｎ、膜２の所定の個所
に設けたスルホールを介して半導体素子と電気的に接続
される。次に。
本発明のポリイミド前駒体ワニスをスピンコードし、前
記実施例１と同様にしてポリイミド膜４のパターンを形
成した。
上記のポリイミド膜４上に前記と同様にして金属被膜か
らなる第２の配線３′を形成し、第１の配ｌｌＡ３と電
気的に接続することによって回路を形成した。
上記によって得られた素子は、更にエポキシ系樹脂組成
物８から成る保護層を設け、２層の配線構造を有する半
導体素子を作成した。
なお、上記においては、エポキシ系樹脂組成物８からな
る保護層を設けたが、目的によっては、該保護層は形成
しなくともよい。
第２図はα線遮蔽膜を有するメモリ素子の断面図である
。
シリコンチップから成るメモリー素子９がチップ支持基
板１１に固着され、外部リード（図示せず）とメモリー
素子９はボンディングワイヤ１０で接続されている。上
記メモリー素子９の表面はウラン、トリウムの含有量が
１ｐｐｂ以下であるポリイミド膜からなるα線遮蔽＠８
’　を設けた。
該α線遮蔽膜は、膜厚が２０〜５０μｍと厚いために、
従来のエツチング法ではエツチングに長時間を要したり
、レジストマスクが剥離するなどの問題があった。しか
し、本発明を適用することによって、加工時間が短縮で
き、しかも膜厚がばらついたり、エツチングレジストが
残ると云う問題が解決された。
なお、上記メモリー素子は、必要に応じ、エポキシ樹脂
組成物等でトランスファモールドしてパッケージングす
ることもできる。
第３図は薄膜磁気ヘッドの断面図である。
下部アルミナ１２、下部磁性体１３およびギャップアル
ミナ１４から構成された基体上に、第１導体コイル１５
と第２導体コイル１７をポリイミド層間絶縁膜１６で絶
縁されている。この上部を上記磁性体１８が設けられて
いる。
前記層間絶縁膜１６に本発明の方法でパターン化したポ
リイミド膜を用いた。これによって、前記導体コイルの
劣化もなく、かつ、導体コイルによる段差が著しく緩和
された。平坦な眉間絶縁膜が形成された。
また、従来上記層間絶縁膜１６の形成には、ポリイミド
前駆体の加熱硬化、およびパターン形成のためのエツチ
ングにより導体コイルの劣化が心配であったが、本発明
を適用することによって、こうした問題が解決された。
第４図は磁気バブルメモリ素子の断面図である。
ガーネット基板２１上にセットしたコンダクタ２０をポ
リイミド絶縁膜２２で覆い、その上にパーマロイ２３を
形成している。上記絶縁膜２２を本発明の方法によって
ポリイミドパターン膜を形成した。
これによって、高温加熱によるコンダクタ２０の劣化が
防止され、該磁気バルブ素子の信頼性が向上した。また
、該ポリイミド絶縁膜に低熱膨張性ポリイミドを使用す
ることにより、該膜と基板（無機材料）等の間の熱応力
を小さくすることができる。
第５図は高密度配線板の断面図である。
シリコーンウェハ基板１上に熱酸化Ｓｉｎ、膜２が形成
されており、該膜上に第１の銅配線２５が形成されてい
る。そして絶縁膜２２を介して第２の銅膜［２５が形成
されており、さらにその上には絶縁膜２２が形成されて
いる。更に、Ｃｒ／Ｎ　ｉ　／　Ａ　ｕからなる３層膜
２７を介してＰｂ／Ｓｎ電極２８が設けられている。
上記において、絶縁膜２２として本発明の方法によって
形成したポリイミドパターン膜を用いた。
ポリアミック酸を銅膜上に塗布し、加熱硬化するとポリ
アミック酸に含まれているカルボン酸によって銅が溶解
し、これがイミド環を熱分解してポリイミド膜を劣化さ
せると云う問題がある。
本発明の場合は、低温でイミド化反応を行なうので、こ
うした銅の溶解がないので、上記問題はほとんど起きな
い。
第６図は、液晶表示装置の断面図である。
液晶表示装置においては、液晶配向膜としてポリイミド
膜が用いられているが、該ポリイミド配向膜の形成（ポ
リアミック酸を加熱閉環してイミド化する）には２５０
℃以上の加熱が必要である。
こうした高温の加熱は、素子特性に影響を及ぼすので好
ましくない。
本発明の化学イミド化はこうした高温で加熱する必要が
ないので、特に効果が大きい。
液晶セルの基板としては、透明なガラス基板２９上に基
板ガラスからのアルカリイオン防止膜として薄いＳｉｎ
、膜３２をＳＯＧ　（スピンオングラス）法で形成し、
その上に表示パターンに対応した形状の透明導電膜３１
を定法によって形成したものを用いた。この基板の液晶
と接する面に、実施例１と同様な方法にっよってポリイ
ミドまくの配向膜３３を設け、ラビング法により配向処
理を施した。
上記基板を２枚用いて第６図に示すような液晶セルを構
成した。該液晶セルにネマチック液晶３４を注入、２枚
の偏光板（図示せず）で挟持し、駆動回路（図示せず）
を付設して液晶表示装置を作成した。
該表示装置は、従来の高温加熱閉環によるポリイミド配
向膜を設けたものに比べて、液晶のプレチルトの安定性
が優れていることが分かった。
第７図はフレキシブルプリント基板の断面である。
銅箔に直接ポリイミド前翻体ワニスを塗布し、１００〜
２００℃で加熱した後、上記ポリイミド前駆体膜を化学
イミド化した０次いで、銅箔をエツチングして配線層３
を形成したフレキシブルプリント基板を作成した。ポリ
イミド膜４は低温で形成されるために、銅板の酸化劣化
が起こりにくく、かつ、銅箔に直接ポリイミドフィルム
を形成できるので、接着強度の大きなフレキシブルプリ
ント基板が得られる。
また、図には示していないが、ポリイミドフィルム側に
、実施例１と同様にしてスルホールを設けることにより
、多層配線や各種素子を取付け、該フレキシブルプリン
ト板の実装密度を上げることができる。
第８図はＬＳＩ搭載プリント配線板の断面図である。
金属製基板３７にフィルムキャリヤ方式でＬＳＩ３８を
埋設されており、ＬＳＩは半田バンプと半田ボール４１
を介して銅配線３５と接続されている。そして、ポリイ
ミド層間絶縁膜２２によって多層化され、その最上部を
キャリヤフィルム３９で被覆し、端子４ｏによって外部
と接続される。
層間絶縁膜に本発明のポリイミド膜を用いたことにより
、キャリヤフィルムの裏面から、端子を取り出すことが
可能となり、高密度の実装基板が得られた。また、銅と
ポリイミドとの反応による間層がなくなった。
〔発明の効果〕
本発明によれば、従来、長時間を要したパターン形成を
短時間で行うことができる。また、高温加熱の必要がな
いので、他の材料を劣化させることが極めて少ない。
また、パターン化の作業条件も、ポリイミドの種類の違
いによる差があまりなく、かつ、使用する溶液等も従来
のウェットエツチング液のような毒性があまり無いので
、作業性が優れている。
【図面の簡単な説明】
第１図は多層配線構造を有するＬＳＩの断面図、第２図
はα線遮蔽膜を有するメモリ素子の断面図、第３図は薄
膜磁気ヘッドの断面図、第４図は磁気バブルメモリ素子
の断面図、第５図は銅導体を有するポリイミド高密度配
線板の断面図、第６図は液晶表示装置の断面図、第７図
はフレキシブルプリント板の断面図、第８図はＬＳＩ搭
載プリント配線板の断面図、第９図は本発明のポリイミ
ドパターンの形成工程を示す断面略図である。 １．１１，２１，３７・・・基板、２．・・・Ｓ　ｉ　
Ｏ２膜、３．３′・・・配線層、４′・・・ポリイミド
前駆体膜、４・・・ポリイミド膜、５，５′・・・フォ
トレジスト層、６・・・接続孔、８・・・エポキシ系樹
脂組成物、８′α線遮蔽層、９・・・メモリー素子、１
０・・・ボンディングワイヤ、１２・・・下部アルミナ
、１３・・・下部磁性体、１４・・・ギャップアルミナ
、１５・・・第１導体コイル、１６．２２・・・絶縁膜
、１７・・・第２導体コイル、２０・・・コンダクタ、
２３・・・パーマロイ、２５．３５・・・銅配線、２７
−Ｃｒ／Ｎｉ／Ａｕの３ＷＪ膜、２８−　Ｐ　ｂ　／　
Ｓ　ｎ電極、２９−・・ガラス基板、３１・・・透明導
電膜、３３・・・配向膜、３４・・・液晶、３８・・・
ＬＳｒ、３９・・・キャリヤフィルム、４０・・・端子
、４１・・・半田ボール。 第１　図 第５図 第２図 第６図 第７図 ２２　　・絶縁膜 ２５、３５・・銅配線 ２７−＝　Ｃｒ／Ｎｉ／Ａｕの３層膜 １０・・ボンディングワイヤ 第８図 ３１　　　透明導電膜 ３３　・・配向膜 ２３・・パーマロイ 第９図 （ａ） （ｂ） （ｅ） １・・・基板 ３・・・配線層 ４′・・　ポリイミド前駆体膜 ５．５′・・・フォトマスク層 ６・・・接続孔

Claims (19)

    【特許請求の範囲】
  1. １．　ポリイミド前駆体膜にネガティブパターンのマス
    クを形成し、前記前駆体膜の非マスク部をイミド化剤を
    用いてポリイミド化する工程、前記マスクと、該マスク
    部の前記ポリイミド前駆体を除去する工程、 を含むことを特徴とするポリイミド膜のパターン形成方
    法。
  2. ２．　ポリイミド前駆体膜にネガティブパターンのマス
    クを形成し、前記前駆体膜の非マスク部をイミド化剤を
    用いてポリイミド化する工程、前記マスクを除去する工
    程、 前記マスク部の前記ポリイミド前駆体を除去する工程、 を含むことを特徴とするポリイミド膜のパターン形成方
    法。
  3. ３．　回路基板上にポリイミド前駆体膜を形成する工程
    、 該膜面にネガティブパターンのマスクを形成し、前記前
    駆体膜の非マスク部をイミド化剤を用いてポリイミド化
    する工程、 前記マスクと、該マスク部の前記ポリイミド前駆体を除
    去する工程 を含むことを特徴とする回路基板のポリイミド膜のパタ
    ーン形成方法。
  4. ４．　回路基板上にポリイミド前駆体膜を形成する工程 該膜面にネガティブパターンのマスクを形成し、前記前
    駆体膜の非マスク部をイミド化剤を用いてポリイミド化
    する工程、 前記マスクを除去する工程、 該マスク部の前記ポリイミド前駆体を除去する工程 を含むことを特徴とする回路基板のポリイミド膜のパタ
    ーン形成方法。
  5. ５．　回路基板上にポリイミド前駆体膜のパターンを形
    成する工程、 該前駆体膜をイミド化剤を用いてポリイミド化する工程
    、 を含むことを特徴とするポリイミド膜のパターン形成方
    法。
  6. ６．　回路基板上にポリイミド前駆体膜を形成する工程
    、 該膜面にネガティブパターンのマスクを形成し、前記前
    駆体膜の非マスク部をイミド化剤を用いてポリイミド化
    する工程、 前記マスクと、該マスク部の前記ポリイミド前駆体を有
    機溶剤を用いて除去する工程、 を含むことを特徴とするポリイミド膜のパターン形成方
    法。
  7. ７．　電子装置の絶縁層が、ポリイミド前駆体パターン
    をイミド化剤によりイミド化して得たポリイミドパター
    ン膜を有することを特徴とする電子装置。
  8. ８．　半導体素子の表面とその表面に形成された多層配
    線の絶縁膜が、ポリイミド前駆体膜のパターンをイミド
    化剤によりイミド化して得たポリイミドパターン膜を有
    することを特徴とする半導体装置。
  9. ９．　半導体素子の活性領域が、ポリイミド前駆体膜の
    パターンをイミド化剤によりイミド化して得たポリイミ
    ドパターン膜で被覆されていることを特徴とする半導体
    装置。
  10. １０．　半導体メモリー素子の表面に設けられたα線遮
    蔽層が、ポリイミド前駆体膜パターンをイミド化剤によ
    りイミド化して得たポリイミド膜であることを特徴とす
    る半導体メモリー装置。
  11. １１．　半導体素子の活性領域が、ポリイミド前駆体膜
    のパターンをイミド化剤によりイミド化して得たポリイ
    ミドパターン膜で被覆され、かつ、樹脂組成物により封
    止されていることを特徴とする半導体装置。
  12. １２．　絶縁基板上に設けた下部磁性体層と、該下部磁
    性体層とギャップ薄膜を介し絶縁層により絶縁された導
    体層と、該導体層と絶縁層で絶縁された上部磁性体層を
    有する薄膜磁気ヘッドにおいて、前記絶縁層がポリイミ
    ド前駆体膜のパターンをイミド化剤によりイミド化して
    得たポリイミドから成ることを特徴とする薄膜磁気ヘッ
    ド。
  13. １３．　配線が施された基板上および配線と配線との間
    に絶縁層を有する感熱ヘッドにおいて、前記絶縁層がポ
    リイミド前駆体膜のパターンをイミド化剤によりイミド
    化して得たポリイミドから成ることを特徴とする感熱ヘ
    ッド。
  14. １４．　磁性基板上に導体パターンを有し、該導体パタ
    ーンと上部磁性体パターンとの間に絶縁層を有する磁気
    バブルメモリ素子において、前記絶縁層がポリイミド前
    駆体膜のパターンをイミド化剤によりイミド化して得た
    ポリイミドから成ることを特徴とする磁気バブルメモリ
    素子。
  15. １５．　セラミックス基板上に薄膜の絶縁層を介して多
    層配線された高密度配線板において、前記絶縁層がポリ
    イミド前駆体膜のパターンをイミド化剤によりイミド化
    して得たポリイミドから成ることを特徴とする高密度配
    線板。
  16. １６．　透明電極を備え少なくとも一方が透明な一対の
    基板と、該基板間に挟持された液晶層と、前記基板と液
    晶層との間に設けられた液晶配向膜を備えた液晶表示素
    子において、前記液晶配向膜がポリイミド前駆体膜のパ
    ターンをイミド化剤によりイミド化して得たポリイミド
    から成ることを特徴とする液晶表示素子。
  17. １７．　ポリイミド基板と金属配線とからなるフレキシ
    ブルプリント板において、該ポリイミド基板がポリイミ
    ド前駆体膜をイミド化剤によりイミド化して得たポリイ
    ミドから成ることを特徴とするフレキシブルプリント基
    板。
  18. １８．　基板に搭載された半導体素子が配線と接続され
    、該配線が層間絶縁膜によって絶縁され、キャリヤフィ
    ルムで被覆されて成る半導体素子搭載プリント配線板に
    おいて、 前記層間絶縁膜およびキャリヤフィルムが、ポリイミド
    前駆体膜のパターンをイミド化剤によりイミド化して得
    たポリイミド膜から成ることを特徴とする半導体素子搭
    載プリント配線板。
  19. １９．　ポリイミド前駆体膜を、イミド化剤により選択
    的にイミド化して成ることを特徴とするポリイミド膜。
JP1066776A 1989-03-18 1989-03-18 ポリイミド膜のパターン形成方法および該膜を用いた電子装置 Pending JPH02247232A (ja)

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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04334087A (ja) * 1991-05-09 1992-11-20 Sumitomo Bakelite Co Ltd フレキシブル印刷回路用基板の製造方法
JPH04363089A (ja) * 1991-05-09 1992-12-15 Sumitomo Bakelite Co Ltd ポリアミック酸フィルム
JPH0575223A (ja) * 1991-09-17 1993-03-26 Sumitomo Bakelite Co Ltd 開口部を有する表面にポリアミツク酸層のあるポリイミドフイルム及びこれを用いたフレキシブル印刷回路用基板乃至回路板
JPH0633175A (ja) * 1992-07-16 1994-02-08 Daido Metal Co Ltd アルミニウム合金軸受
JPH0683049A (ja) * 1992-03-13 1994-03-25 Internatl Business Mach Corp <Ibm> ポリイミドのネガティブ像形成方法
JP2011114266A (ja) * 2009-11-30 2011-06-09 Nikon Corp 固体撮像装置及び固体撮像装置用パッケージ
JP2012511595A (ja) * 2008-12-11 2012-05-24 エフピーイノベイションズ パターンを組み込んだ虹色固体ナノ結晶セルロースフィルム及びその製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5609914A (en) * 1995-05-02 1997-03-11 E.I. Du Pont De Nemours And Company Method for preparing high resolution polyimide images using non-photosensitive layers of poly(amic acid) or salts thereof
US5990564A (en) * 1997-05-30 1999-11-23 Lucent Technologies Inc. Flip chip packaging of memory chips

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04334087A (ja) * 1991-05-09 1992-11-20 Sumitomo Bakelite Co Ltd フレキシブル印刷回路用基板の製造方法
JPH04363089A (ja) * 1991-05-09 1992-12-15 Sumitomo Bakelite Co Ltd ポリアミック酸フィルム
JPH0575223A (ja) * 1991-09-17 1993-03-26 Sumitomo Bakelite Co Ltd 開口部を有する表面にポリアミツク酸層のあるポリイミドフイルム及びこれを用いたフレキシブル印刷回路用基板乃至回路板
JPH0683049A (ja) * 1992-03-13 1994-03-25 Internatl Business Mach Corp <Ibm> ポリイミドのネガティブ像形成方法
JPH0633175A (ja) * 1992-07-16 1994-02-08 Daido Metal Co Ltd アルミニウム合金軸受
JP2012511595A (ja) * 2008-12-11 2012-05-24 エフピーイノベイションズ パターンを組み込んだ虹色固体ナノ結晶セルロースフィルム及びその製造方法
JP2011114266A (ja) * 2009-11-30 2011-06-09 Nikon Corp 固体撮像装置及び固体撮像装置用パッケージ

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