JP2020155596A - 半導体装置 - Google Patents

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健史 藤森
聡一郎 茨木
Soichiro Ibaraki
聡一郎 茨木
山下　真司
Shinji Yamashita
真司 山下
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Abstract

【課題】本発明の一つの実施形態は、実装される半導体チップの信頼性を向上できる半導体装置を提供することを目的とする。【解決手段】本発明の一つの実施形態によれば、基板と半導体チップと導電膜と半導体装置が提供される。基板は、主面を有する。半導体チップは、ＳＲＡＭ回路が搭載された表面を有する。半導体チップは、表面が主面に対面した状態で主面に複数のバンプ電極を介して実装されている。導電膜は、主面又は表面に配されている。導電膜は、複数のバンプ電極の間を平面的に延びている。主面又は表面における導電膜が配される領域は、主面に垂直な方向から透視した場合にＳＲＡＭ回路に重なる。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
基板の主面に複数のバンプ電極を介して半導体チップが実装されて半導体装置が構成されることがある。このとき、実装される半導体チップの信頼性を向上することが望まれる。
特開２００２−１７０８２６号公報
本発明の一つの実施形態は、実装される半導体チップの信頼性を向上できる半導体装置を提供することを目的とする。
本発明の一つの実施形態によれば、基板と半導体チップと導電膜と半導体装置が提供される。基板は、主面を有する。半導体チップは、ＳＲＡＭ回路が搭載された表面を有する。半導体チップは、表面が主面に対面した状態で主面に複数のバンプ電極を介して実装されている。導電膜は、主面又は表面に配されている。導電膜は、複数のバンプ電極の間を平面的に延びている。主面又は表面における導電膜が配される領域は、主面に垂直な方向から透視した場合にＳＲＡＭ回路に重なる。
図１は、実施形態にかかる半導体装置の構成を示す断面図である。 図２は、実施形態における基板及び導電膜の構成を示す平面図である。 図３は、実施形態にかかる半導体装置の製造方法を示す断面図である。 図４は、実施形態の第１の変形例における基板及び導電膜の構成を示す平面図である。 図５は、実施形態の第２の変形例にかかる半導体装置の構成及び製造方法を示す断面図である。 図６は、実施形態の第３の変形例にかかる半導体装置の構成及び製造方法を示す断面図である。 図７は、実施形態の第４の変形例にかかる半導体装置の構成及び製造方法を示す断面図である。 図８は、実施形態の第４の変形例における基板及び導電膜の構成を示す平面図である。 図９は、実施形態の第５の変形例にかかる半導体装置の構成を示す断面図である。
以下に添付図面を参照して、本発明の実施形態にかかる半導体装置を詳細に説明する。なお、この実施形態により本発明が限定されるものではない。
（実施形態）
実施形態にかかる半導体装置は、基板の最も面積が大きい面（主面）に複数のバンプ電極を介して半導体チップがフリップチップ方式で実装されてパッケージとして構成され得る。例えば、半導体装置がＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）である場合、複数のメモリチップがワイヤボンド方式で基板に実装され得るが、コントローラチップがフリップチップ方式で基板に実装され得る。
半導体チップ（コントローラチップ）は、ＳＲＡＭ回路を搭載するが、システムの大規模化の要求により、ＳＲＡＭ回路大が容量化・低電圧化される傾向にある。また、半導体チップ（コントローラチップ）がフリップチップ方式で基板に実装される場合、半導体チップ（コントローラチップ）の表面（ＳＲＡＭ回路）と基板との距離が近くなる。これにより、パッケージ構成部材の一つである、基板（例えば、有機基板）の材料に微量に含まれる放射性物質が発する放射線（例えば、α線）は、半導体チップ（コントローラチップ）に搭載されるＳＲＡＭ回路に入射され得る。この結果、半導体チップに搭載されたＳＲＡＭ回路が放射線（例えば、α線）の影響を受けて誤動作するソフトエラーが発生しやすくなる。
それに対して、基板における複数のバンプ電極に電気的に接続される複数の基板配線（複数のランド配線）をそれぞれ低α線材料で形成することが考えられるが、複数の基板配線は、互いに電気的に分離されるため、実質的に、半導体チップのＳＲＡＭ回路への放射線（例えば、α線）を遮蔽することが困難である。
そこで、本実施形態では、半導体装置において、導電膜を基板の主面に設ける。導電膜は、主面に垂直な方向から透視した場合にＳＲＡＭ回路に重なる。導電膜は、複数のバンプ電極の間を平面的に延びる。これにより、効率的な放射線の遮蔽を目指す。
具体的には、半導体装置１は、図１に示すように構成され得る。図１は、半導体装置１の構成を示す断面図である。
半導体装置１は、基板１０、半導体チップ２０、導電膜３０、複数の半導体チップ４０−１、封止樹脂５０、外部電極６０、及びスペーサ７０を有する。以下では、基板１０の最も面積が大きい面のうちの一つ（表面１０ａ、第１主面）に垂直な方向をＺ方向とし、Ｚ方向に垂直な平面内で互いに直交する２方向をＸ方向及びＹ方向とする。
基板１０は、＋Ｚ側に最も面積が大きい面（表面１０ａ、第１主面）を有し、−Ｚ側に最も面積が大きい別の面（裏面１０ｂ、第２主面）を有する。基板１０の表面１０ａには、半導体チップ２０、導電膜３０、及び複数の半導体チップ４０−１〜４０−ｎがそれぞれ実装され、基板１０の裏面１０ｂには、外部電極６０が実装されている。基板１０の表面１０ａ側に実装された半導体チップ２０、導電膜３０、及び複数の半導体チップ４０は、封止樹脂５０で封止されている。基板１０の裏面１０ｂ側に実装された外部電極６０は、導電物を主成分とする材料で形成され得るとともに、その表面が露出されており、外部から電気的に接続され得る。
基板１０は、例えば、プリント配線板等の有機物を含む有機基板であってもよい。基板１０は、ソルダーレジスト層１１、プリプレグ層１２、コア層１３、導電層１４、及びスルーホール電極１５を有する。ソルダーレジスト層１１は、絶縁物（例えば、絶縁性の有機系物質）を主成分とする材料で形成され得る。ソルダーレジスト層１１の材料は、微量の放射性物質を含み得る。プリプレグ層１２は、絶縁物（例えば、プラスチックなどの有機系物質）を主成分とする材料で形成され得る。プリプレグ層１２の材料は、微量の放射性物質を含み得る。コア層１３は、絶縁物（例えば、プラスチックなどの有機系物質）を主成分とする材料で形成され得る。コア層１３の材料は、微量の放射性物質を含み得る。導電層１４は、導電物（例えば、銅）を主成分とする材料で形成され得る。スルーホール電極１５は、導電物（例えば、銅）を主成分とする材料で形成され得る。
半導体チップ２０は、例えばコントローラチップである。半導体チップ２０は、−Ｚ側に最も面積が大きい面（表面２０ａ、第３主面）を有し、＋Ｚ側に最も面積が大きい別の面（裏面２０ｂ、第４主面）を有する。半導体装置１がＳＳＤである場合、半導体チップ２０は、例えばコントローラチップであり、フリップチップ方式で基板１０に実装され得る。半導体チップ２０の表面２０ａは、基板１０の表面１０ａに対面している。半導体チップ２０は、複数のバンプ電極２１を介して基板１０の表面１０ａにフェイスダウン方式（フリップチップ方式）で実装される。すなわち、半導体チップ２０は、表面２０ａが基板１０の表面１０ａに対面した状態で基板１０の表面１０ａに複数のバンプ電極２１を介して実装される。
半導体チップ２０の表面２０ａには、複数のパッド電極が配されており、複数のパッド電極は、複数のバンプ電極２１を介して基板１０における導電層１４に電気的に接続される。これにより、外部電極６０から導電層１４及びスルーホール電極１５経由で半導体チップ２０に対して所定の信号を送受信させ得る。
基板１０における複数のバンプ電極２１が電気的に接続され得る導電層１４は、基板１０の表面（＋Ｚ側の主面）１０ａ上に、図２に示すようなＸＹ方向に２次元的に配列された複数の電極パターン１４１−１〜１４１−ｎ（ｎは、任意の２以上の整数）を有する。図２は、基板１０の構成を示す平面図である。各電極パターン１４１−１〜１４１−ｎは、互いに異なる信号が伝送され得るため、表面１０ａ上で互いに電気的に分離され得る。
半導体チップ２０の表面２０ａには、ＣＰＵとＳＲＡＭ回路が搭載される。ＳＲＡＭ回路は、ＣＰＵによる作業領域としてデータを一時記憶する。基板１０の表面１０ａは、領域ＦＲＧ１を有する。領域ＦＲＧ１は、半導体チップ２０がフリップチップ方式で基板１０に実装された際、基板１０の表面１０ａに垂直な方向（Ｚ方向）から透視した場合にＳＲＡＭ回路に重なる。領域ＦＲＧ１は、ＳＲＡＭ回路に面積が略等しい（例えば、ＳＲＡＭ回路と数学的におおむね合同である）。領域ＦＲＧ１は、領域ＦＲＧ２の内側に含まれる。領域ＦＲＧ２は、半導体チップ２０がフリップチップ方式で基板１０に実装された際、Ｚ方向から透視した場合に半導体チップ２０に重なる。領域ＦＲＧ２は、半導体チップ２０に面積が略等しい（例えば、半導体チップ２０と数学的におおむね合同である）。すなわち、領域ＦＲＧ２は、Ｚ方向から透視した場合にＳＲＡＭ回路に重なる領域であり、Ｚ方向から透視した場合にＳＲＡＭ回路を内側に含む領域である。
導電膜３０は、基板１０の表面１０ａに配される。例えば、導電膜３０は、表面１０ａにおける領域ＦＲＧ２を覆っている（図１参照）。導電膜３０は、Ｚ方向から透視した場合にＳＲＡＭ回路に重なる。導電膜３０は、Ｚ方向から透視した場合にＳＲＡＭ回路を内側に含む。導電膜３０は、領域ＦＲＧ２において、複数の電極パターン１４１−１〜１４１−ｎの間に平面的に（ＸＹ方向に）延びる。すなわち、導電膜３０は、領域ＦＲＧ２において、複数のバンプ電極２１の間に平面的に（ＸＹ方向に）延びる。導電膜３０は、導電物（例えば、銅）を主成分とする材料で形成され得る。導電膜３０の膜厚は、２３μｍ以上としてもよい。これにより、基板１０に含まれる放射性物質から飛来する放射線（例えば、α線）のエネルギーが９ＭｅＶ以下である場合に、その放射線を導電膜３０で効果的に遮蔽できる。
また、導電膜３０は、領域ＦＲＧ２において、各電極パターン１４１−１〜１４１−ｎを離間して囲っている。すなわち、導電膜３０は、領域ＦＲＧ２において、各バンプ電極２１を離間して囲っている（図１参照）。このとき、導電膜３０は、各電極パターン１４１−１〜１４１−ｎから電気的に絶縁される。導電膜３０は、各バンプ電極２１から電気的に絶縁されている。これにより、導電膜３０は、電位的にフローティングの状態にされ得る。この結果、各バンプ電極２１による信号の送受信が確実に行われ得る。
なお、図示しないが、導電膜３０は、複数の電極パターン１４１−１〜１４１−ｎのうちグランド電位を有する電極パターン１４１に選択的に接続されていてもよい。すなわち、導電膜３０は、複数のバンプ電極２１のうちグランド電位を有するバンプ電極２１に選択的に接続されていてもよい。これにより、導電膜３０は電位的にグランド電位にされ得る。このため、導電膜３０は、外来の電磁波によるＥＭＩノイズ（電磁波ノイズ）を導電膜３０でさらに遮蔽できる。
複数の半導体チップ４０は、例えばそれぞれメモリチップであり、半導体チップ（コントローラチップ）２０に対してスペーサ構造で実装される。すなわち、半導体チップ２０に対するＸＹ方向に離間した位置に、基板１０の表面１０ａからの半導体チップ２０の実装高さより厚いスペーサ７０が配される。複数の半導体チップ４０は、スペーサ７０の＋Ｚ側で積層される。複数の半導体チップ４０は、ワイヤボンド方式で基板１０に実装され得る。このとき、基板１０における複数のボンティングワイヤ４１が電気的に接続され得る導電層１４は、表面（＋Ｚ側の主面）１０ａ上に、図２に示すような複数の電極パターン１４２−１〜１４２−２ｋ（ｋは、任意の２以上の整数）を有する。これにより、複数の半導体チップ４０は、ワイヤボンド方式によりスペーサ構造で基板１０に実装され得る。
次に、半導体装置１の製造方法について、図１及び図３（ａ）〜図３（ｄ）を用いて説明する。図３（ａ）〜図３（ｄ）は、半導体装置１の製造方法を示す工程断面図である。図１は、半導体装置１の構成を示す断面図であるが、半導体装置１の製造方法を示す断面図として流用する。
図３（ａ）に示す工程では、所定のプロセスにより、基板１０を作製する。例えば、ソルダーレジスト層１１、プリプレグ層１２、コア層１３を有する基板に対して所定の加工を行い、導電メッキ等の処理を行って、導電層１４、及びスルーホール電極１５を形成する。
図３（ｂ）に示す工程では、スパッタ法等により、基板１０の表面１０ａに導電膜３０を堆積する。例えば、領域ＦＲＧ２における複数の電極パターン１４１−１〜１４１−ｎの周囲に対応した位置に開口ＭＫａを有するマスクＭＫを用意し、マスクＭＫ越しに基板１０に対して＋Ｚ側からスパッタ処理を行う。これにより、導電膜３０が、領域ＦＲＧ２における複数の電極パターン１４１−１〜１４１−ｎの間に平面的に（ＸＹ方向に）延びたパターンで形成される（図２参照）。すなわち、導電膜３０が、領域ＦＲＧ２における複数のバンプ電極２１の間に平面的に（ＸＹ方向に）延びたパターンで形成される。
図３（ｃ）に示す工程では、所定のプロセスにより、半導体チップ（コントローラチップ）２０が、複数のバンプ電極２１を介して基板１０の表面１０ａに実装（ダイボンディング）される。例えば、所定温度に加熱されることなどにより、バンプ電極２１と導電層１４とが合金接合される。
図３（ｄ）に示す工程では、所定のプロセスにより、半導体チップ２０が基板１０に接着される。例えば、半導体チップ２０が基板１０との間にアンダーフィル（接着材）８１が塗布される。
図１に示す工程では、半導体チップ２０に対するＸＹ方向に離間した位置にスペーサ７０を形成し、スペーサ７０の＋Ｚ側に複数の半導体チップ４０を順に積層し、各半導体チップ４０における電極パッドと基板１０における電極パターン１４２とをボンティングワイヤ４１で接続する。これにより、複数の半導体チップ４０がワイヤボンド方式によりスペーサ構造で基板１０に実装され、半導体装置１が完成され得る。
以上のように、本実施形態では、半導体装置１において、導電膜３０を基板１０の表面１０ａに設ける。例えば、導電膜３０は、表面１０ａにおける領域ＦＲＧ２を覆っている。導電膜３０は、Ｚ方向から透視した場合にＳＲＡＭ回路に重なる。導電膜３０は、複数のバンプ電極２１の間を平面的に延びる。これにより、基板１０から発生し得る放射線（例えば、α線）に対して、半導体チップ２０に搭載されたＳＲＡＭ回路を効率的に遮蔽できる。
なお、図４に示すように、半導体装置１ｉにおいて、導電膜３０ｉは、表面１０ａにおける領域ＦＲＧ１を覆っていてもよい。このとき、導電膜３０ｉは、Ｚ方向から透視した場合にＳＲＡＭ回路に重なる。導電膜３０ｉは、ＳＲＡＭ回路に面積が略等しい（例えば、ＳＲＡＭ回路と数学的におおむね合同である）。導電膜３０ｉは、領域ＦＲＧ１において、複数の電極パターン１４１の間に平面的に（ＸＹ方向に）延びる。すなわち、導電膜３０ｉは、領域ＦＲＧ１において、複数のバンプ電極２１の間に平面的に（ＸＹ方向に）延びる。この構成によっても、基板１０から発生し得る放射線（例えば、α線）に対して、半導体チップ２０に搭載されたＳＲＡＭ回路を効率的に遮蔽できる。
あるいは、半導体装置１ｊにおいて、導電膜３０ｊは、基板１０の表面１０ａに配される代わりに、半導体チップ２０の表面２０ａに配されていてもよい。導電膜３０ｊは、Ｚ方向から透視した場合にＳＲＡＭ回路に重なる。
このとき、導電膜３０ｊは、表面２０ａにおける領域ＦＲＧ１に相当する領域を覆っていてもよい。すなわち、導電膜３０ｊは、Ｚ方向から透視した場合にＳＲＡＭ回路と略等しい面積で重なってもよい。
あるいは、導電膜３０ｊは、表面２０ａにおける領域ＦＲＧ２に相当する領域を覆っていてもよい。すなわち、導電膜３０ｊは、Ｚ方向から透視した場合にＳＲＡＭ回路を内側に含んでもよい。例えば、図５（ｅ）に示すように、半導体装置１ｊにおいて、導電膜３０ｊは、複数のバンプ電極２１の間に平面的に（ＸＹ方向に）延びる。導電膜３０ｊは、半導体チップ２０の表面２０ａを覆っていてもよい。図５は、実施形態の第２の変形例にかかる半導体装置１ｊの構成及び製造方法を示す断面図である。この場合、半導体装置１ｊは、図５（ａ）〜図５（ｅ）に示すように製造されてもよい。図５（ａ）〜図５（ｄ）は、半導体装置の製造方法を示す工程断面図であり、図５（ｅ）は、半導体装置１ｊの構成及び製造方法を示す断面図である。
図５（ａ）に示す工程では、図３（ｃ）に示す工程が行われた後に、スパッタ法等により、半導体チップ２０の表面２０ａに導電膜３０ｊを堆積する。例えば、表面２０ａにおける複数のバンプ電極２１の周囲に対応した位置に開口ＭＫ１ａを有するマスクＭＫ１を用意し、マスクＭＫ１越しに半導体チップ２０に対して−Ｚ側からスパッタ処理を行う。これにより、導電膜３０ｊが、半導体チップ２０の表面２０ａに配される。導電膜３０ｊは、複数のバンプ電極２１の間に平面的に（ＸＹ方向に）延びたパターンで形成される（図２参照）。
図５（ｂ）に示す工程では、半導体チップ２０の表面２０ａにおける複数の電極パッドに複数のバンプ電極２１を接合する。
図５（ｃ）、図５（ｄ）、図５（ｅ）に示す工程では、図３（ｃ）、図３（ｄ）、図１に示す工程と同様の処理が行われる。
このように、導電膜３０ｊは、半導体チップ２０の表面２０ａに配される。例えば、導電膜３０ｊは、表面２０ａを覆う。導電膜３０ｊは、Ｚ方向から透視した場合にＳＲＡＭ回路に重なる。この構成によっても、基板１０から発生し得る放射線（例えば、α線）に対して、半導体チップ２０に搭載されたＳＲＡＭ回路を効率的に遮蔽できる。
あるいは、図６（ｄ）に示すように、半導体装置１ｋにおいて、導電膜３０ｋは、表面１０ａにおける領域ＦＲＧ２に埋め込まれていてもよい。図６は、実施形態の第３の変形例にかかる半導体装置１ｋの構成及び製造方法を示す断面図である。導電膜３０ｋは、領域ＦＲＧ２において、複数の電極パターン１４１−１〜１４１−ｎの間に平面的に（ＸＹ方向に）延びる。すなわち、導電膜３０ｋは、領域ＦＲＧ２において、複数のバンプ電極２１の間に平面的に（ＸＹ方向に）延びる。この場合、半導体装置１ｋは、図６（ａ）〜図６（ｄ）に示すように製造されてもよい。図６（ａ）〜図６（ｄ）は、半導体装置１ｋの製造方法を示す工程断面図であり、図６（ｄ）は、半導体装置１ｋの構成及び製造方法を示す断面図である。
図６（ａ）に示す工程では、所定のプロセスにより、基板１０を作製する。例えば、ソルダーレジスト層１１、プリプレグ層１２、コア層１３を有する基板に対して所定の加工を行い、導電メッキ等の処理を行って、導電層１４スルーホール電極１５に加えて、導電層３０ｋを形成する。
図６（ｂ）、図６（ｃ）、図６（ｄ）に示す工程では、図３（ｃ）、図３（ｄ）、図１に示す工程と同様の処理が行われる。
このように、導電膜３０ｋは、基板１０の表面１０ａに配される。例えば、導電膜３０ｋは、表面１０ａにおける領域ＦＲＧ２に埋め込まれている。導電膜３０ｋは、Ｚ方向から透視した場合にＳＲＡＭ回路に重なる。導電膜３０ｋは、Ｚ方向から透視した場合に半導体チップ２０に重なる。この構成によっても、基板１０から発生し得る放射線（例えば、α線）に対して、半導体チップ２０に搭載されたＳＲＡＭ回路を効率的に遮蔽できる。
あるいは、図７（ｅ）及び図８に示すように、半導体装置１ｐにおいて、導電膜３０ｐは、基板１０の表面１０ａを全体的に覆っていてもよい。図７は、実施形態の第４の変形例にかかる半導体装置１ｐの構成及び製造方法を示す断面図である。図８は、実施形態の第４の変形例における基板１０及び導電膜３０ｐの構成を示す平面図である。導電膜３０ｐは、複数の電極パターン１４１−１〜１４１−ｎの間と複数の電極パターン１４１−１〜１４１−ｎの外側とに平面的に（ＸＹ方向に）延びて表面１０ａを覆っている。すなわち、導電膜３０ｐは、表面１０ａの全面において、複数のバンプ電極２１の間と複数のバンプ電極２１の外側とに平面的に（ＸＹ方向に）延びる。
図８に示すように、導電膜３０ｐは、ＸＹ平面視での領域ＦＲＧ２の外側において、各電極パターン１４２−１〜１４２−２ｋを離間して囲っている。すなわち、導電膜３０ｐは、領域ＦＲＧ２の外側において、各ボンディングワイヤ４１を離間して囲っている（図１参照）。このとき、導電膜３０ｐは、各電極パターン１４２−１〜１４２−２ｋから電気的に絶縁される。導電膜３０ｐは、各ボンディングワイヤ４１から電気的に絶縁されている。これにより、導電膜３０ｐは、電位的にフローティングの状態にされ得る。この結果、導電膜３０ｐは、各ボンディングワイヤ４１による信号の送受信が確実に行われ得る。
また、この場合、半導体装置１ｐは、図７（ａ）〜図７（ｅ）に示すように製造されてもよい。図７（ａ）〜図７（ｄ）は、半導体装置１ｐの製造方法を示す工程断面図であり、図７（ｅ）は、半導体装置１ｐの構成及び製造方法を示す断面図である。
図７（ａ）に示す工程は、図３（ａ）に示す工程と同様に行われる。
図７（ｂ）に示す工程では、スパッタ法等により、基板１０の表面１０ａに導電膜３０ｐを堆積する。例えば、領域ＦＲＧ２における複数の電極パターン１４１−１〜１４１−ｎの周囲に対応した位置に加えて領域ＦＲＧ２の外側の位置に開口ＭＫ２ａを有するマスクＭＫ２を用意し、マスクＭＫ２越しに基板１０に対して＋Ｚ側からスパッタ処理を行う。これにより、導電膜３０ｐが、複数の電極パターン１４１−１〜１４１−ｎの間と複数の電極パターン１４１−１〜１４１−ｎの外側とに平面的に（ＸＹ方向に）延びたパターンで形成される（図２参照）。すなわち、導電膜３０ｐが、複数のバンプ電極２１の間と複数のバンプ電極２１の外側とに平面的に（ＸＹ方向に）延びたパターンで形成される。
図７（ｃ）、図７（ｄ）、図７（ｅ）に示す工程では、図３（ｃ）、図３（ｄ）、図１に示す工程と同様の処理が行われる。
このように、導電膜３０ｐは、基板１０の表面１０ａの全面に配される。例えば、導電膜３０ｐは、表面１０ａの全面を覆っている。導電膜３０ｐは、Ｚ方向から透視した場合にＳＲＡＭ回路に重なる。この構成によっても、基板１０から発生し得る放射線（例えば、α線）に対して、半導体チップ２０に搭載されたＳＲＡＭ回路を効率的に遮蔽でき、他の半導体チップ４０も効率的に遮蔽できる。
あるいは、図９に示すように、複数の半導体チップ４０は、例えばそれぞれメモリチップであり、半導体チップ２０（コントローラチップ）に対してサイドバイサイド構造で実装されてもよい。図９は、実施形態の第５の変形例にかかる半導体装置１ｒの構成を示す断面図である。すなわち、半導体チップ２０に対するＸＹ方向に離間した位置に、基板１０の表面１０ａから複数の半導体チップ４０が＋Ｚ側に積層される。複数の半導体チップ４０は、ワイヤボンド方式で基板１０に実装され得る。このとき、基板１０における複数のボンティングワイヤ４１が電気的に接続され得る導電層１４は、表面（＋Ｚ側の主面）１０ａ上に、複数の電極パターン１４２−１〜１４２−２ｋ（ｋは、任意の２以上の整数）を有する（図２参照）。これにより、複数の半導体チップ４０は、ワイヤボンド方式によりサイドバイサイド構造で基板１０に実装され得る。
この場合、半導体装置１ｒにおいて、導電膜３０を基板１０の表面１０ａに設ける。例えば、導電膜３０は、基板１０の表面１０ａを覆う。導電膜３０は、Ｚ方向から透視した場合にＳＲＡＭ回路に重なる。導電膜３０は、複数のバンプ電極２１の間を平面的に延びる。これらの点は、実施形態と同様である。このような構成によっても、基板１０から発生し得る放射線（例えば、α線）に対して、半導体チップ２０に搭載されたＳＲＡＭ回路を効率的に遮蔽できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１，１ｉ，１ｊ，１ｋ，１ｐ，１ｒ 半導体装置
１０ 基板
２０，４０，４０−１〜４０−ｎ 半導体チップ
１０ａ，２０ａ 表面
１０ｂ，２０ｂ 裏面
１１ ソルダーレジスト層
１２ プリプレグ層
１３ コア層
１４ 導電層
１５ スルーホール電極
２１ バンプ電極
３０，３０ｉ，３０ｊ，３０ｋ，３０ｐ 導電膜
４１ ボンティングワイヤ
５０ 封止樹脂
６０ 外部電極
７０ スペーサ
８１ アンダーフィル
１４１，１４１−１〜１４１−ｎ 電極パターン
１４２，１４２−１〜１４２−２ｋ 電極パターン
ＦＲＧ１，ＦＲＧ２ 領域
ＭＫ１，ＭＫ２ マスク
ＭＫ１ａ，ＭＫ２ａ 開口

Claims (11)

  1. 主面を有する基板と、
    ＳＲＡＭ回路が搭載された表面を有し、前記表面が前記主面に対面した状態で前記主面に複数のバンプ電極を介して実装された半導体チップと、
    前記主面又は前記表面に配され、前記複数のバンプ電極の間を平面的に延びた導電膜と、
    を備え、
    前記主面又は前記表面における前記導電膜が配される領域は、前記主面に垂直な方向から透視した場合に前記ＳＲＡＭ回路に重なる
    半導体装置。
  2. 前記領域は、前記ＳＲＡＭ回路に面積が略等しい
    請求項１に記載の半導体装置。
  3. 前記領域は、前記半導体チップに面積が略等しい
    請求項１に記載の半導体装置。
  4. 前記領域は、前記主面の全体である
    請求項１に記載の半導体装置。
  5. 前記導電膜は、前記主面又は前記表面を覆っている
    請求項１から３のいずれか１項に記載の半導体装置。
  6. 前記導電膜は、前記主面又は前記表面に埋め込まれている
    請求項１から３のいずれか１項に記載の半導体装置。
  7. 前記導電膜は、平面視において、前記バンプ電極を離間して囲っている
    請求項１から６のいずれか１項に記載の半導体装置。
  8. 前記導電膜は、グランド電位に電気的に接続されている
    請求項１から６のいずれか１項に記載の半導体装置。
  9. 前記基板は、放射性物質を含む
    請求項１から８のいずれか１項に記載の半導体装置。
  10. 前記主面において、前記半導体チップに対してスペーサ構造で実装される第２の半導体チップをさらに備えた
    請求項１から９のいずれか１項に記載の半導体装置。
  11. 前記主面において、前記半導体チップに対してサイドバイサイド構造で実装される第２の半導体チップをさらに備えた
    請求項１から９のいずれか１項に記載の半導体装置。
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