KR20120126364A - 반도체 칩 모듈 및 이를 갖는 플래나 스택 패키지 - Google Patents

반도체 칩 모듈 및 이를 갖는 플래나 스택 패키지 Download PDF

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KR20120126364A
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Abstract

본 발명은 공정성 및 신뢰성을 향상시킨 반도체 칩 모듈 및 이를 갖는 플래나 스택 패키지를 개시한다. 개시된 본 발명에 따른 반도체 칩 모듈은, 각각 본딩패드들이 배열된 제1면 및 상기 제1면에 대향하는 제2면을 가지며 스크라이브 레인을 사이에 두고 배치된 적어도 둘 이상의 반도체 칩을 포함하는 칩 유닛과, 상기 제1면 상에 형성되며 일단부가 각 반도체 칩의 본딩패드와 연결되고 타단부가 상기 스크라이브 레인 상으로 연장 배치된 재배선들과, 상기 스크라이브 레인을 관통하도록 형성되고, 각 재배선의 타단부와 전기적으로 연결된 관통전극들을 포함한다.

Description

반도체 칩 모듈 및 이를 갖는 플래나 스택 패키지{Semiconductor chip module and planar stack package having the same}
본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는, 패키지 제조 공정의 공정성 및 패키지의 신뢰성을 확보할 수 있는 반도체 칩 모듈 및 이를 갖는 플래나 스택 패키지에 관한 것이다.
반도체 패키지는 그 크기를 줄이면서 전기적 특성을 향상시키는 방향으로 개발되어 왔으며, BGA(Ball Grid Array) 패키지는 그 좋은 예이다. 상기 BGA 패키지는, 기판의 상면에 반도체 칩이 배치되고, 상기 반도체 칩을 포함한 기판의 상면이 밀봉되며, 그리고, 상기 기판의 하면에 외부접속단자로서 다수의 솔더볼이 부착된 구조를 갖는다. 여기서, 상기 기판과 반도체 칩은 본딩와이어 또는 범프에 의해 상호간 전기적 연결이 이루어진다.
이러한 BGA 패키지는 전체 크기가 칩 크기와 유사하기 때문에 실장 면적을 최소화할 수 있고, 또한, 솔더볼에 의해 외부 회로와의 전기적 연결이 이루어지므로 전기적 신호 전달 경로의 최소화를 통해 향상된 전기적 특성을 갖는다.
한편, 최근의 반도체 제품이 대용량을 요구하고 있기 때문에 반도체 패키지 또한 더 큰 용량의 반도체 칩 탑재를 필요로 한다. 그런데, 반도체 칩 자체의 용량 증대는 그 한계가 있는바, 최근에는 하나의 패키지에 적어도 둘 이상의 반도체 칩들을 수직으로 스택해서 요구된 용량을 달성하는 스택 패키지가 다양한 형태로 개발되고 있다.
그러나, 메모리 칩의 크기는 작아지고 있는 반면, 상기 메모리 칩이 탑재된 패키지는 볼 피치의 제한으로 인해 그 크기 축소(shrink)에 한계가 있다. 이에 따라, 하나의 패키지에 크기가 작은 반도체 칩이 탑재되는 경우, 목표로 하는 공정성 및 신뢰성을 달성하는데 어려움이 있다.
본 발명은 패키지 제조 공정의 공정성 및 패키지의 신뢰성을 확보할 수 있는 반도체 칩 모듈을 제공한다.
또한, 본 발명은 공정성 및 신뢰성을 확보할 수 있는 반도체 칩 모듈을 갖는 플래나 스택 패키지를 제공한다.
일 견지에서, 본 발명에 따른 반도체 칩 모듈은, 각각 본딩패드들이 배열된 제1면 및 상기 제1면에 대향하는 제2면을 가지며, 스크라이브 레인(scribe lane)을 사이에 두고 배치된 적어도 둘 이상의 반도체 칩을 포함하는 칩 유닛; 상기 제1면 상에 형성되며, 일단부가 각 반도체 칩의 본딩패드와 연결되고 타단부가 상기 스크라이브 레인 상으로 연장 배치된 재배선들; 및 상기 스크라이브 레인을 관통하도록 형성되고, 각 재배선의 타단부와 전기적으로 연결된 관통전극들;을 포함한다.
상기 칩 유닛은 적어도 둘 이상의 반도체 칩들이 상기 본딩패드 배열 방향과 수직하는 방향으로 상기 스크라이브 레인을 사이에 두고 배열된 구조를 갖는 것을 특징으로 한다.
상기 칩 유닛은 적어도 둘 이상의 반도체 칩들이 상기 본딩패드 배열 방향과 수직하는 방향으로 각각 상기 스크라이브 레인을 사이에 두고 배치되면서 상기 본딩패드 배열 방향과 수평인 방향으로 상기 스크라이브 레인을 사이에 두고 적어도 2열 이상 배열된 구조를 갖는 것을 특징으로 한다.
상기 반도체 칩들은 2×2 행렬 형태로 배열된 것을 특징으로 한다.
상기 관통전극은 상기 재배선의 타단부 및 상기 스크라이브 레인을 관통하도록 형성된 것을 특징으로 한다.
본 발명에 따른 반도체 칩 모듈은 상기 반도체 칩의 제2면에 배치된 관통전극 부분 상에 형성된 범프를 더 포함하는 것을 특징으로 한다.
다른 견지에서, 본 발명에 따른 플래나 스택 패키지는, 본딩패드들이 배열된 제1면 및 상기 제1면에 대향하는 제2면을 가지며 스크라이브 레인을 사이에 두고 배치된 적어도 둘 이상의 반도체 칩들을 포함하는 칩 유닛과, 상기 제1면 상에 형성되며 일단부가 각 반도체 칩의 본딩패드와 연결되고 타단부가 상기 스크라이브 레인 상으로 연장 배치된 재배선들과, 상기 스크라이브 레인을 관통하도록 형성되고 각 재배선의 타단부와 전기적으로 연결된 관통전극들을 포함하는 반도체 칩 모듈; 상기 반도체 칩 모듈이 배치되고 다수의 본드핑거가 배열된 제3면 및 상기 제3면에 대향하고 다수의 볼랜드가 배열된 제4면을 갖는 기판; 및 상기 반도체 칩의 본딩패드와 상기 기판의 본드핑거간을 전기적으로 연결하는 연결부재;를 포함한다.
상기 칩 유닛은 적어도 둘 이상의 반도체 칩들이 상기 본딩패드 배열 방향과 수직하는 방향으로 각각 상기 스크라이브 레인을 사이에 두고 배열된 구조를 갖는 것을 특징으로 한다.
상기 칩 유닛은 적어도 둘 이상의 반도체 칩들이 상기 본딩패드 배열 방향과 수직하는 방향으로 각각 상기 스크라이브 레인을 사이에 두고 배치되면서 상기 본딩패드 배열 방향과 수평인 방향으로 상기 스크라이브 레인을 사이에 두고 적어도 2열 이상 배열된 구조를 갖는 것을 특징으로 한다.
상기 반도체 칩들은 2×2 행렬 형태로 배열된 것을 특징으로 한다.
상기 반도체 칩 모듈에서의 상기 반도체 칩의 본딩패드는 상기 제1면의 일측 가장자리에 배치되고 상기 재배선의 일단부와 연결된 제1본딩패드 및 상기 제1면의 상기 일측 가장자리에 대향하는 타측 가장자리에 배치된 제2본딩패드를 포함하고, 상기 기판의 본드핑거는 상기 제3면의 중앙부에 배치된 제1본드핑거 및 상기 반도체 칩 모듈 외측의 상기 제3면 부분에 배치되고 상기 연결부재에 의해 상기 반도체 칩의 제2본딩패드와 연결된 제2본드핑거를 포함하는 것을 특징으로 한다.
상기 반도체 칩 모듈에서의 상기 반도체 칩의 제1본딩패드 및 상기 기판의 제1본드핑거를 연결하도록 형성된 범프를 더 포함한다.
상기 반도체 칩 모듈은 상기 반도체 칩의 제2면과 상기 기판의 제3면이 접하도록 상기 기판의 제3면 상에 배치되고, 상기 범프는 상기 반도체 칩의 제2면에 형성된 것을 특징으로 한다.
상기 범프는 상기 반도체 칩의 제1본딩패드와 연결되고 상기 반도체 칩의 제2면에 배치된 관통전극 부분에 형성된 것을 특징으로 한다.
상기 반도체 칩 모듈에서의 상기 반도체 칩의 본딩패드는 상기 제1면의 일측 가장자리에 배치되고 상기 재배선의 일단부와 연결된 제1본딩패드 및 상기 제1면의 상기 일측 가장자리에 대향하는 타측 가장자리에 배치된 제2본딩패드를 포함하고, 상기 기판의 본드핑거는 상기 반도체 칩의 제1본딩패드에 대응하는 제3면 부분에 배치된 제1본드핑거 및 상기 반도체 칩의 제2본딩패드에 대응하는 제3면 부분에 배치되고 상기 연결부재에 의해 상기 반도체 칩의 제2본딩패드와 연결된 제2본드핑거를 포함하는 것을 특징으로 한다.
상기 반도체 칩 모듈은 상기 반도체 칩의 제1면과 상기 기판의 제3면이 접하도록 상기 기판의 제3면 상에 배치된 것을 특징으로 한다.
상기 반도체 칩의 재배선과 상기 기판의 제2본딩패드를 연결하도록 형성된 범프를 더 포함하는 것을 특징으로 한다.
상기 연결부재는 범프를 포함하는 것을 특징으로 한다.
상기 관통전극은 상기 재배선의 타단부 및 상기 스크라이브 레인을 관통하도록 형성된 것을 특징으로 한다.
본 발명은 웨이퍼 레벨로 제조 완료된 반도체 칩들에 대해 하나가 아닌 적어도 두 개 이상의 단위로 반도체 칩들을 쏘잉해서 반도체 칩 모듈을 구성하며, 그리고, 이렇게 구성된 반도체 칩 모듈을 적용해서 플래나 스택 패키지를 구현한다.
따라서, 본 발명은 칩 크기는 종래와 동일하지만 용량을 증가시킬 수 있으며, 특히, 볼 피치의 한계를 극복할 수 있고, 또한, 스크라이브 레인 공간을 이용해서 반도체 칩들과 기판 간의 전기적 연결을 달성하므로, 공정성 및 신뢰성을 확보할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 칩 모듈을 설명하기 위한 평면도이다.
도 2는 도 1의 Ⅱ-Ⅱ'선을 따라 절단하여 도시한 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 칩 모듈을 도시한 평면도이다.
도 4는 본 발명의 일 실시예에 따른 플래나 스택 패키지를 도시한 단면도이다.
도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 플래나 스택 패키지의 제조방법을 설명하기 위한 공정별 도면들이다.
도 6은 본 발명의 다른 실시예에 따른 플래나 스택 패키지를 도시한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 칩 모듈을 도시한 평면도이고, 도 2는 도 1의 Ⅱ-Ⅱ'선에 따라 절단하여 도시한 단면도이다.
도 1 및 도 2를 참조하면, 반도체 칩 모듈(100)은 칩 유닛(110)과, 상기 칩 유닛(110)의 각 반도체 칩들(112)에 형성된 재배선들(130), 그리고, 관통전극들(140)을 포함한다.
상기 칩 유닛(110)은 동일 평면으로 배열된 적어도 둘 이상의 반도체 칩들(112)을 포함한다. 상기 칩 유닛(110)에서의 각 반도체 칩(112)은 제1면(1S) 및 상기 제1면(1S)에 대향하는 제2면(2S)을 가지며, 또한, 상기 각 반도체 칩(112)은 제1면(1S)에 배열된 다수의 본딩패드들(114a, 114b)을 갖는다. 도시되지 않았으나, 각 반도체 칩(110)은 내부에 형성되고, 데이터 저장부 및 데이터 구동부를 포함하는 회로부를 구비한다.
상기 각 반도체 칩(110)은 본딩패드들(114a, 114b)이 제1면(1S)의 일측 가장자리 및 이에 대향하는 타측 가장자리에 배열된 에지-패드 타입(edge-pad type)의 칩이다. 도시하지 않았으나, 상기 각 반도체 칩들(110)은 본딩패드들(114a, 114b)이 제1면(1S)의 중앙부에 배열된 센터-패드 타입(center-pad type)의 칩일 수 있다.
본 실시예에서, 상기 칩 유닛(110)은 두 개의 반도체 칩들(112)이 본딩패드들(114a, 114b)의 배열 방향(Y)과 수직하는 방향(X)으로 스크라이브 레인((scribe lane; 120)을 사이에 두고 배치되게 쏘잉되어 마련된다. 도시하지 않았으나, 상기 칩 유닛(110)은 본딩패드들(114a, 114b)의 배열 방향(Y)과 수직한 방향(X)으로 세 개, 네 개 또는 그 이상의 반도체 칩들(112)이 그들 사이 각각에 스크라이브 레인(120)을 사이에 두고 배치되게 쏘잉되어 마련될 수 있다.
상기 재배선들(130)은 각 반도체 칩(110)의 제1면(1S) 상에 형성된다. 상기 재배선들(130)은 일단부 및 타단부를 가지며, 상기 일단부는 대응하는 제1본딩패드(114a)에 연결되고, 상기 타단부는 상기 스크라이브 레인(120) 상에 배치된다. 본 실시예에서, 상기 재배선들(130)은 제1본딩패드(114a) 및 이에 인접한 스크라이브 레인(120) 부분 상에 배치되도록 형성된다.
상기 관통전극들(140)은 상기 스크라이브 레인(120)을 관통하도록 형성된다. 보다 명확하게, 상기 관통전극들(140)은 대응하는 재배선(130)의 타단부 및 그 아래의 스크라이브 레인(120) 부분을 관통하도록 형성된다. 상기 관통전극(140)은 관통홀 및 상기 관통홀 내에 매립된 도전막을 포함한다. 예를 들어, 상기 도전막은 구리막, 텅스텐막 및 알루미늄막 등의 금속막을 포함할 수 있다. 이 경우, 상기 금속막은 Ti/TiN과 같은 확산방지막을 추가로 포함할 수 있다. 상기 금속막은 도금 공정 및 증착 공정 등을 통해 형성할 수 있다.
본 발명의 일 실시예에 따른 반도체 칩 모듈(100)은 상기 반도체 칩(112)의 제2면(2S)에 배치된 관통전극(140) 부분에 형성된 범프(150)를 더 포함할 수 있다. 상기 범프(150)는 반도체 패키지 제조시의 실장을 위해 형성해주는 것이며, 예를 들어, 솔더 범프 및 스터드 범프 등을 포함한다. 상기 범프(150)는 상기 관통전극(140)의 평면적과 동일하거나, 작거나 또는 큰 평면적을 갖도록 형성할 수 있다.
한편, 전술한 본 발명의 일 실시예에 따른 반도체 칩 모듈(100)에 있어서, 칩 유닛(110)은 반도체 칩들(112)이 본딩패드들(114a, 114b)의 배열 방향(Y)과 수직한 방향(X)으로 스크라이브 레인(120)을 사이에 두고 적어도 둘 이상이 배열되면서 본딩패드들(114a, 114b)의 배열 방향(Y)과 수평인 방향(Y)으로 다시 스크라이브 레인(120)을 사이에 두고 적어도 2열 이상 배치되게 쏘잉되어 마련될 수도 있다.
구체적으로, 도 3은 본 발명의 다른 실시예에 따른 반도체 칩 모듈을 도시한 평면도이다. 이 실시예는 이전 실시예와 비교해서 반도체 칩의 개수 및 배열 구조만 상이할 뿐, 나머지 구성은 동일하다. 따라서, 동일한 구성에 대한 설명은 생략하고, 상이한 구성에 대해서만 상세하게 설명하도록 한다.
도 3에 도시된 바와 같이, 칩 유닛(110)은 반도체 칩들(112)이 본딩패드들(114a, 114b)의 배열 방향(Y)과 수직한 방향(X)으로 스크라이브 레인(120)을 사이에 두고 적어도 둘 이상이 배치되고, 또한, 상기 본딩패드들(114a, 114b)의 배열 방향(Y)과 수평인 방향(Y)으로 다시 스크라이브 레인(120)을 사이에 두고 적어도 2열 이상 배치되게 쏘잉되어 마련될 수 있다. 바람직하게, 상기 칩 유닛(110)은 반도체 칩들(112)이 2×2 행렬 형태로 쏘잉되어 마련된다. 다시 말해, 상기 칩 유닛(110)은 반도체 제조 공정이 완료된 웨이퍼에 대한 쏘잉 공정에서 칩 하나씩을 쏘잉하는 종래의 그것과는 다르게 칩들이 상호 간에 스크라이브 레인(120)을 사이에 두고 네 개 단위로 쏘잉되어 2×2 행렬 형태로 마련된다.
도 4는 전술한 바와 같은 반도체 칩 모듈을 적용하여 구현한 본 발명의 일 실시예에 따른 플래나 스택 패키지를 도시한 단면도이다.
도시된 바와 같이, 플래나 스택 패키지(400)는 반도체 칩 모듈(402), 기판(460), 연결부재(472), 봉지부재(480) 및 접속부재(49)를 포함한다.
상기 기판(460)은 인쇄회로기판(Printed Circuit Board)일 수 있다. 이러한 기판(460)은 제3면(3S) 및 상기 제3면(3S)과 대향하는 제4면(4S)을 가지며, 상기 제3면(3S)에 배열된 다수의 본드핑거(462a, 462b) 및 상기 제4면(4S)에 배열된 다수의 볼랜드(도시안됨)를 포함한다. 또한, 상기 기판(460)은 내부 형성되고, 대응하는 본드핑거(462a, 462b)와 볼랜드간을 연결하도록 형성된 비아 패턴(도시안됨)을 포함한다. 상기 본드핑거(462a, 462b)는 반도체 칩 모듈(400)의 관통전극(440)에 대응하는 기판(460) 상면(3S) 부분에 배치되는 제1본드핑거(462a) 및 반도체 칩 모듈(400) 외측의 기판(460) 상면(3S) 부분에 배치되는 제2본드핑거(462b)를 포함한다.
상기 반도체 칩 모듈(402)은 상기 기판(460)의 제3면(3S) 상에 배치된다. 예를 들어, 상기 반도체 칩 모듈(402)은 접착 필름 또는 접착 테이프 등과 같은 접착부재(470)에 의해 각 반도체 칩(412)의 제2면(2S)이 상기 기판(460)의 제3면(3S)과 접하도록 부착된다.
상기 반도체 칩 모듈(402)은, 앞서 설명한 바와 같이, 적어도 둘 이상의 반도체 칩들(412)이 스크라이브 레인(420)을 사이에 두고 배치된 구조를 갖는다. 상기 반도체 칩 모듈(400)의 각 반도체 칩(412)은 제1면(1S) 및 상기 제1면(1S)에 대향하는 제2면(2S)을 가지며, 또한, 상기 제1면(1S)에 배열된 다수의 본딩패드들(414a, 414b)을 포함한다.
상기 반도체 칩 모듈(402)은 각 반도체 칩(412)의 제1본딩패드(414a)와 연결된 재배선(430)을 포함한다. 상기 재배선(430)은 일단부 및 타단부를 가지며, 상기 일단부는 대응하는 제1본딩패드(414a)와 연결되고, 상기 타단부는 상기 일단부로부터 연장되어 스크라이브 레인(420) 상에 배치된다.
상기 반도체 칩 모듈(402)은 스크라이브 레인(420)에 형성된 관통전극(440)을 포함한다. 상기 관통전극(440)은 상기 스크라이브 레인(420)을 관통하도록 형성된다. 보다 명확하게, 상기 관통전극(440)은 재배선(430)의 타단부 및 그 아래의 스크라이브 레인(420) 부분을 관통하도록 형성된다.
각 반도체 칩(412)의 본딩패드들(414a, 414b)은 대응하는 상기 기판(460)의 본드핑거들(462a, 462b)과 전기적으로 연결된다. 구체적으로, 상기 관통전극(440)과 연결된 각 반도체 칩(412)의 제1본딩패드들(414a)은 상기 기판(460) 상면(3S)의 중앙부에 배치된 제1본드핑거(462a)와 범프(450)에 의해 전기적으로 연결되며, 각 반도체 칩(412)의 제2본딩패드들(414b)은 상기 반도체 칩 모듈(400) 외측의 기판(460) 상면(3S) 부분에 배치된 제2본드핑거들(462b)과 본딩와이어와 같은 연결부재(472)에 의해 전기적으로 연결된다. 상기 연결부재(472)로서 본딩와이어 대신에 패턴 필름 등도 이용 가능하다.
상기 봉지부재(474)는, 예를 들어, EMC(Epoxy Molding Compound)를 포함하며, 상기 반도체 칩 모듈(400)의 각 반도체 칩(412)이 외부 영향들부터 보호하도록 상기 반도체 칩 모듈(400) 및 연결부재(472)를 포함한 상기 기판(460)의 제3면(3S)을 밀봉한다.
상기 접속부재(476)는, 예를 들어, 솔더 볼을 포함하며, 외부 회로에의 실장을 위해 상기 기판(460)의 제4면(4S)에 배열된 각 볼랜드에 부착된다.
이하에서 전술한 바와 같은 본 발명의 일 실시예에 따른 플래나 스택 패키지의 제조방법을 도 5a 내지 도 5d를 참조하여 간략하게 설명하기로 한다.
도 5a를 참조하면, 공지의 반도체 제조 공정이 완료된 웨이퍼(501)로부터 적어도 둘 이상의 반도체 칩(512), 바람직하게, 네 개의 반도체 칩(512)을 하나의 칩 유닛(510)으로 하여 쏘잉한다. 이때, 각 칩 유닛(510)은 스크라이브 레인(520)을 사이에 두고 반도체 칩들(512)이 배열된 구조를 갖는다.
도 5b를 참조하면, 재배열 공정을 통해 각 반도체 칩(512)의 가장자리 및 이에 인접하는 스크라이브 레인(520) 부분 상에 재배선들(530)을 형성한다. 이때, 상기 각 재배선(530)은 그의 일단부가 반도체 칩의 제1본딩패드(514a)와 연결되고 그의 타단부가 상기 스크라이브 레인(520) 상으로 연장 배치되게 형성한다.
도 5c를 참조하면, 드릴링 공정 또는 식각 공정을 통해 상기 스크라이브 레인(520)을 관통하는 관통홀들을 형성한다. 바람직하게, 각 관통홀들은 상기 재배선(530)의 타단부 및 그 아래의 스크라이브 레인(520) 부분을 관통하도록 형성한다. 그런다음, 도금 공정 또는 증착 공정을 통해 상기 각 관통홀 내에 도전막, 예를 들어, 구리막, 텅스텐막 또는 알루미늄막 등과 같은 금속막을 매립하여 관통전극(540)을 형성한다. 이어서, 상기 반도체 칩(510)의 제2면(2S)에 배치된 관통전극(540) 부분 상에 패키지 제조시의 실장을 위한 범프(550)를 형성하고, 이 결과로서, 적어도 둘 이상의 반도체 칩(510)을 갖는 반도체 칩 모듈(502)을 제조한다.
도 5d를 참조하면, 제3면(3S) 및 상기 제3면(3S)과 대향하는 제4면(4S)을 가지며, 또한, 상기 제3면(3S)에 배열된 제1 및 제2 본드핑거들(562a, 562b)과 상기 제4면(4S)에 배열된 볼랜드들(도시안됨)을 갖는 기판(560)을 마련한다. 그런다음, 상기 기판(560)의 제3면(3S) 상에 접착부재(570)를 매개로 하여 상기 반도체 칩 모듈(502)을 부착한다. 이때, 상기 반도체 칩 모듈(502)의 범프(550)는 상기 기판(560) 제3면(3S)의 중앙에 배치된 제1본드핑거(562a)와 전기적으로 연결된다.
그 다음, 각 반도체 칩(512)의 제2본딩패드(514b)와 상기 반도체 칩 모듈(502) 외측의 기판(560) 제3면(3S) 부분에 배열된 제2본드핑거(562b)를 본드와이어와 같은 연결부재(572)를 이용해서 전기적으로 연결한다. 이어서, 상기 반도체 칩 모듈(502)과 연결부재(572) 및 상기 기판(560)의 제3면(3S)을 덮도록 봉지부재(574)를 형성한다. 상기 봉지부재(574)는, 예를 들어, EMC를 포함한다.
계속해서, 상기 기판(560) 제4면(4S)의 각 볼랜드(도시안됨)에 외부 회로에의 실장 수단으로서 솔더 볼과 같은 접속부재(576)를 각각 부착하고, 이 결과로서, 본 발명의 일 실시예에 따른 플래나 스택 패키지(500)의 제조를 완성한다.
전술한 바와 같은 본 발명에 따른 플래나 스택 패키지 및 그의 제조방법은, 첫째, 하나의 패키지에 적어도 둘 이상의 반도체 칩이 탑재되므로 대용량을 확보할 수 있고, 둘째, 단일 칩을 스택하는 것에 비해 공정이 간단하며, 셋째, 칩의 크기가 점점 작아지는 상황에서 둘 이상의 칩을 하나의 칩 유닛으로 취급하기 때문에 공정의 제약을 극복할 수 있으며, 넷째, 칩의 전기적 특성을 향상시킬 수 있다.
그러므로, 본 발명은 패키지 제조 공정의 공정성 및 제조 완료된 패키지의 신뢰성을 향상시킬 수 있다.
도 6은 본 발명의 다른 실시예에 따른 플래나 스택 패키지를 도시한 단면도이다. 여기서, 본 발명의 다른 실시예에 따른 플래나 스택 패키지는 이전 실시예의 그것과 비교해서 반도체 칩 모듈이 플립 칩(flip chip) 방식으로 실장되는 것만 상이할 뿐, 나머지는 동일하다.
도시된 바와 같이, 플래나 스택 패키지(600)는 반도체 칩 모듈(602), 기판(660), 연결부재(672), 봉지부재(674) 및 접속부재(676)를 포함한다.
상기 기판(660)은 이전 실시예의 그것과 마찬가지로 제3면(3S) 및 제4면(4S)을 가지며, 또한, 상기 제3면(3S)에 배열된 다수의 본드핑거(662a, 662b) 및 상기 제4면(4S)에 배열된 다수의 볼랜드(도시안됨)를 포함한다. 상기 본드핑거(662a, 662b)는 상기 반도체 칩(612)의 제1본딩패드(614a)에 대응하는 상기 기판(660)의 제3면(3S) 부분에 배치되는 제1본드핑거(462)와 상기 반도체 칩(612)의 제2본딩패드(614b)에 대응하는 기판(660)의 제3면(3S) 부분에 배치되는 제2본드핑거(462b)를 포함한다.
상기 반도체 칩 모듈(602)은 스크라이브 레인(620)을 사이에 두고 배치된 적어도 둘 이상의 반도체 칩(612)을 포함한다. 각 반도체 칩(612)은 제1면(1S) 및 상기 제1면(1S)에 대향하는 제2면(2S)을 포함하며, 또한, 상기 제1면(1S) 상에 배열된 다수의 본딩패드들(614a, 614b)을 포함한다. 상기 본딩패드들(614a, 614b)은 각 반도체 칩(612)의 일측 및 이에 대향하는 타측 가장자리 각각에 배열된다.
상기 반도체 칩 모듈(602)은 각 반도체 칩(612)의 가장자리 및 이에 인접한 스크라이브 레인(620) 상에 배치된 재배선(630)을 포함한다. 상기 재배선(630)은 일단부 및 상기 일단부로부터 연장된 타단부를 포함하며, 상기 일단부는 대응하는 제1본딩패드(614a)와 연결되고, 상기 타단부는 인접하는 스크라이브 레인(620) 부분 상에 연장 배치된다.
상기 반도체 칩 모듈(602)은 재배선(630)의 타단부 및 그 아래의 스크라이브 레인(620) 부분을 관통하도록 형성된 관통전극(640)을 포함한다.
이러한 반도체 칩 모듈(602)은 상기 기판(660)의 제3면(3S) 상에 상기 재배선(630)을 포함한 반도체 칩(612)의 제1면(1S)과 상기 기판(660)의 제3면(3S)이 접하도록 플립 칩 본딩(flip chip bonding)된다. 이때, 각 반도체 칩(612)의 제1본딩패드들(614a)과 기판(660)의 제1본드핑거들(662a)은 범프에 의해 상호 전기적으로 연결되며, 또한, 각 반도체 칩(612)의 제2본딩패드들(614b)과 기판(660)의 제2본드핑거들(662b)은 범프와 같은 연결부재(672)에 의해 상호 전기적으로 연결된다. 상기 연결부재(672)로서 범프 이외에 다른 도전물질의 이용도 가능하다.
상기 반도체 칩 모듈(602)과 기판(660) 사이의 공간은 접착부재(670)로 충진된다. 상기 접착부재(670)는 상기 반도체 칩 모듈과 기판간의 접착 기능 이외에, 상기 반도체 칩 모듈과 기판 사이 공정을 충진하는 언더필의 기능을 한다. 따라서, 상기 접착부재(670)는 접착 물질 이외의 절연성 물질도 이용 가능하다.
상기 봉지부재(674)는, 예를 들어, EMC를 포함하며, 상기 반도체 칩 모듈(602)의 각 반도체 칩(612)이 외부 영향들부터 보호되도록 상기 반도체 칩 모듈(602) 및 기판(460)의 제3면(3S)을 밀봉한다.
상기 접속부재(676)는, 예를 들어, 솔더 볼을 포함하며, 외부 회로에의 실장을 위해 상기 기판(660)의 제4면(4S)에 배열된 각 볼랜드에 부착된다.
이와 같은 본 발명의 다른 실시예에 따른 플래나 스택 패키지 또한 단일 칩을 스택하는 것에 비해 제조 공정이 간단하고, 또한, 칩의 크기가 점점 작아지는 상황에서 둘 이상의 칩을 하나의 칩 유닛으로 취급하기 때문에 공정의 제약을 극복할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
100,402,502,602 : 반도체 칩 모듈 110,510; 칩 유닛
112,412,512,612: 반도체 칩 114a,414a,514a,614a; 제1본딩패드
114b,414b,514b,616b; 제2본딩패드 120,420,520,620 : 스크라이브 레인
130,430,530,630 : 재배선 140,440,540,640 : 관통전극
150,450,550,650 : 범프 460,560,660 : 기판
462a,562a,662a : 제1본드핑거 462b,562b,662b : 제2본드핑거
470,570,670 : 접착부재 472,572672 : 연결부재
474,574,674 : 봉지부재 476,576,676; 접속부재
501 : 웨이퍼

Claims (20)

  1. 본딩패드들이 배열된 제1면 및 상기 제1면에 대향하는 제2면을 가지며, 스크라이브 레인을 사이에 두고 배치된 적어도 둘 이상의 반도체 칩을 포함하는 칩 유닛;
    상기 제1면 상에 형성되며, 일단부가 각 반도체 칩의 본딩패드와 연결되고 타단부가 상기 스크라이브 레인 상으로 연장 배치된 재배선들; 및
    상기 스크라이브 레인을 관통하도록 형성되고, 각 재배선의 타단부와 전기적으로 연결된 관통전극들;
    을 포함하는 반도체 칩 모듈.
  2. 제 1 항에 있어서,
    상기 칩 유닛은 적어도 둘 이상의 반도체 칩들이 상기 본딩패드 배열 방향과 수직하는 방향으로 상기 스크라이브 레인을 사이에 두고 배열된 구조를 갖는 것을 특징으로 하는 반도체 칩 모듈.
  3. 제 1 항에 있어서,
    상기 칩 유닛은 적어도 둘 이상의 반도체 칩들이 상기 본딩패드 배열 방향과 수직하는 방향으로 각각 상기 스크라이브 레인을 사이에 두고 배치되면서 상기 본딩패드 배열 방향과 수평인 방향으로 상기 스크라이브 레인을 사이에 두고 적어도 2열 이상 배열된 구조를 갖는 것을 특징으로 하는 반도체 칩 모듈.
  4. 제 3 항에 있어서,
    상기 반도체 칩들은 2×2 행렬 형태로 배열된 것을 특징으로 하는 반도체 칩 모듈.
  5. 제 1 항에 있어서,
    상기 관통전극은 상기 재배선의 타단부 및 상기 스크라이브 레인을 관통하도록 형성된 것을 특징으로 하는 반도체 칩 모듈.
  6. 제 1 항에 있어서,
    상기 반도체 칩의 제2면에 배치된 관통전극 부분 상에 형성된 범프를 더 포함하는 것을 특징으로 하는 반도체 칩 모듈.
  7. 본딩패드들이 배열된 제1면 및 상기 제1면에 대향하는 제2면을 가지며 스크라이브 레인을 사이에 두고 배치된 적어도 둘 이상의 반도체 칩들을 포함하는 칩 유닛과, 상기 제1면 상에 형성되며 일단부가 각 반도체 칩의 본딩패드와 연결되고 타단부가 상기 스크라이브 레인 상으로 연장 배치된 재배선들과, 상기 스크라이브 레인을 관통하도록 형성되고 각 재배선의 타단부와 전기적으로 연결된 관통전극들을 포함하는 반도체 칩 모듈;
    상기 반도체 칩 모듈이 배치되고 다수의 본드핑거가 배열된 제3면 및 상기 제3면에 대향하고 다수의 볼랜드가 배열된 제4면을 갖는 기판; 및
    상기 반도체 칩의 본딩패드와 상기 기판의 본드핑거간을 전기적으로 연결하는 연결부재;
    를 포함하는 플래나 스택 패키지.
  8. 제 7 항에 있어서,
    상기 칩 유닛은 적어도 둘 이상의 반도체 칩들이 상기 본딩패드 배열 방향과 수직하는 방향으로 각각 상기 스크라이브 레인을 사이에 두고 배열된 구조를 갖는 것을 특징으로 하는 플래나 스택 패키지.
  9. 제 7 항에 있어서,
    상기 칩 유닛은 적어도 둘 이상의 반도체 칩들이 상기 본딩패드 배열 방향과 수직하는 방향으로 각각 상기 스크라이브 레인을 사이에 두고 배치되면서 상기 본딩패드 배열 방향과 수평인 방향으로 상기 스크라이브 레인을 사이에 두고 적어도 2열 이상 배열된 구조를 갖는 것을 특징으로 하는 플래나 스택 패키지.
  10. 제 9 항에 있어서,
    상기 반도체 칩들은 2×2 행렬 형태로 배열된 것을 특징으로 하는 플래나 스택 패키지.
  11. 제 7 항에 있어서,
    상기 반도체 칩 모듈에서의 상기 반도체 칩의 본딩패드는 상기 제1면의 일측 가장자리에 배치되고 상기 재배선의 일단부와 연결된 제1본딩패드 및 상기 제1면의 상기 일측 가장자리에 대향하는 타측 가장자리에 배치된 제2본딩패드를 포함하고,
    상기 기판의 본드핑거는 상기 제3면의 중앙부에 배치된 제1본드핑거 및 상기 반도체 칩 모듈 외측의 상기 제3면 부분에 배치되고 상기 연결부재에 의해 상기 반도체 칩의 제2본딩패드와 연결된 제2본드핑거를 포함하는 것을 특징으로 하는 플래나 스택 패키지.
  12. 제 11 항에 있어서,
    상기 반도체 칩 모듈에서의 상기 반도체 칩의 제1본딩패드 및 상기 기판의 제1본드핑거를 연결하도록 형성된 범프를 더 포함하는 것을 특징으로 하는 플래나 스택 패키지.
  13. 제 12 항에 있어서,
    상기 반도체 칩 모듈은 상기 반도체 칩의 제2면과 상기 기판의 제3면이 접하도록 상기 기판의 제3면 상에 배치되고,
    상기 범프는 상기 반도체 칩의 제2면에 형성된 것을 특징으로 하는 플래나 스택 패키지.
  14. 제 13 항에 있어서,
    상기 범프는 상기 반도체 칩의 제1본딩패드와 연결되고 상기 반도체 칩의 제2면에 배치된 관통전극 부분에 형성된 것을 특징으로 하는 플래나 스택 패키지.
  15. 제 11 항에 있어서,
    상기 연결부재는 본드와이어를 포함하는 것을 특징으로 하는 플래나 스택 패키지.
  16. 제 7 항에 있어서,
    상기 반도체 칩 모듈에서의 상기 반도체 칩의 본딩패드는 상기 제1면의 일측 가장자리에 배치되고 상기 재배선의 일단부와 연결된 제1본딩패드 및 상기 제1면의 상기 일측 가장자리에 대향하는 타측 가장자리에 배치된 제2본딩패드를 포함하고,
    상기 기판의 본드핑거는 상기 반도체 칩의 제1본딩패드에 대응하는 제3면 부분에 배치된 제1본드핑거 및 상기 반도체 칩의 제2본딩패드에 대응하는 제3면 부분에 배치되고 상기 연결부재에 의해 상기 반도체 칩의 제2본딩패드와 연결된 제2본드핑거를 포함하는 것을 특징으로 하는 플래나 스택 패키지.
  17. 제 16 항에 있어서,
    상기 반도체 칩 모듈은 상기 반도체 칩의 제1면과 상기 기판의 제3면이 접하도록 상기 기판의 제3면 상에 배치된 것을 특징으로 하는 플래나 스택 패키지.
  18. 제 17 항에 있어서,
    상기 반도체 칩의 재배선과 상기 기판의 제2본딩패드를 연결하도록 형성된 범프를 더 포함하는 것을 특징으로 하는 플래나 스택 패키지.
  19. 제 16 항에 있어서,
    상기 연결부재는 범프를 포함하는 것을 특징으로 하는 플래나 스택 패키지.
  20. 제 7 항에 있어서,
    상기 관통전극은 상기 재배선의 타단부 및 상기 스크라이브 레인을 관통하도록 형성된 것을 특징으로 하는 플래나 스택 패키지.
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