JP6289355B2 - 高周波回路及びアンテナ装置 - Google Patents

高周波回路及びアンテナ装置 Download PDF

Info

Publication number
JP6289355B2
JP6289355B2 JP2014250999A JP2014250999A JP6289355B2 JP 6289355 B2 JP6289355 B2 JP 6289355B2 JP 2014250999 A JP2014250999 A JP 2014250999A JP 2014250999 A JP2014250999 A JP 2014250999A JP 6289355 B2 JP6289355 B2 JP 6289355B2
Authority
JP
Japan
Prior art keywords
circuit
reticle
circuits
connection means
antenna
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014250999A
Other languages
English (en)
Other versions
JP2015133485A (ja
Inventor
森本　康夫
康夫 森本
大和田　哲
哲 大和田
健 湯浅
健 湯浅
田原　志浩
志浩 田原
卓男 森本
卓男 森本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2014250999A priority Critical patent/JP6289355B2/ja
Publication of JP2015133485A publication Critical patent/JP2015133485A/ja
Application granted granted Critical
Publication of JP6289355B2 publication Critical patent/JP6289355B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors

Landscapes

  • Variable-Direction Aerials And Aerial Arrays (AREA)
  • Details Of Aerials (AREA)

Description

この発明は、例えば、無線通信機器やレーダー装置などに搭載され、マイクロ波帯やミリ波帯で用いられる高周波回路と、その高周波回路を搭載しているアンテナ装置とに関するものである。
従来は、薄型なタイル形状のモジュールの上平面部に対してアンテナ素子が配置された素子一体モジュール、または、サブアレー化モジュールを配列することで、素子数が大規模な薄型のフェーズドアレーアンテナ（アンテナ装置）を実現している。
例えば、以下の特許文献１に開示されているフェーズドアレーアンテナでは、制御モジュールが多層積層基板で構成され、複数の高周波モジュールがセラミック多層基板パッケージで構成されている。
複数の高周波モジュールは、制御モジュール上に載置されており、高周波モジュールは、セラミック多層基板パッケージの制御モジュールと反対側である第１の面に導体パターンで形成された複数のアンテナ素子を有すると共に、制御モジュール側である第２の面に複数のキャビティ及び平面実装用の接続電極を有している。
複数のキャビティの内部には、個片化された半導体チップが配設されており、高周波モジュールには、第１の面のアンテナ素子がない部分に熱伝導性の高い放熱板が設けられ、半導体チップと放熱板は、セラミック多層基板パッケージを貫通して設けられたサーマルバイアホールで接続されている。
このため、このフェーズドアレーアンテナでは、必要な部品の数が多く、部品の製作に要する費用や実装に要する費用が高価格になる。
また、サブアレー化されたセラミック多層基板パッケージの実装や配列の際に、パッケージ間に隙間が生じるため、アンテナ素子を等間隔に配列することができない。また、アンテナ素子のグラウンドを同一面に形成することができない。このため、アレーアンテナの特性が劣化してしまうことがある。
また、主な熱源となる半導体チップが、セラミック多層基板パッケージのキャビティの内部に配設され、セラミック多層基板パッケージが制御モジュールに実装されているため、半導体チップが制御モジュールに実装されている場合と比べて排熱が問題になる。
さらに、接続電極における特性が高周波になるにつれて劣化するため、アンテナシステムの高周波化が難しくなる。具体的には、ミキサー回路の出力又は増幅器の出力であるＲＦ（高周波）信号をミリ波帯にした場合、接続電極におけるＬＯ（ローカル）信号やＩＦ（中間周波数）信号の特性を維持するのが難しくなる。
以下の非特許文献１に開示されているフェーズドサブアレーアンテナは、１３．６ｍｍ×１３．６ｍｍ程度のタイル形状のモジュールを用いて構成されており、そのモジュールより一回り小さくダイシングされた単一のレティクル（回路が半導体ウェハに露光されたエリア）を持つ半導体チップ上に積層誘電体が形成されている。
タイル形状のモジュールの上部に４×４のアンテナ素子が配置されることで、１６素子のフェーズドサブアレーアンテナが構成されている。
このため、このフェーズドアレーアンテナでは、素子数が１６素子を超える大規模アレーアンテナを構成する場合、サブアレーアンテナを配列する必要がある。
サブアレーアンテナを配列する際、サブアレーアンテナ間には、実装の都合上、空隙が必要であり、または、配線用のスペースが必要となる。
つまり、アンテナ素子を等間隔に配列することができず、また、アンテナ素子のグラウンドを同一面に形成することができないため、アレーアンテナの特性が劣化することがある。
さらには、サブアレーアンテナを複数配列する際、ＲＦ信号、あるいは、ＬＯ信号及びＩＦ信号を、全てのサブアレーアンテナに個別に給電する必要があり、サブアレーアンテナの数だけ、それら信号線の数が必要となる。この場合、サブアレーアンテナの間には、実装の都合上、空隙又は配線用のスペースが必要となる。また、この場合、アレーアンテナ装置と外部回路基板との接続端子数が増加する。
このため、アンテナ素子を等間隔に配列することができなくなり、また、外部回路基板との接続端子数が増加するため接続領域の自由度が低くなる。より具体的には、接続端子数が増加すると、外部回路基板のデザインルールに則った接続パッドを配置することが困難となる。さらには、ＲＦ信号、あるいは、ＬＯ信号及びＩＦ信号を、それぞれサブアレーアンテナの数だけ分配する回路が必要となり、分配させる機能を外部回路基板に持たせるため、外部回路基板の大型化を招くようになる。即ち、アレーアンテナ装置の大型化を招くようになる。
また、このフェーズドアレーアンテナでは、サブアレーアンテナへの配線用パターンがパッケージの外周に設けられるが、これらをアンテナ素子形成面と反対側の面に設けた場合においても、パッケージ間に隙間が必要であり、また、排熱には課題が残る。
また、半導体チップは１３．６ｍｍ×１３．６ｍｍよりも一回り小さい大きさに個片化されているが、一般的には、レティクルを超えるような半導体チップは製造することができない。半導体製造装置のレティクルの最大は２０ｍｍ×２０ｍｍ程度である。
即ち、２０ｍｍ×２０ｍｍを超えるようなアレーアンテナを一括で製造することができない。よって、非特許文献１に開示されているフェーズドサブアレーアンテナを用いて、大規模なフェーズドアレーアンテナを構成することは困難である。
特開平１１−３４０７２４号公報
Jonathan Hacker，Chris Hillman，Alex Papavasiliou，Chong Gon Kim，Abbas Abbaspour-Tamijani，Choul Young Kim，Dong Woo Kang，Babriel Rebeiz，"A 16-Element Transmit / Receive Q-Band Electronically Steerable Subarray Tile，"Microwave Symposium Digest(MTT)，2012 IEEE MTT-S International，2012.
従来のアンテナ装置は以上のように構成されているので、アンテナ素子を等間隔に配列することができず、また、アンテナ素子のグラウンドを同一面に形成することができない。このため、アレーアンテナの特性が劣化してしまう課題があった。
また、排熱が困難であることに伴う熱の影響や、ミリ波帯などの高周波化に伴って特性が劣化し、大規模なフェーズドアレーアンテナの構築が困難である課題があった。
また、サブアレーアンテナの数だけ配線が必要であり、外部回路基板に全ての配線数に応じた分配機能を持たせる必要があるため、アレーアンテナ装置の大型化を招いてしまう課題があった。
この発明は上記のような課題を解決するためになされたもので、アレーアンテナ特性の劣化を招くことなく、大規模なフェーズドアレーアンテナの構築を実現することができる小型のアンテナ装置と、そのアンテナ装置に用いる高周波回路とを得ることを目的とする。
この発明に係る高周波回路は、半導体ウェハと、絶縁膜と導体パターンのうち、少なくとも１つを含んでいる再配線層と、その再配線層に形成され、外部回路と接続される外部回路接続端子とを備え、その再配線層は半導体ウェハの上に形成され、その半導体ウェハは半導体プロセスにおける露光単位で形成されるレティクル回路を複数備え、複数のレティクル回路の中のいずれか１つのレティクル回路と外部回路接続端子の接続を行う第１の接続手段を再配線層に備え、複数のレティクル回路の中のいずれか１つのレティクル回路と、もう１つのレティクル回路の接続を行う第２の接続手段を再配線層に備え、第１の接続手段及び第２の接続手段のうち、少なくとも１つの接続手段は、複数のレティクル回路の中のいずれか１つのレティクル回路を跨ぐように接続を行う第３の接続手段を含んでいるようにしたものである。
この発明によれば、半導体ウェハと、絶縁膜と導体パターンのうち、少なくとも１つを含んでいる再配線層と、その再配線層に形成され、外部回路と接続される外部回路接続端子とを備え、その再配線層は半導体ウェハの上に形成され、その半導体ウェハは半導体プロセスにおける露光単位で形成されるレティクル回路を複数備え、複数のレティクル回路の中のいずれか１つのレティクル回路と外部回路接続端子の接続を行う第１の接続手段を再配線層に備え、複数のレティクル回路の中のいずれか１つのレティクル回路と、もう１つのレティクル回路の接続を行う第２の接続手段を再配線層に備え、第１の接続手段及び第２の接続手段のうち、少なくとも１つの接続手段は、複数のレティクル回路の中のいずれか１つのレティクル回路を跨ぐように接続を行う第３の接続手段を含んでいるように構成したので、アレーアンテナ特性の劣化を招くことなく、大規模なフェーズドアレーアンテナの構築を実現することができる小型のアンテナ装置が得られる効果がある。
この発明の実施の形態１による高周波回路を示す上面透過図である。 図１におけるＡ−Ａ’断面図である。 従来の高周波回路を示す側面透過図である。 従来の高周波回路を示す側面透過図である。 従来の高周波回路が２×１実装された場合の上面透過図である。 この発明の実施の形態１による他の高周波回路を示す上面透過図である。 この発明の実施の形態２による高周波回路を示す上面透過図である。 図７におけるＡ−Ａ’断面図である。 図７におけるＢ−Ｂ’断面図である。 図７におけるＣ−Ｃ’断面図である。 従来の高周波回路が３×３実装された場合の上面透過図である。 この実施の形態２の高周波回路が３×３実装された場合の上面透過図である。 この発明の実施の形態２による他の高周波回路を示す上面透過図である。 この発明の実施の形態３によるアンテナ装置を示す上面透過図である。 図１４におけるＡ−Ａ’断面図である。 この発明の実施の形態４によるアンテナ装置を示す上面透過図である。 図１６におけるＡ−Ａ’断面図である。 この実施の形態４のアンテナ装置が５×４実装された場合の上面透過図である。 この実施の形態４のアンテナ装置が５×４実装された場合の側面透過図である。 この発明の実施の形態５によるアンテナ装置を示す断面図である。 この発明の実施の形態６によるアンテナ装置を示す断面図である。 この発明の実施の形態７によるアンテナ装置を示す上面図である。 この発明の実施の形態７によるアンテナ装置を示す断面図である。 この発明の実施の形態７によるアンテナ装置のうち、半導体ウェハ２と再配線層６を示す上面ブロック図である。
実施の形態１．
図１はこの発明の実施の形態１による高周波回路を示す上面透過図であり、図２は図１におけるＡ−Ａ’断面図である。
図１及び図２において、外部高周波回路１は、例えば、ローカル信号を発振するローカル信号源や、中間周波数信号を発振する中間周波数信号源などが設けられている外部回路である。
半導体ウェハ２は複数のレティクル５が残るようにダイシング加工が施されたウェハであり、外部高周波回路１の上に載せられている。
半導体ウェハ２の上部には回路形成層３が形成されており、その回路形成層３の表面が回路形成面４である。
レティクル（レティクル回路）５は半導体プロセスにおける露光単位で形成される回路であって、レティクル５は回路が半導体ウェハ２に露光されたエリア（回路露光領域）であり、半導体ウェハ２における回路形成層３に形成されている。図１及び図２の例では、２個（１×２）のレティクル５が形成されているが、３個以上のレティクル５が形成されていてもよい。
レティクル５の中にはアクティブ回路が形成されている。アクティブ回路としては、例えば、外部高周波回路１におけるローカル信号源（図示せず）から発振されたローカル信号と中間周波数信号源（図示せず）から発振された中間周波数信号を混合するミキサー回路のほか、増幅器、位相器、逓倍器やスイッチ回路などが考えられる。
再配線層６は回路形成層３の表面である回路形成面４に形成されている積層誘電体であり、絶縁膜と導体パターンのうち、少なくとも１つを含んでいる。
入出力端子７は再配線層６に形成されている外部回路接続端子である。
入出力端子８はレティクル５に形成されている端子である。
配線９は再配線層６の中で入出力端子７と入出力端子８間を電気的に接続し、配線１０は入出力端子７と外部高周波回路１間を電気的に接続している。
なお、配線９は第１の接続手段を構成している。
この実施の形態１の高周波回路は、１×２のレティクルが残るようにダイシング加工が施された半導体ウェハ２の回路形成面４に再配線層６が形成されており、１個のレティクル５のサイズを超える規模の半導体集積回路となっている。
なお、配線９が入出力端子７と入出力端子８間を電気的に接続し、配線１０が入出力端子７と外部高周波回路１間を電気的に接続することで、レティクル５と外部高周波回路１が電気的に接続されている。
この実施の形態１の高周波回路の構造を明確にするために、従来の高周波回路の構造を説明する。
図３及び図４は従来の高周波回路を示す側面透過図であり、図５は従来の高周波回路が２×１実装された場合の上面透過図である。
ただし、図３から図５において、図１及び図２に相当する部材は同一の符号を付している。
従来の高周波回路では、図３に示すように、半導体集積回路２０の回路形成層３に単一のレティクル５が形成されており、レティクル５に形成された入出力端子８は、配線１０によって外部高周波回路１と接続されている。
また、従来の高周波回路では、図４に示すように、半導体集積回路２０の回路形成層３に単一のレティクル５が形成されており、半導体集積回路２０の回路形成面４に再配線層６が形成されている。また、再配線層６に形成された入出力端子７とレティクル５に形成された入出力端子８が、再配線層６の中の配線９で接続されており、また、その入出力端子７と外部高周波回路１が、配線１０で接続されている。
従来の高周波回路が２×１実装される場合、図５に示すように、半導体集積回路２０の実装のハンドリング、あるいは、配線１０のためのスペース３０が必要になる。
これに対して、この実施の形態１の高周波回路では、半導体ウェハ２が、２×１のレティクル５が残るようにダイシング加工が施されているので、半導体ウェハ２の実装のハンドリング等のためのスペース３０が不要である。このため、大規模な回路を形成する場合、高密度なレティクル５の配置が可能になり、装置の小形化を図ることができる。
なお、レティクル５の露光可能な最大サイズは、通常、２０ｍｍ□程度であるが、この実施の形態１では、半導体ウェハ２が、２×１のレティクル５が残るようにダイシング加工が施されているので、２０ｍｍ□を超える大規模な半導体集積回路を一括で形成することが可能である。
一括で形成する場合には、実装の数や部品の数の削減が可能であるため低価格化を図ることができる。
以上で明らかなように、この実施の形態１によれば、半導体ウェハ２と、絶縁膜と導体パターンのうち、少なくとも１つを含んでいる再配線層６と、その再配線層６に形成され、外部高周波回路１と接続される入出力端子７とを備え、その再配線層６は半導体ウェハ２の上に形成され、その半導体ウェハ２は半導体プロセスにおける露光単位で形成されるレティクル５を複数備え、複数のレティクル５の中のいずれか１つのレティクル５と入出力端子７を接続する配線９を再配線層６に備えるように構成したので、アレーアンテナ特性の劣化を招くことなく、大規模なフェーズドアレーアンテナの構築を実現することができるアンテナ装置が得られる効果を奏する。
この実施の形態１では、１×２のレティクル５のサイズが同じ２０ｍｍ□であるものを示したが、サイズが異なるレティクル５が半導体ウェハ２に形成されるものであってもよく、同様の効果を得ることができる。
また、この実施の形態１では、１×２のレティクル５（直線状に配置されている複数のレティクル５が）が半導体ウェハ２に形成されている例を示したが、図６に示すように、Ｎ×２（Ｎは自然数）のレティクル５（格子状に等間隔で周期的に配置されている複数のレティクル５が）が半導体ウェハ２に形成されるものであってもよく、同様の効果を得ることができる。
実施の形態２．
図７はこの発明の実施の形態２による高周波回路を示す上面透過図である。
図８は図７におけるＡ−Ａ’断面図であり、図９は図７におけるＢ−Ｂ’断面図であり、図１０は図７におけるＣ−Ｃ’断面図である。
図７から図１０において、図１及び図２と同一符号は同一または相当部分を示すので説明を省略する。
配線１１は再配線層６の中で、図中左側のレティクル５に形成されている入出力端子８と図中右側のレティクル５に形成されている入出力端子８間を電気的に接続している。なお、配線１１は第２の接続手段を構成している。
配線１２は再配線層６の中で、図中左側のレティクル５を跨ぐように、再配線層６に形成されている入出力端子７と図中右側のレティクル５に形成されている入出力端子８間を電気的に接続している。なお、配線１２は第３の接続手段を構成している。
この実施の形態２では、半導体ウェハ２に形成されている１×２のレティクル５間を電気的に接続するために、配線１１が、再配線層６の中で、図中左側のレティクル５に形成されている入出力端子８と、図中右側のレティクル５に形成されている入出力端子８とを電気的に接続している。
また、図中右側のレティクル５を外部高周波回路１と電気的に接続するために、配線１２が、再配線層６の中で、図中左側のレティクル５を跨ぐように、再配線層６に形成されている入出力端子７と、図中右側のレティクル５に形成されている入出力端子８とを電気的に接続している。
図７の例では、半導体ウェハ２に形成されているレティクル５の数が２個であるため、配線１１が、図中左側のレティクル５に形成されている入出力端子８と、図中右側のレティクル５に形成されている入出力端子８とを電気的に接続しているが、例えば、半導体ウェハ２に直線状に形成されているレティクル５の数が３個である場合、配線１１が、真ん中のレティクル５を跨ぐように、左端のレティクル５に形成されている入出力端子８と、右端のレティクル５に形成されている入出力端子８とを電気的に接続するようにしてもよい。
この実施の形態２では、半導体ウェハ２に形成されている１×２のレティクル５間を電気的に接続する場合、再配線層６の中の配線１１で入出力端子８間を接続するため、半導体ウェハ２の実装のハンドリング等のためのスペース３０が不要である。
また、図中右側のレティクル５を外部高周波回路１と電気的に接続する場合、再配線層６の中で、図中左側のレティクル５を跨ぐように、再配線層６の中の配線１２で入出力端子７と入出力端子８を接続するため、外部高周波回路１との接続部である入出力端子７を片側に集約させることができる。図７の例では、図中左側に入出力端子７を集約させている。
したがって、上記実施の形態１の高周波回路よりも更に、高密度な実装が可能なる効果が得られる。
ここで、図１１は従来の高周波回路が３×３実装された場合の上面透過図である。
従来の高周波回路では、半導体集積回路２０の実装のハンドリング、あるいは、配線１０のためのスペース３０が必要になる。
また、内側の半導体集積回路２０（図中、真ん中の半導体集積回路２０）から外側へ導く配線１３のためのスペース３１が必要になる。
また、外部高周波回路１の内層への配線１４のためのスペースや、スルーホール１５のためのスペース３２が必要になる。
図１２はこの実施の形態２の高周波回路が３×３実装された場合の上面透過図である。
この実施の形態２の高周波回路では、半導体ウェハ２が、３×３のレティクル５が残るようにダイシング加工が施されているので、図１２に示すように、従来の高周波回路で必要となる半導体集積回路２０の実装のハンドリング、外側へ導く配線１３のためのスペース３１、配線１４のためのスペースや、スルーホール１５のためのスペース３２が不要である。このため、大規模な回路を形成する場合、高密度なレティクル５の配置が可能になり、装置の小形化を図ることができる。
レティクル５の露光可能な最大サイズは、通常、２０ｍｍ□程度であるが、この実施の形態２では、半導体ウェハ２が、３×３のレティクル５が残るようにダイシング加工が施されているので、２０ｍｍ□を超える大規模な半導体集積回路（図１２では、６０ｍｍ□を超える半導体集積回路）を一括で形成することが可能である。
一括で形成する場合には、実装の数や部品の数の削減が可能であるため低価格化を図ることができる。
この実施の形態２では、３×３のレティクル５のサイズが同じ２０ｍｍ□であるものを示したが、サイズが異なるレティクル５が半導体ウェハ２に形成されるものであってもよく、同様の効果を得ることができる。
また、図６に示した例と同様に、Ｎ×２のレティクル５が半導体ウェハ２に形成された場合や、Ｍ×Ｍ（Ｍは３以上の自然数）のレティクル５が半導体ウェハ２に形成された場合においても同様の効果を得ることができる。
図１３はこの発明の実施の形態２による他の高周波回路を示す上面透過図である。
再配線層６における配線１２が分岐を有する場合（図１３の例では、図中左側のレティクル５を跨ぐ配線１２が分岐部１６で２つの分岐されている）、再配線層６の中で、一方の分岐配線（第４の接続手段）が図中右側のレティクル５に形成されている入出力端子８と接続されるとともに、他方の分岐配線（第４の接続手段）が図中左側のレティクル５に形成されている入出力端子８と接続される。
この場合、外部高周波回路１と接続する接続手段や、再配線層６における入出力端子の数を分岐の数だけ減らすことができるようになり、更に省面積な高周波回路や、高密度な高周波回路を実現することが可能になる。
ここでは、再配線層６における配線１２が分岐を有する例を示しているが、配線９又は配線１１が分岐を有し、配線９又は配線１１の分岐配線が２つ以上のレティクル５に形成されている入出力端子８と接続されているようにしてもよい。
実施の形態３．
図１４はこの発明の実施の形態３によるアンテナ装置を示す上面透過図であり、図１５は図１４におけるＡ−Ａ’断面図である。
図１４及び図１５において、図１及び図２と同一符号は同一または相当部分を示すので説明を省略する。
この実施の形態３では、上記実施の形態１の高周波回路を実装しているアンテナ装置について説明するが、アンテナ装置が、上記実施の形態２の高周波回路を実装しているものであってもよい。
アンテナ放射素子４０は再配線層６の上部に形成されている。
入出力端子４１はレティクル５内のアクティブ回路に形成されており、ＲＦ信号（高周波信号）を入出力する端子である。
配線４２は再配線層６の中で、アンテナ放射素子４０とアクティブ回路の入出力端子４１を電気的に接続している。
なお、入出力端子４１及び配線４２はアンテナ結合手段を構成している。
この実施の形態３のアンテナ装置では、上記実施の形態１の高周波回路と同様の理由により、大規模なアンテナ装置を形成する場合、高密度なレティクル５及びアンテナ放射素子４０の配置が可能になり、装置の小形化を図ることができる。
また、レティクル５の露光可能な最大サイズは、通常、２０ｍｍ□程度であるが、この実施の形態３では、半導体ウェハ２が、２×１のレティクル５が残るようにダイシング加工が施されているので、２０ｍｍ□を超える大規模なアンテナ装置を一括で形成することが可能である。
一括で形成する場合には、実装の数や部品の数の削減が可能であるため低価格化を図ることができる。
図５に示している従来の高周波回路を実装するアンテナ装置では、アンテナの接地導体がレティクル５又は再配線層６に形成されるため、アンテナの接地導体が同一面に形成されない。
この実施の形態３のアンテナ装置では、アンテナ放射素子４０の接地導体を再配線層６において同一面に形成することができる。
このため、複数のアンテナ放射素子４０がアレー配置される場合、この実施の形態３では、アレーアンテナ特性が向上する。
なお、アンテナ放射素子４０の接地導体をレティクル５に形成する場合でも、再配線層６の厚みが、半導体ウェハ２の厚みと比べ十分に小さく、レティクル５に設けられた接地導体を再配線層６で接続することは容易である。したがって、アンテナ放射素子４０から見てほぼ同一面に接地導体が形成されるため、アレーアンテナ特性が良くなる。
この実施の形態３では、１×２のレティクル５のサイズが同じ２０ｍｍ□であるものを示したが、サイズが異なるレティクル５が半導体ウェハ２に形成されるものであってもよく、同様の効果を得ることができる。
また、図１２に示す３×３のレティクル５や、図６に示すＮ×２のレティクル５や、Ｍ×Ｍ（Ｍは３以上の自然数）のレティクル５が半導体ウェハ２に形成された場合においても同様の効果を得ることができる。
この実施の形態３では、配線４２が、再配線層６の中で、アンテナ放射素子４０とアクティブ回路の入出力端子４１を電気的に接続しているものを示したが、接続手段である配線９及び配線１０によって、外部高周波回路１におけるローカル信号源（図示せず）及び中間周波数信号源（図示せず）と、レティクル５内のアクティブ回路に形成されているミキサー回路とを電気的に接続し、そのミキサー回路が、そのローカル信号源から発振されたローカル信号と、その中間周波数信号源から発振された中間周波数信号とを混合し、その混合した信号（高周波信号）を配線を介してアンテナ放射素子４０に出力するようにしてもよい。
ローカル信号源から発振されたローカル信号及び中間周波数信号源から発振された中間周波数信号は、入出力端子４１から入力されるＲＦ信号よりも周波数が低いため、配線１０において、より低損失に信号を通すことができるようになり、アンテナ装置の高周波化や低損失化を図ることができる。
なお、再配線層６の層数を増やし、再配線層６において、アンテナ放射素子４０とレティクル５の回路を電気的に遮蔽するグラウンドを設けた場合、アンテナ放射素子４０とレティクル５の回路のアイソレーションを確保することができる。
この実施の形態３では、ミキサー回路から出力された高周波信号を配線を介してアンテナ放射素子４０に出力するものを示したが、レティクル５が、そのミキサー回路から出力された高周波信号を増幅させる高周波信号増幅回路を備え、そのミキサー回路とアンテナ放射素子４０が、その高周波信号増幅回路を介して接続されていてもよい。
また、レティクル５が、ローカル信号を増幅させるローカル信号増幅回路を備え、そのミキサー回路と外部回路接続端子である入出力端子７が、そのローカル信号増幅回路を介して接続されていてもよい。
あるいは、レティクル５が、中間周波数信号を増幅させる中間周波数信号増幅回路を備え、そのミキサー回路と外部回路接続端子である入出力端子７が、その中間周波数信号増幅回路を介して接続されていてもよい。
実施の形態４．
図１６はこの発明の実施の形態４によるアンテナ装置を示す上面透過図であり、図１７は図１６におけるＡ−Ａ’断面図である。
図１６及び図１７において、図１４及び図１５と同一符号は同一または相当部分を示すので説明を省略する。
誘電体基板５１は再配線層６の上部に形成されており、誘電体基板５１には複数のアンテナ放射素子４０が配列されている。
なお、複数のアンテナ放射素子は一括で誘電体基板５１に形成されている。
アンテナ放射素子４０とレティクル５内のアクティブ回路との間において、アンテナ放射素子４０が設けられた領域を包含する大きさの領域内に接地導体５２が連続的に形成されている。
接地導体５２には結合孔５３（アンテナ放射素子４０とレティクル５内のアクティブ回路を電気的に接続する抜きパターン）が施されている。
５４はアンテナ放射素子４０とアクティブ回路の結合を表している。
この実施の形態４のアンテナ装置では、上記実施の形態３と同様の理由により、大規模なアンテナ装置を形成する場合、高密度なレティクル５及びアンテナ放射素子４０の配置が可能になり、装置の小形化を図ることができる。
また、接地導体５２が同一面に形成されるため、接地導体が同一面に形成されない従来のアンテナ装置よりも、アレーアンテナ特性が向上する。
また、特許文献１や非特許文献１に開示されているフェーズドアレーアンテナが複数配列されている従来のアンテナ装置では、半導体集積回路やレティクルが個片化されており、実装スペースや配線スペースが必要であるが、この実施の形態４のアンテナ装置は、そのような実装スペースや配線スペースが不要であるため、従来のアンテナ装置よりも高密度な実装が可能である。
この実施の形態４では、１×２のレティクル５のサイズが同じ２０ｍｍ□であるものを示したが、サイズが異なるレティクル５が半導体ウェハ２に形成されるものであってもよく、同様の効果を得ることができる。
また、図１２に示す３×３のレティクル５や、図６に示すＮ×２のレティクル５や、Ｍ×Ｍ（Ｍは３以上の自然数）のレティクル５が半導体ウェハ２に形成された場合においても同様の効果を得ることができる。
特に、レティクル５のアレー配置が自然数行×偶数列である場合、例えば、図１８及び図１９に示すように、レティクル５のアレー配置が５×４である場合、中心面１００で対称の構造となり、行毎に同一の構造とすることができるため、領域１１０を同一構造とすることができる。
このため、配線やアンテナの特性ばらつきを小さく抑えることができるため、アンテナ装置におけるアレーアンテナ特性のばらつきを小さく抑えることができる。
この実施の形態４では、配線４２が、再配線層６の中で、アンテナ放射素子４０とアクティブ回路の入出力端子４１を電気的に接続しているものを示したが、接続手段である配線９及び配線１０によって、外部高周波回路１におけるローカル信号源（図示せず）及び中間周波数信号源（図示せず）と、レティクル５内のアクティブ回路に形成されているミキサー回路とを電気的に接続し、そのミキサー回路が、そのローカル信号源から発振されたローカル信号と、その中間周波数信号源から発振された中間周波数信号とを混合し、その混合した信号（高周波信号）を配線を介してアンテナ放射素子４０に出力するようにしてもよい。
ローカル信号源から発振されたローカル信号及び中間周波数信号源から発振された中間周波数信号は、入出力端子４１から入力されるＲＦ信号よりも周波数が低いため、配線１０において、より低損失に信号を通すことができるようになり、アンテナ装置の高周波化や低損失化を図ることができる。
なお、再配線層６の層数を増やし、再配線層６において、アンテナ放射素子４０とレティクル５の回路を電気的に遮蔽するグラウンドを設けた場合、アンテナ放射素子４０とレティクル５の回路のアイソレーションを確保することができる。
この実施の形態４では、誘電体基板５１が再配線層６の上部に形成されており、複数のアンテナ放射素子４０が誘電体基板５１に形成されているものを示したが、誘電体基板５１の代わりに、金属ブロック、または、金属処理が施された誘電体ブロックが再配線層６の上部に形成されており、複数のアンテナ放射素子４０が金属ブロック、または、金属処理が施された誘電体ブロックに形成されているものであってもよく、同様の効果を得ることができる。
なお、複数のアンテナ放射素子４０は一括で金属ブロック、または、金属処理が施された誘電体ブロックに形成される。即ち、複数のアンテナ放射素子４０が金属ブロック又は金属処理が施された誘電体ブロックに一体に形成される。
実施の形態５．
図２０はこの発明の実施の形態５によるアンテナ装置を示す断面図であり、図において、図１７と同一符号は同一または相当部分を示すので説明を省略する。
ステージ６１は放熱構造６２が設けられた金属ブロックであり、半導体ウェハ２の高さと外部高周波回路１の高さが同一平面になるように、半導体ウェハ２と外部高周波回路１を載せている。
フレキシブル誘電体基板６３は一端が半導体ウェハ２の上に載せられ、他端が外部高周波回路１の上に載せられており、その両端が異方導電性接着剤である異方導電性フィルム６４によって、半導体ウェハ２及び外部高周波回路１と電気的に接続されている。
上記実施の形態１〜４では、半導体ウェハ２が外部高周波回路１の上に載せられているものを示したが、この実施の形態５では、半導体ウェハ２を外部高周波回路１の上ではなく、外部高周波回路１の側方に配置しているので、放熱構造６２が設けられているステージ６１の上に、半導体ウェハ２を直接設置することができる。このため、半導体ウェハ２の排熱の効果を高めることができる。
また、この実施の形態５では、フレキシブル誘電体基板６３と異方導電性フィルム６４を用いて、半導体ウェハ２と外部高周波回路１を接続しているので、実装の際に、一括かつ密に配線を行うことができるようになり、低価格化や小形化を容易に図ることができる。
実施の形態６．
図２１はこの発明の実施の形態６によるアンテナ装置を示す断面図であり、図２１において、図２０と同一符号は同一または相当部分を示すので説明を省略する。
アンテナ装置の高周波回路には複数のレティクルが実装されているが、この実施の形態６では、外部回路接続端子である入出力端子７が上側に配置されていないレティクルと、入出力端子７が上側に配置されているレティクルとが混在しており、入出力端子７が上側に配置されていないレティクルをレティクル５（第１のレティクル回路）、入出力端子７が上側に配置されているレティクルをレティクル５ｂ（第２のレティクル回路）として区別している。ただし、レティクル５とレティクル５ｂは同一のものである。
レティクル５の入出力端子８は、第３の接続手段である配線１２を介して、入出力端子７と接続されているが、レティクル５ｂの入出力端子８ｂは、入出力端子７と接続されていない。また、レティクル５ｂのアンテナ結合手段である入出力端子４１ｂもアンテナ放射素子４０と結合されていない。
上記実施の形態１〜５では、入出力端子７がレティクル５の上側、あるいは、レティクル５の近傍に配置されている例を示しているが、この実施の形態６では、入出力端子７がレティクル５ｂの上側、あるいは、レティクル５ｂの近傍に配置されているものについて説明する。
この実施の形態６におけるレティクル５ｂは、実際に回路としての機能を果たすものではなく、配線領域を拡張する目的で形成されている。このため、誘電体基板５１と入出力端子７、または、誘電体基板５１とフレキシブル誘電体基板６３のレイアウト自由度を高くすることができる。特に、入出力端子７のサイズを、接続や実装に必要な分だけ領域を十分に大きくすることができる。また、入出力端子７とフレキシブル誘電体基板６３を実装するために必要な領域（例えば、プレス機）の確保も容易になる。
これら領域は、アンテナ放射素子４０の素子間隔を維持したまま容易に確保することができる。なお、レティクル５とレティクル５ｂは同一のものであるため、レティクルを形成するために必要なマスク製造費の観点で低価格になる。
実施の形態７．
図２２はこの発明の実施の形態７によるアンテナ装置を示す上面図であり、図２３はこの発明の実施の形態７によるアンテナ装置を示す断面図であり、図２４はこの発明の実施の形態７によるアンテナ装置のうち、半導体ウェハ２と再配線層６を示す上面ブロック図である。
図２２から図２４において、図２１と同一符号は同一または相当部分を示すので説明を省略する。
レティクル５には、内部回路として、入力された信号の電力を分配する電力分配回路２１ｂが形成され、レティクル５ｂには、内部回路として、入力された信号の電力を分配する電力分配回路２１が形成されている。
ただし、レティクル５に形成されている電力分配回路２１ｂは、再配線層６と接続されておらず、また、レティクル５に形成されている他の回路とも直接接続されていない。
一方、レティクル５ｂに形成されている電力分配回路２１は、配線９ｂを介して、入出力端子７と接続され、かつ、配線９ｃを介して、レティクル５に形成されている入出力端子８と接続されている。
レティクル５ｂに形成されている入出力端子８ｂは、他の接続端子あるいは他の回路と接続されていない。
したがって、レティクル５ｂに形成されている電力分配回路２１は、ＬＯ信号及びＩＦ信号のうち、少なくとも１つの信号の電力を２つに分配するが、レティクル５に形成されている電力分配回路２１ｂは、実際には信号の電力を分配する機能を果たしていない。マスク製造費を抑える目的で、レティクル５とレティクル５ｂを同一にしているため、電力分配回路２１と同一の電力分配回路２１ｂがレティクル５に形成されている。
また、外部高周波回路１の領域１１１には、入力された信号の電力を４つに分配する４電力分配回路１２０が配置されており、フレキシブル誘電体基板６３の領域１１２には、４電力分配回路１２０により電力が分配された信号を伝送する４本の信号線が配線されている。４本の信号線は、入出力端子７とそれぞれ接続されている。
なお、上記の信号線は、ＬＯ信号、ＩＦ信号及びＲＦ信号のうち、いずれか１つの信号の場合を示したものであり、ミキサー回路をレティクル５に含む場合は、ＬＯ信号及びＩＦ信号の配線が必要であり、ミキサー回路をレティクル５に含まない場合は、ＲＦ信号の配線が必要である。
上記実施の形態１〜５では、選択的に接続される回路がレティクル５に配置されていない例を示しているが、この実施の形態７では、選択的に接続される回路として、電力分配回路２１，２１ｂをレティクル５，５ｂに備えている。
この実施の形態７では、選択的に接続される電力分配回路２１，２１ｂを備えているため、外部高周波回路１の電力分配回路の数を減らして、領域１１１の大きさを小さくすることができる。また、入出力端子７の数を外部高周波回路１における電力分配回路の分配数に応じて減らすことができる。
さらには、外部高周波回路１から入出力端子７への配線数が減るため、領域１１２における配線数を減らすことができる。
この実施の形態７のように、選択的に接続される電力分配回路２１，２１ｂを備えていない場合、外部高周波回路１の領域１１１には、入力された信号の電力を８つに分配する８電力分配回路を配置する必要であり、フレキシブル誘電体基板６３の領域１１２には、８電力分配回路により電力が分配された信号を伝送する８本の信号線の配線が必要になる。
この実施の形態７では、選択的に接続される回路が電力分配回路２１，２１ｂである例を示しているが、選択的に接続される回路は電力分配回路２１，２１ｂに限るものではなく、例えば、配線引き回し損失分の利得を得る増幅器、経路間の配線引き回し損失差を補正する減衰器や、経路間の配線引き回し位相差を補正する位相器などでもよい。
電力分配回路２１ｂは、上述したように、レティクル５における他の回路と接続しないため、レティクル５における配置の自由度が高いものとなる。特に空いた領域に電力分配回路２１ｂを配置するようにすると、領域の有効活用を図ることができる。
この実施の形態７では、配線領域を拡張したレティクル５ｂにおいて、電力分配回路２１を選択的に接続している例を示しているが、この電力分配回路２１が他のレティクル５，５ｂに配置されている電力分配回路２１又は電力分配回路２１ｂと選択的に接続するようにしてもよい。
ここで、ウィルキンソン型分配器はアイソレーション用の抵抗器が必要となるため、再配線層６のみでは実現することができない。電力分配回路２１，２１ｂは、アイソレーション特性を有するウィルキンソン型分配器であるとなお良い。
電力分配回路２１，２１ｂは、半導体ウェハ２に形成されているため、集中乗数型の電力分配回路を実現することができ、より小形化を図ることができる。
この実施の形態７では、電力分配回路２１，２１ｂが２分配器である例を示しているが、電力分配回路２１，２１ｂが２分配器であるものに限るものではなく、例えば、３分配器や４分配器など、他の分配器であってもよい。
この実施の形態７では、アンテナ放射素子４０を増やすことは容易である。この実施の形態７では、アンテナ放射素子４０が４×４配列された場合について示しているが、これ以上のアンテナ放射素子４０を配列する場合であってもよい。
なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
１ 外部高周波回路（外部回路）、２ 半導体ウェハ、３ 回路形成層、４ 回路形成面、５ レティクル（レティクル回路、第１のレティクル回路）、５ｂ レティクル（第２のレティクル回路）、６ 再配線層（積層誘電体）、７ 入出力端子（外部回路接続端子）、８ 入出力端子、８ｂ 入出力端子、９ 配線（第１の接続手段）、９ｂ，９ｃ 配線、１０ 配線、１１ 配線（第２の接続手段）、１２ 配線（第３の接続手段）、１３，１４ 配線、１５ スルーホール、１６ 分岐部、２０ 半導体集積回路、２１，２１ｂ 電力分配回路（内部回路）、、３０，３１，３２ スペース、４０ アンテナ放射素子、４１，４１ｂ 入出力端子（アンテナ結合手段）、４２ 配線（アンテナ結合手段）、５１ 誘電体基板、５２ 接地導体、５３ 結合孔、５４ アンテナ放射素子とアクティブ回路の結合、６１ ステージ（金属ブロック）、６２ 放熱構造、６３ フレキシブル誘電体基板、６４ 異方導電性フィルム（異方導電性接着剤）、１００ 中心面、１１０ 領域、１１１ 外部高周波回路１の領域、１１２ フレキシブル誘電体基板６３の領域、１２０ ４電力分配回路。

Claims (31)

  1. 半導体ウェハと、
    絶縁膜と導体パターンのうち、少なくとも１つを含んでいる再配線層と、
    前記再配線層に形成され、外部回路と接続される外部回路接続端子とを備え、
    前記再配線層は、前記半導体ウェハの上に形成され、
    前記半導体ウェハは、半導体プロセスにおける露光単位で形成されるレティクル回路を複数備え、
    前記複数のレティクル回路の中のいずれか１つのレティクル回路と前記外部回路接続端子の接続を行う第１の接続手段を前記再配線層に備え、
    前記複数のレティクル回路の中のいずれか１つのレティクル回路と、もう１つのレティクル回路の接続を行う第２の接続手段を前記再配線層に備え、
    前記第１の接続手段及び前記第２の接続手段のうち、少なくとも１つの接続手段は、前記複数のレティクル回路の中のいずれか１つのレティクル回路を跨ぐように接続を行う第３の接続手段を含んでいることを特徴とする高周波回路。
  2. 半導体ウェハと、
    絶縁膜と導体パターンのうち、少なくとも１つを含んでいる再配線層と、
    前記再配線層に形成され、外部回路と接続される外部回路接続端子とを備え、
    前記再配線層は、前記半導体ウェハの上に形成され、
    前記半導体ウェハは、半導体プロセスにおける露光単位で形成され、内部回路が形成されるレティクル回路を複数備え、
    前記複数のレティクル回路の中のいずれか１つのレティクル回路と前記外部回路接続端子の接続を行う第１の接続手段を前記再配線層に備え、
    前記複数のレティクル回路に形成されている内部回路の中に、前記再配線層と接続されている内部回路と、前記再配線層と接続されていない内部回路とが混在していることを特徴とする高周波回路。
  3. 半導体ウェハと、
    絶縁膜と導体パターンのうち、少なくとも１つを含んでいる再配線層と、
    前記再配線層に形成され、外部回路と接続される外部回路接続端子とを備え、
    前記再配線層は、前記半導体ウェハの上に形成され、
    前記半導体ウェハは、半導体プロセスにおける露光単位で形成されるレティクル回路を複数備え、
    前記複数のレティクル回路の中のいずれか１つのレティクル回路と前記外部回路接続端子の接続を行う第１の接続手段を前記再配線層に備え、
    前記外部回路接続端子と前記外部回路の接続手段は、フレキシブル誘電体基板及び異方導電性接着剤を用いて接続されていることを特徴とする高周波回路。
  4. 前記複数のレティクル回路の中のいずれか１つのレティクル回路と、もう１つのレティクル回路の接続を行う第２の接続手段を前記再配線層に備えることを特徴とする請求項２または請求項３記載の高周波回路。
  5. 前記第１の接続手段及び前記第２の接続手段のうち、少なくとも１つの接続手段は、前記複数のレティクル回路の中のいずれか１つのレティクル回路を跨ぐように接続を行う第３の接続手段を含んでいることを特徴とする請求項４記載の高周波回路。
  6. 前記第１から第３の接続手段のうち、少なくとも１つの接続手段は、配線が複数に分岐されている分岐配線から構成されており、前記分岐配線が前記複数のレティクル回路の中の２つ以上のレティクル回路と接続されている第４の接続手段を含んでいることを特徴とする請求項１または請求項５記載の高周波回路。
  7. 前記複数のレティクル回路が全て同一の回路であることを特徴とする請求項１から請求項６のうちのいずれか１項記載の高周波回路。
  8. 前記複数のレティクル回路のうち、前記外部回路接続端子が上側に配置されていないレティクル回路が第１のレティクル回路で、前記外部回路接続端子が上側に配置されているレティクル回路が第２のレティクル回路であり、
    前記外部回路接続端子と前記第２のレティクル回路に形成されている入出力端子が接続されておらず、前記外部回路接続端子と前記第１のレティクル回路に形成されている入出力端子が接続されていることを特徴とする請求項１から請求項７のうちのいずれか１項記載の高周波回路。
  9. 前記複数のレティクル回路のうち、前記外部回路接続端子が上側に配置されていないレティクル回路が第１のレティクル回路で、前記外部回路接続端子が上側に配置されているレティクル回路が第２のレティクル回路であり、
    前記第１のレティクル回路に形成されている内部回路は、前記再配線層と接続されておらず、
    前記第２のレティクル回路に形成されている内部回路は、前記外部回路接続端子と接続され、かつ、前記第１のレティクル回路に形成されている入出力端子と接続されていることを特徴とする請求項１または請求項２記載の高周波回路。
  10. 前記複数のレティクル回路に形成されている内部回路は、入力された信号の電力を分配する電力分配回路であることを特徴とする請求項８または請求項９記載の高周波回路。
  11. 前記半導体ウェハのサイズが、前記レティクル回路の露光可能なサイズより大きいことを特徴とする請求項１から請求項１０のうちのいずれか１項記載の高周波回路。
  12. 前記複数のレティクル回路が直線状、または、格子状に等間隔で周期的に配置されていることを特徴とする請求項１から請求項１１のうちのいずれか１項記載の高周波回路。
  13. 自然数行×偶数列に配置されている複数のレティクル回路が前記格子状に等間隔で周期的に配置されていることを特徴とする請求項１２記載の高周波回路。
  14. 前記半導体ウェハと前記外部回路が金属ブロックの上に設置されていることを特徴とする請求項１から請求項１３のうちのいずれか１項記載の高周波回路。
  15. 前記外部回路接続端子と前記外部回路の接続手段は、フレキシブル誘電体基板及び異方導電性接着剤を用いて接続されていることを特徴とする請求項１、請求項２、請求項４から請求項１４のうちのいずれか１項記載の高周波回路。
  16. 半導体ウェハと、
    絶縁膜と導体パターンのうち、少なくとも１つを含んでいる再配線層と、
    前記再配線層に形成され、外部回路と接続される外部回路接続端子とを備え、
    前記再配線層は、前記半導体ウェハの上に形成され、
    前記半導体ウェハは、半導体プロセスにおける露光単位で形成されるレティクル回路を複数備え、
    前記複数のレティクル回路の中のいずれか１つのレティクル回路と前記外部回路接続端子の接続を行う第１の接続手段を前記再配線層に備えた高周波回路と、
    一体で形成された複数のアンテナ放射素子と、
    前記アンテナ放射素子と前記高周波回路における前記レティクル回路とを接続するアンテナ結合手段と
    を備えたアンテナ装置。
  17. 半導体ウェハと、
    絶縁膜と導体パターンのうち、少なくとも１つを含んでいる再配線層と、
    前記再配線層に形成され、外部回路と接続される外部回路接続端子とを備え、
    前記再配線層は、前記半導体ウェハの上に形成され、
    前記半導体ウェハは、半導体プロセスにおける露光単位で形成されるレティクル回路を複数備え、
    前記複数のレティクル回路の中のいずれか１つのレティクル回路と前記外部回路接続端子の接続を行う第１の接続手段を前記再配線層に備えた高周波回路と、
    前記複数のレティクル回路の中のいずれか１つのレティクル回路と、もう１つのレティクル回路の接続を行う第２の接続手段を前記再配線層に備え、
    前記第１の接続手段及び前記第２の接続手段のうち、少なくとも１つの接続手段は、前記複数のレティクル回路の中のいずれか１つのレティクル回路を跨ぐように接続を行う第３の接続手段を含んでおり、
    前記第１から第３の接続手段のうち、少なくとも１つの接続手段は、配線が複数に分岐されている分岐配線から構成されており、前記分岐配線が前記複数のレティクル回路の中の２つ以上のレティクル回路と接続されている第４の接続手段を含み、
    アンテナ放射素子と、
    前記アンテナ放射素子と前記高周波回路における前記レティクル回路とを接続するアンテナ結合手段と
    を備えたアンテナ装置。
  18. 半導体ウェハと、
    絶縁膜と導体パターンのうち、少なくとも１つを含んでいる再配線層と、
    前記再配線層に形成され、外部回路と接続される外部回路接続端子とを備え、
    前記再配線層は、前記半導体ウェハの上に形成され、
    前記半導体ウェハは、半導体プロセスにおける露光単位で形成されるレティクル回路を複数備え、
    前記複数のレティクル回路の中のいずれか１つのレティクル回路と前記外部回路接続端子の接続を行う第１の接続手段を前記再配線層に備えた高周波回路と、
    アンテナ放射素子と、
    前記アンテナ放射素子と前記高周波回路における前記レティクル回路とを接続するアンテナ結合手段とを備え、
    前記アンテナ放射素子と前記レティクル回路の間において、前記アンテナ放射素子が設けられた領域を包含する大きさの領域内に接地導体が連続的に形成され、
    前記接地導体には、前記アンテナ結合手段のための抜き穴が施されていることを特徴とするアンテナ装置。
  19. 半導体ウェハと、
    絶縁膜と導体パターンのうち、少なくとも１つを含んでいる再配線層と、
    前記再配線層に形成され、外部回路と接続される外部回路接続端子とを備え、
    前記再配線層は、前記半導体ウェハの上に形成され、
    前記半導体ウェハは、半導体プロセスにおける露光単位で形成されるレティクル回路を複数備え、
    前記複数のレティクル回路の中のいずれか１つのレティクル回路と前記外部回路接続端子の接続を行う第１の接続手段を前記再配線層に備えた高周波回路と、
    アンテナ放射素子と、
    前記アンテナ放射素子と前記高周波回路における前記レティクル回路とを接続するアンテナ結合手段と
    を備え、
    前記外部回路接続端子と前記外部回路の接続手段は、フレキシブル誘電体基板及び異方導電性接着剤を用いて接続されていることを特徴とするアンテナ装置。
  20. 前記アンテナ放射素子を複数備え、
    前記複数のアンテナ放射素子が一体で形成されていることを特徴とする請求項１７から請求項１９のいずれかに記載のアンテナ装置。
  21. 前記複数のレティクル回路の中のいずれか１つのレティクル回路と、もう１つのレティクル回路の接続を行う第２の接続手段を前記再配線層に備え、
    前記第１の接続手段及び前記第２の接続手段のうち、少なくとも１つの接続手段は、前記複数のレティクル回路の中のいずれか１つのレティクル回路を跨ぐように接続を行う第３の接続手段を含んでおり、
    前記第１から第３の接続手段のうち、少なくとも１つの接続手段は、配線が複数に分岐されている分岐配線から構成されており、前記分岐配線が前記複数のレティクル回路の中の２つ以上のレティクル回路と接続されている第４の接続手段を含んでいることを特徴とする請求項１８または請求項１９に記載のアンテナ装置。
  22. 前記外部回路は、ローカル信号を発振するローカル信号源と、中間周波数信号を発振する中間周波数信号源とを備え、
    前記レティクル回路は、前記ローカル信号源から発振されたローカル信号と前記中間周波数信号源から発振された中間周波数信号を混合して高周波信号を出力するミキサー回路を備え、
    前記第１から第４の接続手段のうち、少なくとも１つの接続手段を用いて、前記ミキサー回路と、前記ローカル信号源及び前記中間周波数信号源とが接続されており、
    前記アンテナ結合手段を用いて、前記ミキサー回路と、前記アンテナ放射素子とが接続されていることを特徴とする請求項１７または請求項２１記載のアンテナ装置。
  23. 前記複数のレティクル回路のうち、前記外部回路接続端子が上側に配置されていないレティクル回路が第１のレティクル回路で、前記外部回路接続端子が上側に配置されているレティクル回路が第２のレティクル回路であり、
    前記外部回路接続端子と前記第２のレティクル回路に形成されている入出力端子が接続されておらず、前記外部回路接続端子と前記第１のレティクル回路に形成されている入出力端子が接続されていることを特徴とする請求項２２記載のアンテナ装置。
  24. 前記複数のレティクル回路には内部回路がそれぞれ形成されており、
    前記複数のレティクル回路に形成されている内部回路の中に、前記再配線層と接続されている内部回路と、前記再配線層と接続されていない内部回路とが混在していることを特徴とする請求項２２または請求項２３記載のアンテナ装置。
  25. 前記複数のレティクル回路のうち、前記外部回路接続端子が上側に配置されていないレティクル回路が第１のレティクル回路で、前記外部回路接続端子が上側に配置されているレティクル回路が第２のレティクル回路であり、
    前記第１のレティクル回路に形成されている内部回路は、前記再配線層と接続されておらず、
    前記第２のレティクル回路に形成されている内部回路は、前記外部回路接続端子と接続され、かつ、前記第１のレティクル回路に形成されている入出力端子と接続されていることを特徴とする請求項２２記載のアンテナ装置。
  26. 前記複数のレティクル回路に形成されている内部回路は、前記ローカル信号及び前記中間周波数信号のうち、少なくとも一方の信号の電力を分配する電力分配回路であることを特徴とする請求項２４または請求項２５記載のアンテナ装置。
  27. 前記レティクル回路は、前記高周波信号を増幅させる高周波信号増幅回路を備え、
    前記ミキサー回路と前記アンテナ放射素子は、前記高周波信号増幅回路を介して、前記アンテナ結合手段によって接続されていることを特徴とする請求項２２から請求項２６のうちのいずれか１項記載のアンテナ装置。
  28. 前記レティクル回路が前記ローカル信号を増幅させるローカル信号増幅回路を備え、前記ミキサー回路と前記外部回路接続端子が、前記ローカル信号増幅回路を介して、前記第１から第４の接続手段のうち、少なくとも１つの接続手段によって接続、
    あるいは、
    前記レティクル回路が前記中間周波数信号を増幅させる中間周波数信号増幅回路を備え、前記ミキサー回路と前記外部回路接続端子が、前記中間周波数信号増幅回路を介して、前記第１から第４の接続手段のうち、少なくとも１つの接続手段によって接続されていることを特徴とする請求項２２から請求項２７のうちのいずれか１項記載のアンテナ装置。
  29. 前記アンテナ放射素子と前記レティクル回路の間において、前記アンテナ放射素子が設けられた領域を包含する大きさの領域内に接地導体が連続的に形成され、
    前記接地導体には、前記アンテナ結合手段のための抜き穴が施されていることを特徴とする請求項１６、請求項１７、請求項１９から請求項２８のうちのいずれか１項記載のアンテナ装置。
  30. 前記半導体ウェハと前記外部回路が金属ブロックの上に設置されていることを特徴とする請求項１６から請求項２９のうちのいずれか１項記載のアンテナ装置。
  31. 前記外部回路接続端子と前記外部回路の接続手段は、フレキシブル誘電体基板及び異方導電性接着剤を用いて接続されていることを特徴とする請求項１６から請求項１８、請求項２０から請求項３０のうちのいずれか１項記載のアンテナ装置。
JP2014250999A 2013-12-13 2014-12-11 高周波回路及びアンテナ装置 Active JP6289355B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2014250999A JP6289355B2 (ja) 2013-12-13 2014-12-11 高周波回路及びアンテナ装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2013258074 2013-12-13
JP2013258074 2013-12-13
JP2014250999A JP6289355B2 (ja) 2013-12-13 2014-12-11 高周波回路及びアンテナ装置

Publications (2)

Publication Number Publication Date
JP2015133485A JP2015133485A (ja) 2015-07-23
JP6289355B2 true JP6289355B2 (ja) 2018-03-07

Family

ID=53900449

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014250999A Active JP6289355B2 (ja) 2013-12-13 2014-12-11 高周波回路及びアンテナ装置

Country Status (1)

Country Link
JP (1) JP6289355B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2574522B (en) * 2017-03-17 2022-05-25 Mitsubishi Electric Corp Array antenna apparatus
KR102334710B1 (ko) 2017-03-28 2021-12-02 삼성전기주식회사 전자부품 내장 기판

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03229253A (ja) * 1990-02-02 1991-10-11 Nec Corp 縮小投影露光装置用レチクル
JP2001223319A (ja) * 1999-11-30 2001-08-17 Nissan Motor Co Ltd 半導体実装構造およびこれに用いる半導体チップセット
KR100905779B1 (ko) * 2007-08-20 2009-07-02 주식회사 하이닉스반도체 반도체 패키지
JP2009246404A (ja) * 2009-07-30 2009-10-22 Casio Comput Co Ltd 半導体装置の製造方法
KR20120126364A (ko) * 2011-05-11 2012-11-21 에스케이하이닉스 주식회사 반도체 칩 모듈 및 이를 갖는 플래나 스택 패키지

Also Published As

Publication number Publication date
JP2015133485A (ja) 2015-07-23

Similar Documents

Publication Publication Date Title
JP6429680B2 (ja) アンテナ一体型モジュール及びレーダ装置
US11631933B2 (en) Antenna module and communication device
CA2915243C (en) Switchable transmit and receive phased array antenna
WO2018037655A1 (ja) アンテナモジュール
KR101295926B1 (ko) 링 및/또는 오프셋 캐비티들에 집적 개구-결합 패치 안테나(들)을 갖는 무선 주파수 집적회로 패키지들
JP3734807B2 (ja) 電子部品モジュール
WO2014073355A1 (ja) アレーアンテナ
JP6777136B2 (ja) アンテナモジュール
JP2004327641A (ja) 電子部品モジュール
JP6973663B2 (ja) アンテナモジュールおよび通信装置
JP6777273B1 (ja) アンテナモジュールおよびそれを搭載した通信装置
US11462837B2 (en) Array antenna
WO2019187872A1 (ja) アンテナモジュール
US20220085502A1 (en) Sub-array antenna, array antenna, antenna module, and communication device
US20200153114A1 (en) Planar array antenna and wireless module
JP6289355B2 (ja) 高周波回路及びアンテナ装置
JP6320167B2 (ja) ウィルキンソン型分配器及び高周波回路
JP6223144B2 (ja) フェーズドアレーアンテナ装置
JP6550738B2 (ja) 高周波増幅器
EP4362219A1 (en) Antenna structure and antenna structure manufacturing method
CN112271171B (zh) 半导体器件和放大器组件
JP2019054473A (ja) 無線モジュール
JP3556845B2 (ja) ビーム形成回路
JP2008218904A (ja) 高周波モジュール装置及びこれを用いた送受信モジュール装置
CN112271171A (zh) 半导体器件和放大器组件

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170124

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170925

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20171003

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171121

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180109

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180206

R150 Certificate of patent or registration of utility model

Ref document number: 6289355

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250