JP6289355B2 - 高周波回路及びアンテナ装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 claims description 107
- 239000000758 substrate Substances 0.000 claims description 28
- 239000004020 conductor Substances 0.000 claims description 27
- 230000008878 coupling Effects 0.000 claims description 15
- 238000010168 coupling process Methods 0.000 claims description 15
- 238000005859 coupling reaction Methods 0.000 claims description 15
- 239000002184 metal Substances 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 11
- 230000003321 amplification Effects 0.000 claims description 10
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 10
- 239000000853 adhesive Substances 0.000 claims description 6
- 230000001070 adhesive effect Effects 0.000 claims description 6
- 238000009751 slip forming Methods 0.000 claims description 3
- 230000000694 effects Effects 0.000 description 12
- 230000005540 biological transmission Effects 0.000 description 7
- 239000000919 ceramic Substances 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000010276 construction Methods 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000017525 heat dissipation Effects 0.000 description 3
- 230000005855 radiation Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000005315 distribution function Methods 0.000 description 1
- RDYMFSUJUZBWLH-UHFFFAOYSA-N endosulfan Chemical compound C12COS(=O)OCC2C2(Cl)C(Cl)=C(Cl)C1(Cl)C2(Cl)Cl RDYMFSUJUZBWLH-UHFFFAOYSA-N 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
- H01L2223/64—Impedance arrangements
- H01L2223/66—High-frequency adaptations
- H01L2223/6661—High-frequency adaptations for passive devices
- H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
- H01L2224/241—Disposition
- H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
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Description
例えば、以下の特許文献1に開示されているフェーズドアレーアンテナでは、制御モジュールが多層積層基板で構成され、複数の高周波モジュールがセラミック多層基板パッケージで構成されている。
複数のキャビティの内部には、個片化された半導体チップが配設されており、高周波モジュールには、第1の面のアンテナ素子がない部分に熱伝導性の高い放熱板が設けられ、半導体チップと放熱板は、セラミック多層基板パッケージを貫通して設けられたサーマルバイアホールで接続されている。
また、サブアレー化されたセラミック多層基板パッケージの実装や配列の際に、パッケージ間に隙間が生じるため、アンテナ素子を等間隔に配列することができない。また、アンテナ素子のグラウンドを同一面に形成することができない。このため、アレーアンテナの特性が劣化してしまうことがある。
また、主な熱源となる半導体チップが、セラミック多層基板パッケージのキャビティの内部に配設され、セラミック多層基板パッケージが制御モジュールに実装されているため、半導体チップが制御モジュールに実装されている場合と比べて排熱が問題になる。
さらに、接続電極における特性が高周波になるにつれて劣化するため、アンテナシステムの高周波化が難しくなる。具体的には、ミキサー回路の出力又は増幅器の出力であるRF(高周波)信号をミリ波帯にした場合、接続電極におけるLO(ローカル)信号やIF(中間周波数)信号の特性を維持するのが難しくなる。
タイル形状のモジュールの上部に4×4のアンテナ素子が配置されることで、16素子のフェーズドサブアレーアンテナが構成されている。
サブアレーアンテナを配列する際、サブアレーアンテナ間には、実装の都合上、空隙が必要であり、または、配線用のスペースが必要となる。
つまり、アンテナ素子を等間隔に配列することができず、また、アンテナ素子のグラウンドを同一面に形成することができないため、アレーアンテナの特性が劣化することがある。
さらには、サブアレーアンテナを複数配列する際、RF信号、あるいは、LO信号及びIF信号を、全てのサブアレーアンテナに個別に給電する必要があり、サブアレーアンテナの数だけ、それら信号線の数が必要となる。この場合、サブアレーアンテナの間には、実装の都合上、空隙又は配線用のスペースが必要となる。また、この場合、アレーアンテナ装置と外部回路基板との接続端子数が増加する。
このため、アンテナ素子を等間隔に配列することができなくなり、また、外部回路基板との接続端子数が増加するため接続領域の自由度が低くなる。より具体的には、接続端子数が増加すると、外部回路基板のデザインルールに則った接続パッドを配置することが困難となる。さらには、RF信号、あるいは、LO信号及びIF信号を、それぞれサブアレーアンテナの数だけ分配する回路が必要となり、分配させる機能を外部回路基板に持たせるため、外部回路基板の大型化を招くようになる。即ち、アレーアンテナ装置の大型化を招くようになる。
また、半導体チップは13.6mm×13.6mmよりも一回り小さい大きさに個片化されているが、一般的には、レティクルを超えるような半導体チップは製造することができない。半導体製造装置のレティクルの最大は20mm×20mm程度である。
即ち、20mm×20mmを超えるようなアレーアンテナを一括で製造することができない。よって、非特許文献1に開示されているフェーズドサブアレーアンテナを用いて、大規模なフェーズドアレーアンテナを構成することは困難である。
また、排熱が困難であることに伴う熱の影響や、ミリ波帯などの高周波化に伴って特性が劣化し、大規模なフェーズドアレーアンテナの構築が困難である課題があった。
また、サブアレーアンテナの数だけ配線が必要であり、外部回路基板に全ての配線数に応じた分配機能を持たせる必要があるため、アレーアンテナ装置の大型化を招いてしまう課題があった。
図1はこの発明の実施の形態1による高周波回路を示す上面透過図であり、図2は図1におけるA−A’断面図である。
図1及び図2において、外部高周波回路1は、例えば、ローカル信号を発振するローカル信号源や、中間周波数信号を発振する中間周波数信号源などが設けられている外部回路である。
半導体ウェハ2は複数のレティクル5が残るようにダイシング加工が施されたウェハであり、外部高周波回路1の上に載せられている。
レティクル(レティクル回路)5は半導体プロセスにおける露光単位で形成される回路であって、レティクル5は回路が半導体ウェハ2に露光されたエリア(回路露光領域)であり、半導体ウェハ2における回路形成層3に形成されている。図1及び図2の例では、2個(1×2)のレティクル5が形成されているが、3個以上のレティクル5が形成されていてもよい。
レティクル5の中にはアクティブ回路が形成されている。アクティブ回路としては、例えば、外部高周波回路1におけるローカル信号源(図示せず)から発振されたローカル信号と中間周波数信号源(図示せず)から発振された中間周波数信号を混合するミキサー回路のほか、増幅器、位相器、逓倍器やスイッチ回路などが考えられる。
入出力端子7は再配線層6に形成されている外部回路接続端子である。
入出力端子8はレティクル5に形成されている端子である。
配線9は再配線層6の中で入出力端子7と入出力端子8間を電気的に接続し、配線10は入出力端子7と外部高周波回路1間を電気的に接続している。
なお、配線9は第1の接続手段を構成している。
なお、配線9が入出力端子7と入出力端子8間を電気的に接続し、配線10が入出力端子7と外部高周波回路1間を電気的に接続することで、レティクル5と外部高周波回路1が電気的に接続されている。
図3及び図4は従来の高周波回路を示す側面透過図であり、図5は従来の高周波回路が2×1実装された場合の上面透過図である。
ただし、図3から図5において、図1及び図2に相当する部材は同一の符号を付している。
また、従来の高周波回路では、図4に示すように、半導体集積回路20の回路形成層3に単一のレティクル5が形成されており、半導体集積回路20の回路形成面4に再配線層6が形成されている。また、再配線層6に形成された入出力端子7とレティクル5に形成された入出力端子8が、再配線層6の中の配線9で接続されており、また、その入出力端子7と外部高周波回路1が、配線10で接続されている。
従来の高周波回路が2×1実装される場合、図5に示すように、半導体集積回路20の実装のハンドリング、あるいは、配線10のためのスペース30が必要になる。
なお、レティクル5の露光可能な最大サイズは、通常、20mm□程度であるが、この実施の形態1では、半導体ウェハ2が、2×1のレティクル5が残るようにダイシング加工が施されているので、20mm□を超える大規模な半導体集積回路を一括で形成することが可能である。
一括で形成する場合には、実装の数や部品の数の削減が可能であるため低価格化を図ることができる。
また、この実施の形態1では、1×2のレティクル5(直線状に配置されている複数のレティクル5が)が半導体ウェハ2に形成されている例を示したが、図6に示すように、N×2(Nは自然数)のレティクル5(格子状に等間隔で周期的に配置されている複数のレティクル5が)が半導体ウェハ2に形成されるものであってもよく、同様の効果を得ることができる。
図7はこの発明の実施の形態2による高周波回路を示す上面透過図である。
図8は図7におけるA−A’断面図であり、図9は図7におけるB−B’断面図であり、図10は図7におけるC−C’断面図である。
図7から図10において、図1及び図2と同一符号は同一または相当部分を示すので説明を省略する。
配線11は再配線層6の中で、図中左側のレティクル5に形成されている入出力端子8と図中右側のレティクル5に形成されている入出力端子8間を電気的に接続している。なお、配線11は第2の接続手段を構成している。
配線12は再配線層6の中で、図中左側のレティクル5を跨ぐように、再配線層6に形成されている入出力端子7と図中右側のレティクル5に形成されている入出力端子8間を電気的に接続している。なお、配線12は第3の接続手段を構成している。
また、図中右側のレティクル5を外部高周波回路1と電気的に接続するために、配線12が、再配線層6の中で、図中左側のレティクル5を跨ぐように、再配線層6に形成されている入出力端子7と、図中右側のレティクル5に形成されている入出力端子8とを電気的に接続している。
図7の例では、半導体ウェハ2に形成されているレティクル5の数が2個であるため、配線11が、図中左側のレティクル5に形成されている入出力端子8と、図中右側のレティクル5に形成されている入出力端子8とを電気的に接続しているが、例えば、半導体ウェハ2に直線状に形成されているレティクル5の数が3個である場合、配線11が、真ん中のレティクル5を跨ぐように、左端のレティクル5に形成されている入出力端子8と、右端のレティクル5に形成されている入出力端子8とを電気的に接続するようにしてもよい。
また、図中右側のレティクル5を外部高周波回路1と電気的に接続する場合、再配線層6の中で、図中左側のレティクル5を跨ぐように、再配線層6の中の配線12で入出力端子7と入出力端子8を接続するため、外部高周波回路1との接続部である入出力端子7を片側に集約させることができる。図7の例では、図中左側に入出力端子7を集約させている。
したがって、上記実施の形態1の高周波回路よりも更に、高密度な実装が可能なる効果が得られる。
従来の高周波回路では、半導体集積回路20の実装のハンドリング、あるいは、配線10のためのスペース30が必要になる。
また、内側の半導体集積回路20(図中、真ん中の半導体集積回路20)から外側へ導く配線13のためのスペース31が必要になる。
また、外部高周波回路1の内層への配線14のためのスペースや、スルーホール15のためのスペース32が必要になる。
この実施の形態2の高周波回路では、半導体ウェハ2が、3×3のレティクル5が残るようにダイシング加工が施されているので、図12に示すように、従来の高周波回路で必要となる半導体集積回路20の実装のハンドリング、外側へ導く配線13のためのスペース31、配線14のためのスペースや、スルーホール15のためのスペース32が不要である。このため、大規模な回路を形成する場合、高密度なレティクル5の配置が可能になり、装置の小形化を図ることができる。
一括で形成する場合には、実装の数や部品の数の削減が可能であるため低価格化を図ることができる。
また、図6に示した例と同様に、N×2のレティクル5が半導体ウェハ2に形成された場合や、M×M(Mは3以上の自然数)のレティクル5が半導体ウェハ2に形成された場合においても同様の効果を得ることができる。
再配線層6における配線12が分岐を有する場合(図13の例では、図中左側のレティクル5を跨ぐ配線12が分岐部16で2つの分岐されている)、再配線層6の中で、一方の分岐配線(第4の接続手段)が図中右側のレティクル5に形成されている入出力端子8と接続されるとともに、他方の分岐配線(第4の接続手段)が図中左側のレティクル5に形成されている入出力端子8と接続される。
この場合、外部高周波回路1と接続する接続手段や、再配線層6における入出力端子の数を分岐の数だけ減らすことができるようになり、更に省面積な高周波回路や、高密度な高周波回路を実現することが可能になる。
ここでは、再配線層6における配線12が分岐を有する例を示しているが、配線9又は配線11が分岐を有し、配線9又は配線11の分岐配線が2つ以上のレティクル5に形成されている入出力端子8と接続されているようにしてもよい。
図14はこの発明の実施の形態3によるアンテナ装置を示す上面透過図であり、図15は図14におけるA−A’断面図である。
図14及び図15において、図1及び図2と同一符号は同一または相当部分を示すので説明を省略する。
この実施の形態3では、上記実施の形態1の高周波回路を実装しているアンテナ装置について説明するが、アンテナ装置が、上記実施の形態2の高周波回路を実装しているものであってもよい。
入出力端子41はレティクル5内のアクティブ回路に形成されており、RF信号(高周波信号)を入出力する端子である。
配線42は再配線層6の中で、アンテナ放射素子40とアクティブ回路の入出力端子41を電気的に接続している。
なお、入出力端子41及び配線42はアンテナ結合手段を構成している。
また、レティクル5の露光可能な最大サイズは、通常、20mm□程度であるが、この実施の形態3では、半導体ウェハ2が、2×1のレティクル5が残るようにダイシング加工が施されているので、20mm□を超える大規模なアンテナ装置を一括で形成することが可能である。
一括で形成する場合には、実装の数や部品の数の削減が可能であるため低価格化を図ることができる。
この実施の形態3のアンテナ装置では、アンテナ放射素子40の接地導体を再配線層6において同一面に形成することができる。
このため、複数のアンテナ放射素子40がアレー配置される場合、この実施の形態3では、アレーアンテナ特性が向上する。
なお、アンテナ放射素子40の接地導体をレティクル5に形成する場合でも、再配線層6の厚みが、半導体ウェハ2の厚みと比べ十分に小さく、レティクル5に設けられた接地導体を再配線層6で接続することは容易である。したがって、アンテナ放射素子40から見てほぼ同一面に接地導体が形成されるため、アレーアンテナ特性が良くなる。
また、図12に示す3×3のレティクル5や、図6に示すN×2のレティクル5や、M×M(Mは3以上の自然数)のレティクル5が半導体ウェハ2に形成された場合においても同様の効果を得ることができる。
ローカル信号源から発振されたローカル信号及び中間周波数信号源から発振された中間周波数信号は、入出力端子41から入力されるRF信号よりも周波数が低いため、配線10において、より低損失に信号を通すことができるようになり、アンテナ装置の高周波化や低損失化を図ることができる。
また、レティクル5が、ローカル信号を増幅させるローカル信号増幅回路を備え、そのミキサー回路と外部回路接続端子である入出力端子7が、そのローカル信号増幅回路を介して接続されていてもよい。
あるいは、レティクル5が、中間周波数信号を増幅させる中間周波数信号増幅回路を備え、そのミキサー回路と外部回路接続端子である入出力端子7が、その中間周波数信号増幅回路を介して接続されていてもよい。
図16はこの発明の実施の形態4によるアンテナ装置を示す上面透過図であり、図17は図16におけるA−A’断面図である。
図16及び図17において、図14及び図15と同一符号は同一または相当部分を示すので説明を省略する。
誘電体基板51は再配線層6の上部に形成されており、誘電体基板51には複数のアンテナ放射素子40が配列されている。
なお、複数のアンテナ放射素子は一括で誘電体基板51に形成されている。
接地導体52には結合孔53(アンテナ放射素子40とレティクル5内のアクティブ回路を電気的に接続する抜きパターン)が施されている。
54はアンテナ放射素子40とアクティブ回路の結合を表している。
また、接地導体52が同一面に形成されるため、接地導体が同一面に形成されない従来のアンテナ装置よりも、アレーアンテナ特性が向上する。
また、特許文献1や非特許文献1に開示されているフェーズドアレーアンテナが複数配列されている従来のアンテナ装置では、半導体集積回路やレティクルが個片化されており、実装スペースや配線スペースが必要であるが、この実施の形態4のアンテナ装置は、そのような実装スペースや配線スペースが不要であるため、従来のアンテナ装置よりも高密度な実装が可能である。
また、図12に示す3×3のレティクル5や、図6に示すN×2のレティクル5や、M×M(Mは3以上の自然数)のレティクル5が半導体ウェハ2に形成された場合においても同様の効果を得ることができる。
このため、配線やアンテナの特性ばらつきを小さく抑えることができるため、アンテナ装置におけるアレーアンテナ特性のばらつきを小さく抑えることができる。
ローカル信号源から発振されたローカル信号及び中間周波数信号源から発振された中間周波数信号は、入出力端子41から入力されるRF信号よりも周波数が低いため、配線10において、より低損失に信号を通すことができるようになり、アンテナ装置の高周波化や低損失化を図ることができる。
なお、複数のアンテナ放射素子40は一括で金属ブロック、または、金属処理が施された誘電体ブロックに形成される。即ち、複数のアンテナ放射素子40が金属ブロック又は金属処理が施された誘電体ブロックに一体に形成される。
図20はこの発明の実施の形態5によるアンテナ装置を示す断面図であり、図において、図17と同一符号は同一または相当部分を示すので説明を省略する。
ステージ61は放熱構造62が設けられた金属ブロックであり、半導体ウェハ2の高さと外部高周波回路1の高さが同一平面になるように、半導体ウェハ2と外部高周波回路1を載せている。
フレキシブル誘電体基板63は一端が半導体ウェハ2の上に載せられ、他端が外部高周波回路1の上に載せられており、その両端が異方導電性接着剤である異方導電性フィルム64によって、半導体ウェハ2及び外部高周波回路1と電気的に接続されている。
また、この実施の形態5では、フレキシブル誘電体基板63と異方導電性フィルム64を用いて、半導体ウェハ2と外部高周波回路1を接続しているので、実装の際に、一括かつ密に配線を行うことができるようになり、低価格化や小形化を容易に図ることができる。
図21はこの発明の実施の形態6によるアンテナ装置を示す断面図であり、図21において、図20と同一符号は同一または相当部分を示すので説明を省略する。
アンテナ装置の高周波回路には複数のレティクルが実装されているが、この実施の形態6では、外部回路接続端子である入出力端子7が上側に配置されていないレティクルと、入出力端子7が上側に配置されているレティクルとが混在しており、入出力端子7が上側に配置されていないレティクルをレティクル5(第1のレティクル回路)、入出力端子7が上側に配置されているレティクルをレティクル5b(第2のレティクル回路)として区別している。ただし、レティクル5とレティクル5bは同一のものである。
レティクル5の入出力端子8は、第3の接続手段である配線12を介して、入出力端子7と接続されているが、レティクル5bの入出力端子8bは、入出力端子7と接続されていない。また、レティクル5bのアンテナ結合手段である入出力端子41bもアンテナ放射素子40と結合されていない。
この実施の形態6におけるレティクル5bは、実際に回路としての機能を果たすものではなく、配線領域を拡張する目的で形成されている。このため、誘電体基板51と入出力端子7、または、誘電体基板51とフレキシブル誘電体基板63のレイアウト自由度を高くすることができる。特に、入出力端子7のサイズを、接続や実装に必要な分だけ領域を十分に大きくすることができる。また、入出力端子7とフレキシブル誘電体基板63を実装するために必要な領域(例えば、プレス機)の確保も容易になる。
これら領域は、アンテナ放射素子40の素子間隔を維持したまま容易に確保することができる。なお、レティクル5とレティクル5bは同一のものであるため、レティクルを形成するために必要なマスク製造費の観点で低価格になる。
図22はこの発明の実施の形態7によるアンテナ装置を示す上面図であり、図23はこの発明の実施の形態7によるアンテナ装置を示す断面図であり、図24はこの発明の実施の形態7によるアンテナ装置のうち、半導体ウェハ2と再配線層6を示す上面ブロック図である。
図22から図24において、図21と同一符号は同一または相当部分を示すので説明を省略する。
ただし、レティクル5に形成されている電力分配回路21bは、再配線層6と接続されておらず、また、レティクル5に形成されている他の回路とも直接接続されていない。
一方、レティクル5bに形成されている電力分配回路21は、配線9bを介して、入出力端子7と接続され、かつ、配線9cを介して、レティクル5に形成されている入出力端子8と接続されている。
レティクル5bに形成されている入出力端子8bは、他の接続端子あるいは他の回路と接続されていない。
したがって、レティクル5bに形成されている電力分配回路21は、LO信号及びIF信号のうち、少なくとも1つの信号の電力を2つに分配するが、レティクル5に形成されている電力分配回路21bは、実際には信号の電力を分配する機能を果たしていない。マスク製造費を抑える目的で、レティクル5とレティクル5bを同一にしているため、電力分配回路21と同一の電力分配回路21bがレティクル5に形成されている。
なお、上記の信号線は、LO信号、IF信号及びRF信号のうち、いずれか1つの信号の場合を示したものであり、ミキサー回路をレティクル5に含む場合は、LO信号及びIF信号の配線が必要であり、ミキサー回路をレティクル5に含まない場合は、RF信号の配線が必要である。
この実施の形態7では、選択的に接続される電力分配回路21,21bを備えているため、外部高周波回路1の電力分配回路の数を減らして、領域111の大きさを小さくすることができる。また、入出力端子7の数を外部高周波回路1における電力分配回路の分配数に応じて減らすことができる。
さらには、外部高周波回路1から入出力端子7への配線数が減るため、領域112における配線数を減らすことができる。
この実施の形態7のように、選択的に接続される電力分配回路21,21bを備えていない場合、外部高周波回路1の領域111には、入力された信号の電力を8つに分配する8電力分配回路を配置する必要であり、フレキシブル誘電体基板63の領域112には、8電力分配回路により電力が分配された信号を伝送する8本の信号線の配線が必要になる。
この実施の形態7では、配線領域を拡張したレティクル5bにおいて、電力分配回路21を選択的に接続している例を示しているが、この電力分配回路21が他のレティクル5,5bに配置されている電力分配回路21又は電力分配回路21bと選択的に接続するようにしてもよい。
電力分配回路21,21bは、半導体ウェハ2に形成されているため、集中乗数型の電力分配回路を実現することができ、より小形化を図ることができる。
この実施の形態7では、電力分配回路21,21bが2分配器である例を示しているが、電力分配回路21,21bが2分配器であるものに限るものではなく、例えば、3分配器や4分配器など、他の分配器であってもよい。
この実施の形態7では、アンテナ放射素子40を増やすことは容易である。この実施の形態7では、アンテナ放射素子40が4×4配列された場合について示しているが、これ以上のアンテナ放射素子40を配列する場合であってもよい。
Claims (31)
- 半導体ウェハと、
絶縁膜と導体パターンのうち、少なくとも1つを含んでいる再配線層と、
前記再配線層に形成され、外部回路と接続される外部回路接続端子とを備え、
前記再配線層は、前記半導体ウェハの上に形成され、
前記半導体ウェハは、半導体プロセスにおける露光単位で形成されるレティクル回路を複数備え、
前記複数のレティクル回路の中のいずれか1つのレティクル回路と前記外部回路接続端子の接続を行う第1の接続手段を前記再配線層に備え、
前記複数のレティクル回路の中のいずれか1つのレティクル回路と、もう1つのレティクル回路の接続を行う第2の接続手段を前記再配線層に備え、
前記第1の接続手段及び前記第2の接続手段のうち、少なくとも1つの接続手段は、前記複数のレティクル回路の中のいずれか1つのレティクル回路を跨ぐように接続を行う第3の接続手段を含んでいることを特徴とする高周波回路。 - 半導体ウェハと、
絶縁膜と導体パターンのうち、少なくとも1つを含んでいる再配線層と、
前記再配線層に形成され、外部回路と接続される外部回路接続端子とを備え、
前記再配線層は、前記半導体ウェハの上に形成され、
前記半導体ウェハは、半導体プロセスにおける露光単位で形成され、内部回路が形成されるレティクル回路を複数備え、
前記複数のレティクル回路の中のいずれか1つのレティクル回路と前記外部回路接続端子の接続を行う第1の接続手段を前記再配線層に備え、
前記複数のレティクル回路に形成されている内部回路の中に、前記再配線層と接続されている内部回路と、前記再配線層と接続されていない内部回路とが混在していることを特徴とする高周波回路。 - 半導体ウェハと、
絶縁膜と導体パターンのうち、少なくとも1つを含んでいる再配線層と、
前記再配線層に形成され、外部回路と接続される外部回路接続端子とを備え、
前記再配線層は、前記半導体ウェハの上に形成され、
前記半導体ウェハは、半導体プロセスにおける露光単位で形成されるレティクル回路を複数備え、
前記複数のレティクル回路の中のいずれか1つのレティクル回路と前記外部回路接続端子の接続を行う第1の接続手段を前記再配線層に備え、
前記外部回路接続端子と前記外部回路の接続手段は、フレキシブル誘電体基板及び異方導電性接着剤を用いて接続されていることを特徴とする高周波回路。 - 前記複数のレティクル回路の中のいずれか1つのレティクル回路と、もう1つのレティクル回路の接続を行う第2の接続手段を前記再配線層に備えることを特徴とする請求項2または請求項3記載の高周波回路。
- 前記第1の接続手段及び前記第2の接続手段のうち、少なくとも1つの接続手段は、前記複数のレティクル回路の中のいずれか1つのレティクル回路を跨ぐように接続を行う第3の接続手段を含んでいることを特徴とする請求項4記載の高周波回路。
- 前記第1から第3の接続手段のうち、少なくとも1つの接続手段は、配線が複数に分岐されている分岐配線から構成されており、前記分岐配線が前記複数のレティクル回路の中の2つ以上のレティクル回路と接続されている第4の接続手段を含んでいることを特徴とする請求項1または請求項5記載の高周波回路。
- 前記複数のレティクル回路が全て同一の回路であることを特徴とする請求項1から請求項6のうちのいずれか1項記載の高周波回路。
- 前記複数のレティクル回路のうち、前記外部回路接続端子が上側に配置されていないレティクル回路が第1のレティクル回路で、前記外部回路接続端子が上側に配置されているレティクル回路が第2のレティクル回路であり、
前記外部回路接続端子と前記第2のレティクル回路に形成されている入出力端子が接続されておらず、前記外部回路接続端子と前記第1のレティクル回路に形成されている入出力端子が接続されていることを特徴とする請求項1から請求項7のうちのいずれか1項記載の高周波回路。 - 前記複数のレティクル回路のうち、前記外部回路接続端子が上側に配置されていないレティクル回路が第1のレティクル回路で、前記外部回路接続端子が上側に配置されているレティクル回路が第2のレティクル回路であり、
前記第1のレティクル回路に形成されている内部回路は、前記再配線層と接続されておらず、
前記第2のレティクル回路に形成されている内部回路は、前記外部回路接続端子と接続され、かつ、前記第1のレティクル回路に形成されている入出力端子と接続されていることを特徴とする請求項1または請求項2記載の高周波回路。 - 前記複数のレティクル回路に形成されている内部回路は、入力された信号の電力を分配する電力分配回路であることを特徴とする請求項8または請求項9記載の高周波回路。
- 前記半導体ウェハのサイズが、前記レティクル回路の露光可能なサイズより大きいことを特徴とする請求項1から請求項10のうちのいずれか1項記載の高周波回路。
- 前記複数のレティクル回路が直線状、または、格子状に等間隔で周期的に配置されていることを特徴とする請求項1から請求項11のうちのいずれか1項記載の高周波回路。
- 自然数行×偶数列に配置されている複数のレティクル回路が前記格子状に等間隔で周期的に配置されていることを特徴とする請求項12記載の高周波回路。
- 前記半導体ウェハと前記外部回路が金属ブロックの上に設置されていることを特徴とする請求項1から請求項13のうちのいずれか1項記載の高周波回路。
- 前記外部回路接続端子と前記外部回路の接続手段は、フレキシブル誘電体基板及び異方導電性接着剤を用いて接続されていることを特徴とする請求項1、請求項2、請求項4から請求項14のうちのいずれか1項記載の高周波回路。
- 半導体ウェハと、
絶縁膜と導体パターンのうち、少なくとも1つを含んでいる再配線層と、
前記再配線層に形成され、外部回路と接続される外部回路接続端子とを備え、
前記再配線層は、前記半導体ウェハの上に形成され、
前記半導体ウェハは、半導体プロセスにおける露光単位で形成されるレティクル回路を複数備え、
前記複数のレティクル回路の中のいずれか1つのレティクル回路と前記外部回路接続端子の接続を行う第1の接続手段を前記再配線層に備えた高周波回路と、
一体で形成された複数のアンテナ放射素子と、
前記アンテナ放射素子と前記高周波回路における前記レティクル回路とを接続するアンテナ結合手段と
を備えたアンテナ装置。 - 半導体ウェハと、
絶縁膜と導体パターンのうち、少なくとも1つを含んでいる再配線層と、
前記再配線層に形成され、外部回路と接続される外部回路接続端子とを備え、
前記再配線層は、前記半導体ウェハの上に形成され、
前記半導体ウェハは、半導体プロセスにおける露光単位で形成されるレティクル回路を複数備え、
前記複数のレティクル回路の中のいずれか1つのレティクル回路と前記外部回路接続端子の接続を行う第1の接続手段を前記再配線層に備えた高周波回路と、
前記複数のレティクル回路の中のいずれか1つのレティクル回路と、もう1つのレティクル回路の接続を行う第2の接続手段を前記再配線層に備え、
前記第1の接続手段及び前記第2の接続手段のうち、少なくとも1つの接続手段は、前記複数のレティクル回路の中のいずれか1つのレティクル回路を跨ぐように接続を行う第3の接続手段を含んでおり、
前記第1から第3の接続手段のうち、少なくとも1つの接続手段は、配線が複数に分岐されている分岐配線から構成されており、前記分岐配線が前記複数のレティクル回路の中の2つ以上のレティクル回路と接続されている第4の接続手段を含み、
アンテナ放射素子と、
前記アンテナ放射素子と前記高周波回路における前記レティクル回路とを接続するアンテナ結合手段と
を備えたアンテナ装置。 - 半導体ウェハと、
絶縁膜と導体パターンのうち、少なくとも1つを含んでいる再配線層と、
前記再配線層に形成され、外部回路と接続される外部回路接続端子とを備え、
前記再配線層は、前記半導体ウェハの上に形成され、
前記半導体ウェハは、半導体プロセスにおける露光単位で形成されるレティクル回路を複数備え、
前記複数のレティクル回路の中のいずれか1つのレティクル回路と前記外部回路接続端子の接続を行う第1の接続手段を前記再配線層に備えた高周波回路と、
アンテナ放射素子と、
前記アンテナ放射素子と前記高周波回路における前記レティクル回路とを接続するアンテナ結合手段とを備え、
前記アンテナ放射素子と前記レティクル回路の間において、前記アンテナ放射素子が設けられた領域を包含する大きさの領域内に接地導体が連続的に形成され、
前記接地導体には、前記アンテナ結合手段のための抜き穴が施されていることを特徴とするアンテナ装置。 - 半導体ウェハと、
絶縁膜と導体パターンのうち、少なくとも1つを含んでいる再配線層と、
前記再配線層に形成され、外部回路と接続される外部回路接続端子とを備え、
前記再配線層は、前記半導体ウェハの上に形成され、
前記半導体ウェハは、半導体プロセスにおける露光単位で形成されるレティクル回路を複数備え、
前記複数のレティクル回路の中のいずれか1つのレティクル回路と前記外部回路接続端子の接続を行う第1の接続手段を前記再配線層に備えた高周波回路と、
アンテナ放射素子と、
前記アンテナ放射素子と前記高周波回路における前記レティクル回路とを接続するアンテナ結合手段と
を備え、
前記外部回路接続端子と前記外部回路の接続手段は、フレキシブル誘電体基板及び異方導電性接着剤を用いて接続されていることを特徴とするアンテナ装置。 - 前記アンテナ放射素子を複数備え、
前記複数のアンテナ放射素子が一体で形成されていることを特徴とする請求項17から請求項19のいずれかに記載のアンテナ装置。 - 前記複数のレティクル回路の中のいずれか1つのレティクル回路と、もう1つのレティクル回路の接続を行う第2の接続手段を前記再配線層に備え、
前記第1の接続手段及び前記第2の接続手段のうち、少なくとも1つの接続手段は、前記複数のレティクル回路の中のいずれか1つのレティクル回路を跨ぐように接続を行う第3の接続手段を含んでおり、
前記第1から第3の接続手段のうち、少なくとも1つの接続手段は、配線が複数に分岐されている分岐配線から構成されており、前記分岐配線が前記複数のレティクル回路の中の2つ以上のレティクル回路と接続されている第4の接続手段を含んでいることを特徴とする請求項18または請求項19に記載のアンテナ装置。 - 前記外部回路は、ローカル信号を発振するローカル信号源と、中間周波数信号を発振する中間周波数信号源とを備え、
前記レティクル回路は、前記ローカル信号源から発振されたローカル信号と前記中間周波数信号源から発振された中間周波数信号を混合して高周波信号を出力するミキサー回路を備え、
前記第1から第4の接続手段のうち、少なくとも1つの接続手段を用いて、前記ミキサー回路と、前記ローカル信号源及び前記中間周波数信号源とが接続されており、
前記アンテナ結合手段を用いて、前記ミキサー回路と、前記アンテナ放射素子とが接続されていることを特徴とする請求項17または請求項21記載のアンテナ装置。 - 前記複数のレティクル回路のうち、前記外部回路接続端子が上側に配置されていないレティクル回路が第1のレティクル回路で、前記外部回路接続端子が上側に配置されているレティクル回路が第2のレティクル回路であり、
前記外部回路接続端子と前記第2のレティクル回路に形成されている入出力端子が接続されておらず、前記外部回路接続端子と前記第1のレティクル回路に形成されている入出力端子が接続されていることを特徴とする請求項22記載のアンテナ装置。 - 前記複数のレティクル回路には内部回路がそれぞれ形成されており、
前記複数のレティクル回路に形成されている内部回路の中に、前記再配線層と接続されている内部回路と、前記再配線層と接続されていない内部回路とが混在していることを特徴とする請求項22または請求項23記載のアンテナ装置。 - 前記複数のレティクル回路のうち、前記外部回路接続端子が上側に配置されていないレティクル回路が第1のレティクル回路で、前記外部回路接続端子が上側に配置されているレティクル回路が第2のレティクル回路であり、
前記第1のレティクル回路に形成されている内部回路は、前記再配線層と接続されておらず、
前記第2のレティクル回路に形成されている内部回路は、前記外部回路接続端子と接続され、かつ、前記第1のレティクル回路に形成されている入出力端子と接続されていることを特徴とする請求項22記載のアンテナ装置。 - 前記複数のレティクル回路に形成されている内部回路は、前記ローカル信号及び前記中間周波数信号のうち、少なくとも一方の信号の電力を分配する電力分配回路であることを特徴とする請求項24または請求項25記載のアンテナ装置。
- 前記レティクル回路は、前記高周波信号を増幅させる高周波信号増幅回路を備え、
前記ミキサー回路と前記アンテナ放射素子は、前記高周波信号増幅回路を介して、前記アンテナ結合手段によって接続されていることを特徴とする請求項22から請求項26のうちのいずれか1項記載のアンテナ装置。 - 前記レティクル回路が前記ローカル信号を増幅させるローカル信号増幅回路を備え、前記ミキサー回路と前記外部回路接続端子が、前記ローカル信号増幅回路を介して、前記第1から第4の接続手段のうち、少なくとも1つの接続手段によって接続、
あるいは、
前記レティクル回路が前記中間周波数信号を増幅させる中間周波数信号増幅回路を備え、前記ミキサー回路と前記外部回路接続端子が、前記中間周波数信号増幅回路を介して、前記第1から第4の接続手段のうち、少なくとも1つの接続手段によって接続されていることを特徴とする請求項22から請求項27のうちのいずれか1項記載のアンテナ装置。 - 前記アンテナ放射素子と前記レティクル回路の間において、前記アンテナ放射素子が設けられた領域を包含する大きさの領域内に接地導体が連続的に形成され、
前記接地導体には、前記アンテナ結合手段のための抜き穴が施されていることを特徴とする請求項16、請求項17、請求項19から請求項28のうちのいずれか1項記載のアンテナ装置。 - 前記半導体ウェハと前記外部回路が金属ブロックの上に設置されていることを特徴とする請求項16から請求項29のうちのいずれか1項記載のアンテナ装置。
- 前記外部回路接続端子と前記外部回路の接続手段は、フレキシブル誘電体基板及び異方導電性接着剤を用いて接続されていることを特徴とする請求項16から請求項18、請求項20から請求項30のうちのいずれか1項記載のアンテナ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014250999A JP6289355B2 (ja) | 2013-12-13 | 2014-12-11 | 高周波回路及びアンテナ装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013258074 | 2013-12-13 | ||
JP2013258074 | 2013-12-13 | ||
JP2014250999A JP6289355B2 (ja) | 2013-12-13 | 2014-12-11 | 高周波回路及びアンテナ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015133485A JP2015133485A (ja) | 2015-07-23 |
JP6289355B2 true JP6289355B2 (ja) | 2018-03-07 |
Family
ID=53900449
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014250999A Active JP6289355B2 (ja) | 2013-12-13 | 2014-12-11 | 高周波回路及びアンテナ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6289355B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2574522B (en) * | 2017-03-17 | 2022-05-25 | Mitsubishi Electric Corp | Array antenna apparatus |
KR102334710B1 (ko) | 2017-03-28 | 2021-12-02 | 삼성전기주식회사 | 전자부품 내장 기판 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03229253A (ja) * | 1990-02-02 | 1991-10-11 | Nec Corp | 縮小投影露光装置用レチクル |
JP2001223319A (ja) * | 1999-11-30 | 2001-08-17 | Nissan Motor Co Ltd | 半導体実装構造およびこれに用いる半導体チップセット |
KR100905779B1 (ko) * | 2007-08-20 | 2009-07-02 | 주식회사 하이닉스반도체 | 반도체 패키지 |
JP2009246404A (ja) * | 2009-07-30 | 2009-10-22 | Casio Comput Co Ltd | 半導体装置の製造方法 |
KR20120126364A (ko) * | 2011-05-11 | 2012-11-21 | 에스케이하이닉스 주식회사 | 반도체 칩 모듈 및 이를 갖는 플래나 스택 패키지 |
-
2014
- 2014-12-11 JP JP2014250999A patent/JP6289355B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2015133485A (ja) | 2015-07-23 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20170124 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20170925 |
|
A131 | Notification of reasons for refusal |
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|
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20180109 |
|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
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