CN112271171A - 半导体器件和放大器组件 - Google Patents

半导体器件和放大器组件 Download PDF

Info

Publication number
CN112271171A
CN112271171A CN202011111171.3A CN202011111171A CN112271171A CN 112271171 A CN112271171 A CN 112271171A CN 202011111171 A CN202011111171 A CN 202011111171A CN 112271171 A CN112271171 A CN 112271171A
Authority
CN
China
Prior art keywords
line
input
transistor elements
output
output line
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202011111171.3A
Other languages
English (en)
Other versions
CN112271171B (zh
Inventor
田能村昌宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Priority to CN202011111171.3A priority Critical patent/CN112271171B/zh
Publication of CN112271171A publication Critical patent/CN112271171A/zh
Application granted granted Critical
Publication of CN112271171B publication Critical patent/CN112271171B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
    • H03F1/0205—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers
    • H03F1/0288—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers using a main and one or several auxiliary peaking amplifiers whereby the load is connected to the main amplifier using an impedance inverter, e.g. Doherty amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/60—Amplifiers in which coupling networks have distributed constants, e.g. with waveguide resonators
    • H03F3/602—Combinations of several amplifiers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6683—High-frequency adaptations for monolithic microwave integrated circuit [MMIC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0501—Shape
    • H01L2224/05012—Shape in top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0605—Shape
    • H01L2224/06051—Bonding areas having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/14104—Disposition relative to the bonding areas, e.g. bond pads, of the semiconductor or solid-state body
    • H01L2224/1411—Disposition relative to the bonding areas, e.g. bond pads, of the semiconductor or solid-state body the bump connectors being bonded to at least one common bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1412—Layout
    • H01L2224/1413—Square or rectangular array
    • H01L2224/14131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/17104—Disposition relative to the bonding areas, e.g. bond pads
    • H01L2224/17106—Disposition relative to the bonding areas, e.g. bond pads the bump connectors being bonded to at least one common bonding area
    • H01L2224/17107—Disposition relative to the bonding areas, e.g. bond pads the bump connectors being bonded to at least one common bonding area the bump connectors connecting two common bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00012—Relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/1423—Monolithic Microwave Integrated Circuit [MMIC]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/451—Indexing scheme relating to amplifiers the amplifier being a radio frequency amplifier

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Amplifiers (AREA)
  • Microwave Amplifiers (AREA)

Abstract

公开了一种半导体器件和实现所述半导体器件的放大器组件。所述半导体器件是一种多尔蒂放大器，包括用于多尔蒂放大器的载波放大器的第一晶体管元件和用于峰值放大器的第二晶体管元件。多尔蒂放大器的特征是第一晶体管元件和第二晶体管元件交替地设置在共用的半导体衬底上。

Description

半导体器件和放大器组件
本申请是基于2018年11月13日提交的、申请号为201811346101.9、发明创造名称为“半导体器件和放大器组件”的中国专利申请的分案申请。
相关申请的交叉引用
本申请要求在2017年11月13日提交的日本专利申请JP2017-218488的优先权权益，本公开的全部内容通过引用合并在此。
技术领域
本发明涉及半导体器件和实施该半导体器件的放大器组件。
背景技术
作为WO2004/100215公布的国际专利申请已经公开了一种多尔蒂放大器(Dohertyamplifier)类型的功率放大器，其包括载波放大器和峰值放大器，其中该载波放大器对输入射频(RF)信号进行线性地操作，而峰值放大器在载波放大器饱和后工作。在其中公开的功率放大器包括额外的峰值放大器以用来增强其最大输出功率。
另一个公开的现有专利文献No.JP2005-303771A公开了一种多尔蒂放大器类型的功率放大器。其中公开的功率放大器在包括载波放大器的场效应晶体管(FET)的输出端提供电路，其中该电路反射来自该场效应晶体管的输出信号中包含的高次谐波。具体地，对于偶次谐波，该电路可以作为短路工作，或者对地面显示足够低的阻抗，而对于奇次谐波，该电路可以作为开路工作，或者对地面显示足够高的阻抗。包括峰值放大器的另一个场效应晶体管也伴随有反映场效应晶体管的输出射频信号中包含的高次谐波的电路。对于偶次谐波，该电路可以作为开路工作，或者对地面显示足够高的阻抗；而对于奇次谐波，该电路可以作为短路工作，或者对地面显示足够低的阻抗。
还有另一个公开的日本专利文献No.JP2015-115960A也公开了一种封装在提供接地平面的封装内的多尔蒂放大器，载波放大器和峰值放大器并排安装在接地平面上，其间具有屏蔽壁。屏蔽壁可以减少载波放大器和峰值放大器之间的耦合。
还有另一个公开的日本专利文献No.JP2007-274181A公开了一种半导体器件，其提供以之字形图案配置的多个半导体器件，以消散在半导体器件中产生的热量。
从低成本的观点来看，在通信系统中期望连续地提高放大器的效率，即，效率的提高不仅能够节省放大器本身的功耗，而且能够节省放大器冷却系统的功耗。一种节省功耗的技术是所谓的多尔蒂放大器，其包括对输入信号线性的操作的载波放大器和仅在该载波放大器饱和后工作的峰值放大器。多尔蒂放大器不仅可以提高最大输出功率的效率，还可以提高中等输出功率的效率。
随着传输容量的增加，最近的通信系统将其频带设置在毫米波长内。可在这样高频范围内工作的放大器不可避免地增加功耗。因为多尔蒂放大器仅在高输入功率时操作峰值放大器，独立于输入功率始终有效的载波放大器变得暴露在高温中。
发明内容
本发明的一方面涉及多尔蒂放大器类型的一种半导体器件，该半导体器件放大射频(RF)信号。该半导体器件包括多个第一晶体管元件以及多个第二晶体元件，所述多个第一晶体管元件作为多尔蒂放大器的载波放大器共同地工作，所述多个第二晶体管元件作为多尔蒂放大器的峰值放大器共同地工作。半导体器件的特征是第一晶体管元件和第二晶体管元件彼此相互交替地设置在共用的半导体衬底上。
本发明的另一个方面涉及一种放大射频信号的放大器组件。该放大器组件包括半导体器件和通过焊料凸块以面朝下设置的方式固定所述半导体器件的组件衬底。放大器组件的特征是第一晶体管和第二晶体管元件交替地设置在在第一晶体管元件和第二晶体管元件共用的半导体衬底上。
附图说明
当结合附图阅读时，在以下详细描述中示例性实施例的前述和其他方面变得更加明显，其中：
图1是根据实施例的放大器装置的侧横剖面视图；
图2是示出在放大器装置中的布线层的顶表面的平面图；
图3A是示出有源区的一个示例的平面图，并且图3B是也示出了该有源区的另一个示例的平面图；
图4是布线层的平面图；
图5是布线层中涉及的第一布线层的平面图；
图6是布线层中涉及的第二布线层的平面图；
图7是布线层中涉及的第三布线层的平面图；
图8是布线层中涉及的第四布线层的平面图。
具体实施方式
接下来，将描述参考附图的根据本发明的实施例。然而，本发明不限于该实施例，并且具有在所附权利要求中限定的范围以及在权利要求中的元件的所有修改和改变和其等同物。在附图说明中，彼此相同或相似的数字或符号将表示彼此相同或相似的元件而不重复说明。
图1是本发明一个实施例的放大器组件1A的剖视图。在图1中示出的放大器组件1A提供了组件衬底2和安装在组件衬底2上的半导体器件3。该组件衬底2包括由绝缘材料制成的方形厚板的基底2a、在基底2a的顶表面2b上的布线2d、以及在基底2a的整个背表面2c上的背面金属2e。面向半导体器件3的布线2d包括接地焊盘2d1和信号线2d2和2d3，其中接地焊盘2d1通过穿透基底2a的导通孔2f与背面金属2e电连接。背面金属2e固定接地GND。信号线2d2(可以是传输线)将射频(RF)信号承载到半导体器件3中，而另一信号线2d3(也可以是传输线)承载由半导体器件3放大的射频信号。
半导体器件3可以是多尔蒂放大器的一种微波单片集成电路(MMIC)，通过所谓的倒装芯片接合以面朝下布置的方式安装在组件衬底2上。半导体器件3包括半导体衬底10、布线层20、以及一些凸块30。半导体衬底10具有提供顶表面10a和背表面10b的厚板形状，其中顶表面10a在其中间提供包括多个晶体管元件的有源区11。提供在整个顶表面10a上的布线层20包括输入端子21、输出端子22、输入线23、输出线24和接地金属25。这些端子、线、和接地由埋在绝缘膜26内和其表面上的金属膜形成。
与组件衬底2上的信号线2d2电连接的输入端子21从信号线2d2承载射频(RF)信号。例如，作为在布线层20中最顶层的输入端子21，在其顶表面20a处从绝缘膜26暴露。并且，输入端子21通过凸块30中的一个与在组件衬底2中的信号线2d2电连接。输出端子22与组件衬底2中的信号线2d3连接。具体地，在布线层20中的最顶部中提供的输出端子22在布线层20的表面20a处从绝缘膜26暴露。并且，通过凸块30中的另一个与在组件衬底2中的信号线2d3连接的输出端子22承载信号线2d3上的放大的射频信号。同样布置在布线衬底20中的最顶层中的接地金属25，在布线层20的顶表面20a处从绝缘膜26暴露。接地金属25通过凸块30与组件衬底2中的接地焊盘2d1连接。
图2是示出布线层20的顶表面20a的平面图。如图2所示，本实施例的半导体器件3具有矩形平面形状，包括彼此面对的侧面20b和20c以及同样彼此面对的另一侧面20d和20e，其中侧面20b至20e可以形成半导体器件3的矩形平面形状。因此，前面的一对侧面20b和20c垂直于后面的一对侧面20d和20e延伸。
输入端子21设置为更靠近于侧面20，并且在两侧面20d和20e之间的侧面20b的中间。输出端子22设置为更靠近于侧面20c，并且在两侧面20d和20e之间的侧面20c的中间。接地金属25覆盖了布线层20除了输入端子21和输出端子22以外的几乎整个顶表面。接地金属25提供四个边缘25b至25e，每个边缘沿侧面20b至20e延伸，其中边缘25b和25c沿侧面20b和20c在其中间提供相应的切口25f和25g，输入端子21和输出端子22设置在该切口中。
输入端子21和输出端子22在其上提供相应的凸块30，而接地金属25在其上提供许多凸块30。这些凸块30在布线层20的顶表面20a上以正方形阵列方式被设置。
图3A是示出有源区11A的一个示例的平面图；而图3B也是示出有源区11B的另一个示例的平面图。有源区11A和11B包括第一晶体管元件12和第二晶体管元件13，其中图3A和图3B示出的有源区11A和11B包括两个第一晶体管元件12和两个第二晶体管元件13。形成在各元件12和13共用的半导体衬底10上的这些晶体管元件12和13被密封在封装内。用于晶体管元件12和13的有源区11A和11B可以连续地形成在衬底10上。
如已经描述的，本实施例的半导体器件3具有多尔蒂放大器的类型，其中第一晶体管元件12可以作为载波放大器(CA)工作，而第二晶体管元件13可以作为峰值放大器(PA)工作，其在载波放大器在其输出中饱和后变为有效。第二晶体管元件13外部接收栅极偏置以操作B类和/或C的峰值放大器。
如图3A所示的示例中，第一晶体管元件12和第二晶体管元件13沿着有源区11A的纵向方向以阵列方式交替地被设置；而如图3B所示的布置中，第一晶体管元件12和第二晶体管元件13也交替地设置但是呈之字形图案。即，在如图3B所示的设置中，第一晶体管元件12沿着轴向设置成阵列，并且第二晶体管元件13也设置为阵列，但沿从前一轴偏移并平行于前一轴的另一轴。
第一晶体管元件12分别包括一对源极12a、设置在源极12a之间的漏极12b、以及设置在相应的源极12a和漏极12b之间一对栅极12c。电极12a至12c沿着有源区11A的横向方向延伸，即，这些电极具有相应的矩形形状，其具有在平行于有源区11A的横向上延伸的纵轴。而且，每一个第二晶体管元件13提供一对源极13a、设置在源极13a之间的漏极13b、以及设置在相应的源极13a和漏极13b之间的栅极13c。电极13a至13c具有相应的矩形形状，其纵向侧在平行于有源区11A的横向上延伸。源极12a和13a由第一晶体管元件12和第二晶体管元件13共同拥有。
其次，将参考图4至图8描述布线层20的细节，其中图4是通过去除绝缘膜26示出在布线层20内的内部布置的平面图，并且图5至图8示出相应的金属层M1至M4，即图5是示出最接近半导体衬底10的第一金属层M1的平面图、图6是提供在第一金属层M1上的第二金属层M2的平面图、图7是提供在第二金属层M2上的第三金属层M3的平面图、以及图8是提供在第三金属层M3上的第四金属层M4的平面图，其中金属层M1至M4掩埋在绝缘膜26内，而输入端子21、输出端子22、以及接地金属25设置在顶部金属层上并从绝缘膜26中暴露。设置在金属层M1至M4之间的是用来电隔离金属层M1至M4的绝缘膜26。
如图4所示，布线层20包括一些源极互连41、一些漏极互连42、以及一些栅极互连43，其中本实施例包括相应的四个互连41至43。第一金属层M1包括这些互连41至43。具体地，源极互连41覆盖并且接触源极12a和13a。一些漏极互连42a覆盖并且接触第一晶体管元件12中的漏极12b，即载波放大器；而其余的漏极互连42b覆盖并且接触第二晶体管元件13中的漏极13b，即峰值放大器。这些漏极互连42a和42b从相应的晶体管元件12和13朝向输出端子22延伸。
一些栅极互连43a从第一晶体管元件12的栅极12c延伸，其在漏极互连42a和相应的源极互连41之间延伸。其余的栅极互连43b从第二晶体管元件13的栅极13c延伸。栅极13c在漏极互连42b和相应的源极互连41之间延伸。
输入线23包括从输入端子21延伸的第一输入线231和从第一输入线231分离的第二输入线232和第三输入线233。输入到输入端子21的射频信号在其功率上被均匀地分配到第二输入线232和第三输入线233中。第二输入线232与第一晶体管元件12的栅极互连43a连接；而第三输入线233与第二晶体管元件13的另一栅极互连43b连接。
第二输入线232具有朝向布线层20的侧面20d突出的U字形部分，其中该U字形部分示出了用于转换第一晶体管元件12的输入阻抗的电感分量。在其一端与第一输入线231连接的一端相对的第二输入线232提供分路器232b，以通过金属图案232a将射频信号分离到第一晶体管元件12的各个栅极互连43a。而且，第二输入线232接收来自从分路器232b延伸的输入偏置线234的栅极偏置。
第三输入线233还提供朝向侧面20b突出的U字形部分以确保电感分量以转换第二晶体管元件13的输入阻抗，其中第三输入线233中的U字形部分的尺寸与第二输入线232中的U字形部分的尺寸基本上相同。即，因为第一晶体管元件12和第二晶体管元件13也具有彼此相同的尺寸，两个U字形部分为第一晶体管元件12和第二晶体管元件13产生基本上相同的电感分量。
然而，第三输入线233提供一个附加的具有与输入射频信号的四分之一波长λ/4相对应的长度的U字形部分233c。该附加的U字形部分233c朝向侧面20e突出并且具有的宽度稍微大于在其余的第三输入线233中的宽度。
第三输入线233在与第一输入线231和第二输入线232连接的一端相对的一端提供分路器233b，该分路器233b进一步将来自第一输入线231的分离的射频信号分离进入相应的第二晶体管元件13中。被分离了两次的射频信号通过相应的金属图案233a被提供给栅极互连43b。分路器233b还在与金属图案233a连接的一端相对的另一端与另一输入偏置线235连接。为了将第三晶体管元件13作为峰值放大器操作，在输入偏置线235中提供的栅极偏置不同于在另一输入偏置线234中提供的第一晶体管元件12的栅极偏置，其中第二晶体管元件13的前一栅极偏置通常比第一晶体管元件12的栅极偏置更深，以便操作在B类或C类的第二晶体管元件13。
在本实施例中，归属于第二输入线232的信号线与归属于第三输入线233的另一信号线交叉；即前一信号线232可以在布线层M1至M4中的一层中形成，然而后一信号线可以在另一个不同于前一信号线的布线层M1至M4中形成。例如，如图8所示，第四金属层M4提供金属图案233b和输入偏置线235，而第二金属层M2提供第三输入线233的其余图案233a和233c。在第四金属层M4中的第二输入线233的金属图案233b通过通孔金属与形成在第二金属层M2中的第三输入线233中的其余部分电连接。而且如图6所示，在第二输入线232和输入偏置线234中的所有的金属图案形成在第二金属层M2中，而在第三输入线233之中的金属图案233b形成在第四金属层M4中，与第二输入线232中的金属图案232b交叉，金属图案232b形成在第二金属层M2中，从而交替地布置的栅极互连43a和43b分别地与第二输入线232和第三输入线233连接。
输出线24包括第一输出线241至第三输出线243，其中第三输出线243从第一晶体管元件12的漏极互连42a拉出，第二输出线242从第二晶体管元件13的漏极互连42b拉出，并且第一输出线241将第二输出线242与第三输出线243耦合并延伸到输出端子22。
第三输出线243具有朝向侧面20c突出的具有U字符的部分，以调节第一晶体管元件12的输出阻抗。第三输出线243在其一端提供与各个漏极互连42a耦合的金属图案243a，其中金属图案243a由也与输出偏置线244连接的金属图案243b汇集。
第二输出线242提供具有U字符的部分，其朝向侧面20e突出以确保其大体的长度。因为第一晶体管元件12和第二晶体管元件13具有彼此相等的尺寸，因此第一晶体管元件12和第二晶体管元件13显示出大体上彼此相等的输出阻抗。相应地，在第二输出线242中的U字符部分与在第三输出线243中的U字符部分具有相等的长度。
然而，第三输出线243还提供另一个朝向侧面20d突出的U字符部分，这意味着第三输出线243的总长度比第二输出线242的总长度长金属图案243c的长度，该金属图案243c的长度为受制于放大器组件1A的射频信号的四分之一波长(λ/4)。金属图案243c具有与在第三输入线233中的金属图案233c的平面形状相等的平面形状，即金属图案243c具有比第三输出线243的其余部分中的宽度略宽的宽度。
第二输出线242在其一端提供金属图案242a，该金属图案242a与第二晶体管元件13的漏极互连42b耦接。金属图案242a被汇集在与第二偏置线245连接的金属图案242b中。因为放大器组件1A将第二晶体管元件13作为峰值放大器操作，提供给输出偏置线245的偏置可以不同于通过输出偏置线244提供给第一晶体管元件12的偏置。
在本实施例中，第二输出线242和第三输出线243分别形成在彼此不同的布线层M1至M4中，相应地，第二输出线242可以与第三输出线243交叉。例如，如图8所示，第四金属层M4在第二输出线242和输出偏置线245中提供第二金属图案242b；而如图6所示，第二金属层M2提供第二输出线242的其余部分。第二输出线242中的金属图案242b在第四金属层M4中形成，通过导通孔与在第二金属层M2中形成的第二输出线242的其余部分连接。而且如图6所示，第一输出线241和输出偏置线244在第二金属层M2中形成，如图6所示。在第二输出线242中的金属图案242b形成在第二金属层M2中，与在第三输出线243中的金属图案243b交叉，因此交替地设置的漏极互连42a和42b可以分别地与第三输出线243和第二输出线242连接。
布线层20还提供接地层27，接地层27如图7所示并且形成在介于第四金属层M4和第二金属层M2之间的第三金属层M3中，其中如上所述，第四金属层M4提供在第三输入线233中的金属图案233b和在第二输出线242中的金属图案242b，而第二金属层M2提供在第三输入线233的其余部分、第二输入线232、第二输出线242的其余部分和第三输出线243。在第三布线层27中的接地层27与第三输入线中的金属图案233b和第二输出线中的金属图案242b重叠。接地层27可以通过导通孔与接地金属25连接。
接地层27提供归属于第二晶体管元件13的开口27a和27b。提供在前开口27a内的是导通孔，该导通孔将第三输入线233中的金属图案233a与提供在第一金属层M1中的栅极互连43b连接，该金属图案233a设置在第四金属层M4中。提供在后开口27b内的其他导通孔将第二输出线242中的金属图案242a与提供在第一金属层M1中的漏极互连42b连接，该金属图案242形成在第四金属层M4中。此外，接地层27还可以提供对应于源极互连41的开口27c。提供在开口27c内的导通孔将形成在第一金属层M1中的源极互连41与布线层20顶部中的接地金属25连接。这些开口27a至27c未在图7中示出。
然后，将根据实施例描述在放大器组件1A和半导体器件3中实现的优点。在多尔蒂放大器中，载波放大器相对于输入射频信号线性地工作，而峰值放大器在载波放大器饱和之后工作。因此，由于只有大的输入射频信号可以激活峰值放大器，所以只有载波放大器可以在中等和/或小的输入射频信号中激活，这意味着只有载波放大器对小的和/或中等的输入射频信号产生热量。因此，当载波放大器和峰值放大器并排设置时，放大器在低和/或小的射频输入信号下的发热导致不平衡分布。
根据本发明的半导体器件3将构成多尔蒂放大器的载波放大器的第一晶体管元件12和构成峰值放大器的第二晶体管元件13相互交替地设置。晶体管元件12和13的设置可以在维持晶体管元件12和13的封装密度时加宽第一晶体管元件12之间的跨度，并且可以减少热量产生的密度。用于峰值放大器的第二晶体管元件13在低和中等输入功率下基本上不活动，因此，这些第二晶体管元件13可以对第一晶体管元件12的散热不产生影响。
下面的表1至表3示出了如图3A和图3B中所示的各个晶体管C1至C4的温度上升。表1示出了常规示例中的结果，其中用于载波放大器的两个晶体管元件12作为晶体管C3和C4共同并排地设置，而用于峰值放大器的两个晶体管元件13作为晶体管C1和C2共同并排地设置，并且载波放大器和峰值放大器并排设置。表2对应于图3A所示的设置，而表3对应于图3B所示的设置。下面的表1至表3示出了当只有第一晶体管元件12在中等功率下变得活跃并且第一晶体管元件12和第二晶体管元件13都以最大输入功率被激活时，从没有射频输入信号的条件下的相应的温度上升。
表1常规设置
Figure BDA0002728653810000101
表2图3A中所示设置
Figure BDA0002728653810000111
表3图3B中所示设置
Figure BDA0002728653810000112
上面表1所示的常规设置分别将载波放大器C3和C4的温度升高19.2℃和18.0℃，而根据本发明的设置将载波放大器的温度上升抑制到了图2所示的16.9℃和图3所示的16.5℃。因为图3B所示的设置扩大了一个晶体管元件12和13的面积，所以可以降低各个晶体管元件12和13的温度上升。
常规的多尔蒂放大器具有以下布置：其中载波放大器和峰值放大器独立地封装并且在组件衬底上并排设置。然而，应用于毫米波段或者亚毫米波段的多尔蒂放大器很难或者几乎不可能以这样的方式设置载波和峰值放大器，因为必须在封装的载波放大器和封装的峰值放大器它们之间设置大量的空间。相应地，对于适用于毫米或亚毫米波段的多尔蒂放大器需要新的布置以将载波放大器和峰值放大器封装在公共封装中，或者将载波放大器和峰值放大器集成在公共衬底内。然而，这种密集设置的放大器或放大器元件不可避免地带来如何抑制发热和如何确保散热路径的问题。当集成晶体管元件的半导体放大器件通过凸块安装在组件衬底2上时，在相邻的凸块之间的最小距离只有几百微米。而毫米波段(例如80千兆赫)的射频信号具有大约300微米的λ/4波长，该波长与凸块之间的最小距离相当并且限制额外的凸块以确保散热路径。根据本发明的实施例的半导体器件20将用于载波放大器的第一晶体管元件12和用于峰值放大器的第二晶体管元件13交替地设置在公共半导体衬底上，以抑制载波放大器中的温度上升。
本发明的实施例将第一晶体管元件12和第二晶体管元件13交替地沿着与连接输入端子和输出端子的方向垂直的方向设置，这不仅可以使第一晶体管元件12的第二输入线232和第三输出线243的总长度与第三输入线233和第二输出线242的总长度相等，而且还可以使包括输入端子21的所有输入线231至233相对于所有输出线241至243形成旋转对称，所述所有输出线包括相对于设置在内部的第一晶体管元件12和也设置在内部的第二晶体管元件13之间的点的输出端子22。
第二输入线232和第三输入线233中的至少一个的一部分(例如在第三输入线233中的金属图案233b)可以通过在与用于其他输入线231至233的金属层不同的金属层中形成的部分(金属图案233b)，来与第二输入线232和第三输入线233中的另一个相交。而且，第二输出线242和第三输出线243中的至少一个的一部分(例如在第二输出线242中的金属图案242b)可以通过在与用于输出线241至243的金属层不同的金属层中形成的部分(金属图案242b)，来与第二输出线242和第三输出线243中的另一个相交。这种包括输入线231至233和输出线241至243中的交叉点的布线结构可以交替地布置第一晶体管元件12和第二晶体管元件13，并且分别地向第一晶体管元件12和第二晶体管元件13提供输入偏置和输出偏置。
根据本发明的实施例可以提供接地层27并作为在第二金属层M2和第四金属层M4之间的第三金属层M3，其中第四金属层M4提供第二输入线232和第三输入线233中的至少一个中的一部分(例如金属图案233b)，而第二金属层M2提供第二输入线232和第三输入线233的其余部分。接地层27可以在交叉处金属层M2和M4之间显示屏蔽的功能。类似地，作为第三金属层M3的接地层27可以置于第四金属层M4和第二金属层M2之间，第四金属层M4提供第二输出线242和第三输出线243中的至少一个中的一部分(例如，金属图案242b)，第二金属层M2提供第二输出线242和第三输出线243中的另一个。因此，接地层27可以显示屏蔽第三输出线243中承载的信号与第二输出线242中承载的信号的功能。
第一晶体管元件12和第二晶体管元件13可以沿着与连接输入端子21和输出端子22的方向垂直的方向以阵列方式设置。具体地，晶体管元件12和13阵列设置的各轴可以与连接设置有输入端子12和输出端子13的各侧面的方向正交。在替代方案中，晶体管元件12和13可以以之字形图案设置，其中第一晶体管元件12排列在更靠近设置有输入端子21的侧面20b的线上，而第二晶体管元件13排列在更靠近设置有输出端子22的侧面20c的线上。后一种设置可以加宽与相邻晶体管元件的距离，这可以减少发热的密度。
虽然出于说明的目的这里已经描述了本发明的特别实施例，但是许多修改和变化对于本领域技术人员而言将变得显而易见。例如，这样描述的实施例实现了彼此交替地设置的用于载波放大器的两个晶体管元件12和用于峰值放大器的另外两个晶体管元件13。然而，半导体器件可以具有用于载波和峰值放大器的三个或者多个晶体管元件。并且，实施例提供了彼此相同的计数的第一和第二晶体管元件。然而，半导体器件可以实现具有彼此不同的相应的计数的第一和第二晶体管元件。因此，所附权利要求旨在包括落入本发明的真实精神和范围内的所有这些修改和变化。

Claims (7)

1.一种多尔蒂放大器类型的半导体器件，其放大射频信号，所述半导体器件包括：
多个第一晶体管元件，其作为所述多尔蒂放大器的载波放大器工作，
多个第二晶体管元件，其作为所述多尔蒂放大器的峰值放大器工作；
半导体衬底，其上交替地设置有所述多个第一晶体管元件和所述多个第二晶体管元件；以及
布线层，其设置在所述半导体衬底上；
其中，所述布线层包括：
输入端子，其接收所述射频信号；
输出端子，其输出由所述半导体器件放大的所述射频信号；
输入线，其将所述输入端子与所述多个第一晶体管元件和所述多个第二晶体管元件连接，所述输入线包括第一输入线至第三输入线，所述第一输入线的一端与所述输入端子连接并且被均匀地分成第二输入线和所述第三输入线，所述第二输入线从所述第一输入线分支出来并且与所述多个第一晶体管元件连接，所述第三输入线从所述第一输入线分支出来并且与所述多个第二晶体管元件连接，
输出线，其将所述多个第一晶体管元件和所述多个第二晶体管元件与所述输出端子连接，所述输出线包括第一输出线至第三输出线，所述第一输出线的一端将所述第二输出线与所述第三输出线组合并且所述第一输出线的另一端与所述输出端子连接，所述第二输出线的一端与所述多个第二晶体管元件连接、并且所述第二输出线的另一端与所述第一输出线连接，所述第三输出线的一端与所述多个第一晶体管元件连接、并且所述第三输出线的另一端与所述第一输出线相连；
其中，所述第二输入线和所述第三输入线中的一者的一部分通过如下方式与所述第二输入线和所述第三输入线中的另一者相交：在与用于所述第二输入线和所述第三输入线中的所述另一者的金属层不同的另一金属层中形成所述第二输入线和所述第三输入线中的所述一者的所述一部分。
2.根据权利要求1所述的半导体器件，
其中，所述多个第一晶体管元件和所述多个第二晶体管元件交替地设置在所述半导体衬底上。
3.根据权利要求2所述的半导体器件，
其中，所述第二输出线和所述第三输出线中的一者的一部分通过以下方式与所述第二输出线和所述第三输出线中的另一者相交：在与用于所述第二输入线和所述第三输入线中的所述另一者的金属层不同的另一金属层中形成所述第二输出线和所述第三输出线中的所述一者的所述一部分。
4.根据权利要求3所述的半导体器件，
其中，所述布线层包括位于所述金属层和所述另一金属层之间的接地层。
5.根据权利要求4所述的半导体器件，
其中，所述布线层的上表面包括接地岛，所述接地层与所述接地岛连接。
6.根据权利要求3所述的半导体器件，
其中，所述多个第一晶体管元件和所述多个第二晶体管元件沿与连接所述输入端子和所述输出端子的线相交的方向排列成阵列。
7.根据权利要求3所述的半导体器件，
其中，所述多个第一晶体管元件和所述多个第二晶体管元件沿与连接所述输入端子和所述输出端子的线相交的方向排列成之字形。
CN202011111171.3A 2017-11-13 2018-11-13 半导体器件和放大器组件 Active CN112271171B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011111171.3A CN112271171B (zh) 2017-11-13 2018-11-13 半导体器件和放大器组件

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP2017218488A JP2019092009A (ja) 2017-11-13 2017-11-13 半導体増幅素子及び半導体増幅装置
JP2017-218488 2017-11-13
CN201811346101.9A CN109786366A (zh) 2017-11-13 2018-11-13 半导体器件和放大器组件
CN202011111171.3A CN112271171B (zh) 2017-11-13 2018-11-13 半导体器件和放大器组件

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201811346101.9A Division CN109786366A (zh) 2017-11-13 2018-11-13 半导体器件和放大器组件

Publications (2)

Publication Number Publication Date
CN112271171A true CN112271171A (zh) 2021-01-26
CN112271171B CN112271171B (zh) 2024-07-26

Family

ID=66433689

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202011111171.3A Active CN112271171B (zh) 2017-11-13 2018-11-13 半导体器件和放大器组件
CN201811346101.9A Pending CN109786366A (zh) 2017-11-13 2018-11-13 半导体器件和放大器组件

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201811346101.9A Pending CN109786366A (zh) 2017-11-13 2018-11-13 半导体器件和放大器组件

Country Status (3)

Country Link
US (2) US10862433B2 (zh)
JP (1) JP2019092009A (zh)
CN (2) CN112271171B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019092009A (ja) * 2017-11-13 2019-06-13 住友電気工業株式会社 半導体増幅素子及び半導体増幅装置
US20210313293A1 (en) * 2020-04-03 2021-10-07 Cree, Inc. Rf amplifier devices and methods of manufacturing
US11837457B2 (en) 2020-09-11 2023-12-05 Wolfspeed, Inc. Packaging for RF transistor amplifiers
US11356070B2 (en) 2020-06-01 2022-06-07 Wolfspeed, Inc. RF amplifiers having shielded transmission line structures
US11670605B2 (en) 2020-04-03 2023-06-06 Wolfspeed, Inc. RF amplifier devices including interconnect structures and methods of manufacturing
CN220711456U (zh) * 2020-09-14 2024-04-02 株式会社村田制作所 功率放大电路

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5670647A (en) * 1979-11-14 1981-06-12 Matsushita Electronics Corp Semiconductor device
CN1675826A (zh) * 2002-08-19 2005-09-28 皇家飞利浦电子股份有限公司 大功率多赫蒂放大器
JP2007274181A (ja) * 2006-03-30 2007-10-18 Toshiba Corp 半導体装置
US20120019326A1 (en) * 2010-07-20 2012-01-26 Sumitomo Electric Device Innovations, Inc. Doherty amplifier and semiconductor device
CN102696172A (zh) * 2010-08-12 2012-09-26 罗德与施瓦兹两合公司 具有多合体扩展的高频功率放大器
CN104303297A (zh) * 2012-05-16 2015-01-21 松下知识产权经营株式会社 电力用半导体模块

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3292344B2 (ja) * 1994-04-12 2002-06-17 日本電信電話株式会社 電力増幅装置
JPH10163772A (ja) 1996-10-04 1998-06-19 Sanyo Electric Co Ltd 電力増幅器およびチップキャリヤ
JP2001320252A (ja) * 2000-05-12 2001-11-16 Mitsubishi Electric Corp ハイブリッド電力増幅器
US6737922B2 (en) 2002-01-28 2004-05-18 Cree Microwave, Inc. N-way RF power amplifier circuit with increased back-off capability and power added efficiency using unequal input power division
JP4520204B2 (ja) 2004-04-14 2010-08-04 三菱電機株式会社 高周波電力増幅器
US7764120B2 (en) * 2008-08-19 2010-07-27 Cree, Inc. Integrated circuit with parallel sets of transistor amplifiers having different turn on power levels
JP5396192B2 (ja) 2009-08-11 2014-01-22 株式会社日立国際電気 人数カウンタ
JPWO2011039792A1 (ja) * 2009-09-29 2013-02-21 株式会社東芝 半導体装置
EP2339746B1 (en) * 2009-12-15 2013-02-20 Nxp B.V. Doherty amplifier with composed transfer characteristic having multiple peak amplifiers
JP2012029239A (ja) * 2010-07-27 2012-02-09 Sumitomo Electric Device Innovations Inc ドハティ増幅器
JP5611110B2 (ja) * 2011-04-26 2014-10-22 三菱電機株式会社 高周波増幅器
JP5694445B2 (ja) 2012-08-03 2015-04-01 アンリツ株式会社 差動信号伝送線路
JP2014160916A (ja) * 2013-02-19 2014-09-04 Nec Corp 並列ドハティ増幅器
US9450547B2 (en) 2013-12-12 2016-09-20 Freescale Semiconductor, Inc. Semiconductor package having an isolation wall to reduce electromagnetic coupling
US9401682B2 (en) * 2014-04-17 2016-07-26 Freescale Semiconductor, Inc. Structure for a radio frequency power amplifier module within a radio frequency power amplifier package
US9979365B2 (en) * 2015-12-17 2018-05-22 Nxp Usa, Inc. Amplifier devices with in-package bias modulation buffer
EP3264455B1 (en) * 2016-06-30 2021-05-26 Nxp B.V. A flip chip circuit
EP3288183B1 (en) * 2016-08-24 2021-01-13 NXP USA, Inc. Power transistor with harmonic control
US10381984B2 (en) * 2016-12-15 2019-08-13 Nxp Usa, Inc. Amplifiers and amplifier modules with shunt inductance circuits that include high-Q capacitors
EP3474443B1 (en) * 2017-10-18 2021-03-10 NXP USA, Inc. Amplifier power combiner with slotline impedance transformer
JP2019092009A (ja) * 2017-11-13 2019-06-13 住友電気工業株式会社 半導体増幅素子及び半導体増幅装置
US12009788B2 (en) * 2019-03-28 2024-06-11 Macom Technology Solutions Holdings, Inc. In-transistor load modulation
EP3951871A4 (en) * 2019-04-01 2022-05-11 Nuvoton Technology Corporation Japan MONOLITHIC SEMICONDUCTOR DEVICE AND HYBRID SEMICONDUCTOR DEVICE
US11108361B2 (en) * 2019-08-15 2021-08-31 Nxp Usa, Inc. Integrated multiple-path power amplifier with interdigitated transistors
JP2022138983A (ja) * 2021-03-11 2022-09-26 住友電気工業株式会社 半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5670647A (en) * 1979-11-14 1981-06-12 Matsushita Electronics Corp Semiconductor device
CN1675826A (zh) * 2002-08-19 2005-09-28 皇家飞利浦电子股份有限公司 大功率多赫蒂放大器
JP2007274181A (ja) * 2006-03-30 2007-10-18 Toshiba Corp 半導体装置
US20120019326A1 (en) * 2010-07-20 2012-01-26 Sumitomo Electric Device Innovations, Inc. Doherty amplifier and semiconductor device
CN102696172A (zh) * 2010-08-12 2012-09-26 罗德与施瓦兹两合公司 具有多合体扩展的高频功率放大器
CN104303297A (zh) * 2012-05-16 2015-01-21 松下知识产权经营株式会社 电力用半导体模块

Also Published As

Publication number Publication date
US20190149098A1 (en) 2019-05-16
CN109786366A (zh) 2019-05-21
US10862433B2 (en) 2020-12-08
US11736067B2 (en) 2023-08-22
US20210058039A1 (en) 2021-02-25
CN112271171B (zh) 2024-07-26
JP2019092009A (ja) 2019-06-13

Similar Documents

Publication Publication Date Title
CN112271171B (zh) 半导体器件和放大器组件
EP3337037B1 (en) Doherty amplifiers and amplifier modules with shunt inductance circuits that affect transmission line length between carrier and peaking amplifier outputs
EP3331161B1 (en) Amplifier die with elongated side pads, and amplifier modules that incorporate such amplifier die
US10292271B2 (en) High-frequency modules
CA2503826C (en) Power management for spatial power combiners
CN111048487A (zh) 具有双朝向非圆形通孔连接件的晶体管
WO2011021328A1 (ja) シールド層と素子側電源端子が容量結合した半導体装置
CN108091645B (zh) 半导体装置和放大器设备
CN114362698A (zh) 功率放大器模块
US8035994B2 (en) High frequency storing case and high frequency module
JP5526221B2 (ja) 半導体装置
CN111696952A (zh) 微波集成电路
WO2022186132A1 (ja) 高周波モジュール及び通信装置
US20230253339A1 (en) Microelectronic packages having coaxially-shielded radio frequency input/output interfaces
US11289434B2 (en) Semiconductor element and power amplification device
JP6289355B2 (ja) 高周波回路及びアンテナ装置
KR100265463B1 (ko) 평면 유전체 집적회로
JP7098820B2 (ja) 無線通信モジュール
WO2022014066A1 (ja) 無線通信モジュール
JP6550738B2 (ja) 高周波増幅器
JP7294385B2 (ja) 半導体増幅素子及び半導体増幅装置
JP2020088468A (ja) 増幅器及び増幅装置
JP7222276B2 (ja) マイクロ波集積回路
JP2013197655A (ja) 高周波電力増幅器
US20040080370A1 (en) Power management for active loop, spatially-combined amplifiers

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant