JP4520204B2

JP4520204B2 - 高周波電力増幅器

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Publication number: JP4520204B2
Application number: JP2004118658A
Authority: JP
Inventors: 清毅後藤; 晃井上
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2004-04-14
Filing date: 2004-04-14
Publication date: 2010-08-04
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Description

この発明は、高周波電力増幅器に関するもので、特に移動体通信、衛星通信用などのマイクロ波帯、ミリ波帯の通信機器に用いられるドハティ（Doherty）型の高周波電力増幅器に関する。

近年、マイクロ波帯、ミリ波帯において使用される通信機器はますます小形で高出力な機器が要求され、さらに伝播される信号の品質に対する要求が高くなり、これに伴って歪みの少ない高周波電力増幅器が求められるようになってきた。
特にマルチキャリア信号や近年のＣＤＭＡ方式などの変調波信号を用いるマイクロ波通信システムにおいては、信号増幅を行う増幅器の非線形性によって生じる歪みの影響を避けるため、最大電力より遙かに低い出力レベルで増幅器を動作させて用いている。
高周波に関わらず一般的に、通常の増幅器は入力信号レベルが高く増幅器の最大出力レベルに近づくにつれて高い効率が得られる。しかし入力信号レベルが最大出力レベルよりも十分低い場合、言い換えればオフセット・バック・オフ（offset back off, 以下ＯＢＯという）が十分大きい場合、効率も低いという関係にあり、高い効率を得るのが困難であった。
ドハティ（Doherty）型増幅器はこのような問題に対する解決法として、ドハティ氏によって最初に提案された（”A New High Efficiency Power Amplifier For Modulated Waves”, Proceedings of the Institute of Radio Engineers, Vol. 24, No. 9, September, 1936）。

このドハティ型増幅器は、低周波から中程度の周波数のＡＭ放送用送信機で使用することを意図したもので、キャリア増幅器とピーク増幅器を信号周波数の１／４のインピーダンス変換線路により接続した構成をとることにより、低出力レベルでの効率を飛躍的に向上させる。
ドハティ型増幅器で得られる効率の理論値に関しては、Raab氏による報告があり、最大出力の１／４の出力点から最大出力点までの出力レベルで高い効率が維持されること、およびピーク増幅器の出力をキャリア増幅器よりも大きくすることにより高効率で動作する出力レベルを、最大出力の１／４以下に下げることができることなどが示されている（”Efficiency of Doherty RF power-amplifier systems”, IEEE Trans. Broadcast, vol. BC-33, pp. 77-83, September 1987）。
このような、ドハティ型増幅器をマイクロ波帯で使用した公知例があり、ここでは、高調波負荷制御を行うキャリア増幅器とキャリア増幅器同様のＢ級またはＡＢ級の構成で高調波負荷制御を行うピーク増幅器とを備えたドハティ型増幅器が開示されている（例えば、特許文献１、段落番号［００２２］〜［００２４］、［００３３］、図４参照）。

また、ドハティ型増幅器において、より低い出力レベルにおける効率向上を目的として、ピーク増幅器に用いるトランジスタサイズをキャリア増幅器に用いるトランジスタサイズの３倍にしてキャリア増幅器の出力を３倍にすることにより、最大出力の１／１０以下の低い出力レベルからの高効率化が実現できることを開示している（例えば、非特許文献１、参照）。
また、ドハティ型増幅器において、ピーク増幅器を複数用いることによりピーク増幅器に用いるトランジスタサイズを大きくしたのと同等の効果があり、より低い出力レベルにおける効率向上をめざした例が開示されている（例えば、非特許文献２、参照）。
また特表平１０−５１３６３１号公報にドハティ型増幅器において、線形性を向上させる方法として、並列結合されたドハティ型増幅器を有する構成についての開示がある。
さらに、特開平８−３３０８７３号公報に、多重搬送波を有する雑音状ＲＦ信号の線形増幅を行う構成として、キャリア増幅部の出力側負荷を最適負荷インピーダンスの正規化インピーダンスとする１／４波長インピーダンス変成回路と１／２波長位相器とを備え、ピーク増幅器の入力側に１／４波長位相器とピーク増幅器の出力側負荷を最適負荷インピーダンスの正規化インピーダンスとする１／４波長インピーダンス変成回路と１／４波長位相器とを備えた構成が開示されている。

特許第２９４５８３３号公報 M. Iwamoto et al., "An extended Doherty Amplifier With High Efficiency Over a Wide Power Range", IEEE Trans. Microwave Theory Tech., Vol. 49, No. 12, pp. 2472-2479, December 2001 Y. Young et al., "A Fully Matched N-Way Doherty Amplifier With Optimized Linearity", IEEE Trans. Microwave Theory Tech., Vol. 51, No. 3, pp.986-993, March 2003

しかしながら、上記に記載した特許文献１に示されたドハティ型増幅器は、マイクロ波帯、ミリ波帯の通信機器に用いられるドハティ型の高周波電力増幅器の基本形態であり、さらにＯＢＯを大きくとった状態で使用することによる歪みが少なくかつ効率の高い増幅器が求められて、非特許文献１に示されるようにピーク増幅器に用いるトランジスタサイズを大きくすることにより高効率化が考慮された。しかしこのドハティ型増幅器においては、キャリア増幅器とピーク増幅器においてトランジスタサイズが大きく異なる素子を使用しているので、分配回路や合成回路の構成が複雑になるという問題点があった。
またドハティ型増幅器は、出力側に信号周波数に１／４波長の電気長を有するドハティネットワーク、入力側にはドハティネットワークで生じるキャリア増幅器とピーク増幅器との位相差を相殺するための信号周波数の１／４波長の電気長を持つ位相補償回路が必要であり、動作周波数が低い場合、これらの回路が非常に大きくなり増幅器全体が大きくなる。このため非特許文献２に示されるように、位相補償回路とピーク増幅器を複数用いることにより、より低い出力レベルにおける効率向上を図ることが考慮されたが、構成が複雑になる。さらに、位相補償回路とピーク増幅器とを複数備えるために、専有面積の大きな位相補償回路もそれに対応して多くなるために、増幅器の小型化が困難になるという問題点があった。
この発明は上記の問題点を解決するためになされたもので、第１の目的は最大出力からのオフセットバックオフをさらに大きく低出力レベルにおいて、高い効率が得られる高周波電力増幅器を構成することである。また第２の目的はパッケージ型の小形化したドハティ型の高周波電力増幅器を提供することである。

この発明に係る高周波電力増幅器は、入力端とこの入力端から入力された入力信号を第１，第２の入力信号にそれぞれ分配する第１、第２の分岐とを有する分配回路と、この分配回路の第１の分岐に接続され第１の入力信号が入力される第１の制御端子と第１の定電位端子と第１の出力信号が出力される第１の出力端子とを有する第１のトランジスタとこの第１のトランジスタの第１の出力端子に接続されこの第１の出力端子からみた負荷側のインピーダンスを、第１の出力信号の偶数次高調波に対して短絡あるいは短絡に近接する低インピーダンスとし、かつ第１の出力信号の奇数次高調波に対して開放あるいは開放に近接する高インピーダンスとする第１の出力高調波負荷制御回路とを有する第１の増幅回路と、この第１の増幅回路の第１の出力高調波負荷制御回路の出力側に一端が接続され、出力高調波負荷制御回路を介して伝播される第１の出力信号の波長の１／４の電気長を有する第１のインピーダンス変換回路と、第２の分岐に一端が接続されるとともに、第１のインピーダンス変換回路によって付加される位相差を相殺する位相差を第２の分岐からの第２の入力信号に付与する第２のインピーダンス変換回路と、この第２のインピーダンス変換回路の出力側に接続され第２の入力信号が入力される第２の制御端子と第２の定電位端子と第２の出力信号が出力される第２の出力端子とを有する第２のトランジスタとこの第２のトランジスタの第２の出力端子に接続されこの第２の出力端子からみた負荷側のインピーダンスを、第２の出力信号の偶数次高調波に対して開放あるいは開放に近接する高インピーダンスとし、かつ第２の出力信号の奇数次高調波に対して短絡あるいは短絡に近接する低インピーダンスとする第２の出力高調波負荷制御回路とを有する第２の増幅回路と、第３の分岐、第４の分岐、および出力端を有するとともに、第３の分岐が第１のインピーダンス変換回路の出力側に接続され、第４の分岐が第２の出力高調波負荷制御回路の出力側に接続され、出力端から第３の出力信号が出力される合成回路と、を備えたものである。

また、誘電体の回路基板と、この回路基板上に配設され、入力端とこの入力端から入力された入力信号を第１，第２の入力信号にそれぞれ分配する第１、第２の分岐とを有する分配回路と、回路基板上に配設され、金属基板とこの金属基板上に配設され金属基板の所定の領域を取り囲む壁部とこの壁部に取り囲まれた内部と外部とを接続する複数の接続端子と壁部の内部を封止する蓋部材とを有するパッケージと、このパッケージの壁部に取り囲まれた内部の金属基板上に配設され、第１の接続端子を介して分配回路の第１の分岐に接続され第１の入力信号が入力される第１の制御端子と第１の定電位端子と第１の出力信号が出力される第１の出力端子とを有する第１のトランジスタとこの第１のトランジスタの第１の出力端子に接続されこの第１の出力端子からみた負荷側のインピーダンスを、第１の出力信号の偶数次高調波に対して短絡あるいは短絡に近接する低インピーダンスとし、かつ第１の出力信号の奇数次高調波に対して開放あるいは開放に近接する高インピーダンスとする第１の出力高調波負荷制御回路とを有する第１の増幅回路と、回路基板上に配設され、第２の接続端子を介して第１の出力高調波負荷制御回路の出力側に一端が接続され、出力高調波負荷制御回路を介して伝播される第１の出力信号の波長の１／４の電気長を有する第１のインピーダンス変換回路と、回路基板上に配設され、第２の分岐に一端が接続されるとともに、第１のインピーダンス変換回路によって付加される位相差を相殺する位相差を第２の分岐からの第２の入力信号に付与する第２のインピーダンス変換回路と、パッケージの壁部に取り囲まれた内部の金属基板上に配設され、第３の接続端子を介して第２のインピーダンス変換回路の出力側に接続され第２の入力信号が入力される第２の制御端子と第２の定電位端子と第２の出力信号が出力される第２の出力端子とを有する第２のトランジスタとこの第２のトランジスタの第２の出力端子に接続されこの第２の出力端子からみた負荷側のインピーダンスを、第２の出力信号の偶数次高調波に対して開放あるいは開放に近接する高インピーダンスとし、かつ第２の出力信号の奇数次高調波に対して短絡あるいは短絡に近接する低インピーダンスとする第２の出力高調波負荷制御回路とを有する第２の増幅回路と、回路基板上に配設され、第３の分岐、第４の分岐、および出力端を有するとともに、第３の分岐が第１のインピーダンス変換回路の出力側に接続され、第４の分岐が第４の接続端子を介して第２の出力高調波負荷制御回路の出力側に接続され、出力端から第３の出力信号が出力される合成回路と、を備えたものである。

また、誘電体の回路基板と、この回路基板上に配設された、入力端とこの入力端から入力された入力信号を第１，第２の入力信号にそれぞれ分配する第１、第２の分岐とを有する分配回路と、回路基板上に配設された、金属基板とこの金属基板上に配設され金属基板の所定の領域を取り囲む壁部とこの壁部に取り囲まれた内部と外部とを接続する複数の接続端子と壁部の内部を封止する蓋部材とを有するパッケージと、このパッケージの壁部に取り囲まれた内部の金属基板上に配設され、第１の上記接続端子を介して分配回路の第１の分岐に接続され第１の入力信号が入力される第１の制御端子と第１の定電位端子と第１の出力信号が出力される第１の出力端子とを有する第１のトランジスタとこの第１のトランジスタの第１の出力端子に接続されこの第１の出力端子からみた負荷側のインピーダンスを、第１の出力信号の偶数次高調波に対して短絡あるいは短絡に近接する低インピーダンスとし、かつ第１の出力信号の奇数次高調波に対して開放あるいは開放に近接する高インピーダンスとする第１の出力高調波負荷制御回路とを有する第１の増幅回路と、回路基板よりも比誘電率が大きい誘電体基板とこの誘電体基板上に配設され出力高調波負荷制御回路を介して伝播される第１の出力信号の波長の１／４の電気長を有する線路とを有するとともにパッケージの壁部に取り囲まれた内部の金属基板上に誘電体基板を介して配設され第１の出力高調波負荷制御回路の出力側に一端が接続された第１のインピーダンス変換回路と、回路基板上に配設され第２の分岐に一端が接続されるとともに、第１のインピーダンス変換回路によって付加される位相差を相殺する位相差を第２の分岐からの第２の入力信号に付与する第２のインピーダンス変換回路と、パッケージの壁部に取り囲まれた内部の金属基板上に配設され、第２の接続端子を介して第２のインピーダンス変換回路の出力側に接続され第２の入力信号が入力される第２の制御端子と第２の定電位端子と第２の出力信号が出力される第２の出力端子とを有する第２のトランジスタとこの第２のトランジスタの第２の出力端子に接続されこの第２の出力端子からみた負荷側のインピーダンスを、第２の出力信号の偶数次高調波に対して開放あるいは開放に近接する高インピーダンスとし、かつ第２の出力信号の奇数次高調波に対して短絡あるいは短絡に近接する低インピーダンスとする第２の出力高調波負荷制御回路とを有する第２の増幅回路と、回路基板上に配設され、第３の分岐、第４の分岐、および出力端を有するとともに、第３の分岐が第３の接続端子を介して第１のインピーダンス変換回路の出力側に接続され、第４の分岐が第４の接続端子を介して第２の出力高調波負荷制御回路の出力側に接続され、出力端から第３の出力信号が出力される合成回路と、を備えたものである。

また、誘電体の回路基板と、この回路基板上に配設された、入力端とこの入力端から入力された入力信号を第１，第２の入力信号にそれぞれ分配する第１、第２の分岐とを有する分配回路と、回路基板上に配設された、金属基板とこの金属基板上に配設され金属基板の所定の領域を取り囲む壁部とこの壁部に取り囲まれた内部と外部とを接続する複数の接続端子と壁部の内部を封止する蓋部材とを有するパッケージと、このパッケージの壁部に取り囲まれた内部の金属基板上に配設され、第１の接続端子を介して分配回路の第１の分岐に接続され第１の入力信号が入力される第１の制御端子と第１の定電位端子と第１の出力信号が出力される第１の出力端子とを有する第１のトランジスタとこの第１のトランジスタの第１の出力端子に接続されこの第１の出力端子からみた負荷側のインピーダンスを、第１の出力信号の偶数次高調波に対して短絡あるいは短絡に近接する低インピーダンスとし、かつ第１の出力信号の奇数次高調波に対して開放あるいは開放に近接する高インピーダンスとする第１の出力高調波負荷制御回路とを有する第１の増幅回路と、回路基板よりも比誘電率が大きい第１の誘電体基板とこの第１の誘電体基板上に配設され出力高調波負荷制御回路を介して伝播される第１の出力信号の波長の１／４の電気長を有する線路とを有するとともにパッケージの壁部に取り囲まれた内部の金属基板上に第１の誘電体基板を介して配設され第１の増幅回路の第１の出力高調波負荷制御回路の出力側に一端が接続された第１のインピーダンス変換回路と、回路基板よりも比誘電率が大きい第２の誘電体基板とこの第２の誘電体基板上に配設され第１のインピーダンス変換回路によって付加される位相差を相殺する位相差を第２の分岐からの第２の入力信号に付与する電気長を有する線路とを有するとともにパッケージの壁部に取り囲まれた内部の金属基板上に第２の誘電体基板を介して配設され第２の上記接続端子を介して第２の分岐に一端が接続された第２のインピーダンス変換回路と、パッケージの壁部に取り囲まれた内部の金属基板上に配設され、第２のインピーダンス変換回路の出力側に接続され第２の入力信号が入力される第２の制御端子と第２の定電位端子と第２の出力信号が出力される第２の出力端子とを有する第２のトランジスタとこの第２のトランジスタの第２の出力端子に接続されこの第２の出力端子からみた負荷側のインピーダンスを、第２の出力信号の偶数次高調波に対して開放あるいは開放に近接する高インピーダンスとし、かつ第２の出力信号の奇数次高調波に対して短絡あるいは短絡に近接する低インピーダンスとする第２の出力高調波負荷制御回路とを有する第２の増幅回路と、回路基板上に配設され、第３の分岐、第４の分岐、および出力端を有するとともに、第３の分岐が第３の接続端子を介して第１のインピーダンス変換回路の出力側に接続され、第４の分岐が第４の接続端子を介して第２の出力高調波負荷制御回路の出力側に接続され、出力端から第３の出力信号が出力される合成回路と、を備えたものである。

この発明に係る高周波電力増幅器においては、第１の増幅回路はＦ級動作を、また第２の増幅回路は逆Ｆ級動作を行うことになり、第２の増幅回路の出力は第１の増幅回路の出力を越える出力を得ることができ、最大出力からのバックオフをとった低出力レベルで増幅器効率が向上する。

実施の形態１．
図１はこの発明の一実施の形態に係る高周波電力増幅器の平面図である。
図１において、この実施の形態１の一例であるドハティ型増幅器１０が示されている。
ドハティ型増幅器１０は回路基板としての、例えばポリテトラフルオロエチレン（以下ＰＴＦＥという）基板１２が使用されている。
回路基板の材料としては、比誘電率が２〜５程度の誘電体が用いられ、比誘電率が２．６程度のＰＴＦＥの他に、比誘電率が４．４程度のガラスエポキシなどが用いられる。
このＰＴＦＥ基板１２の上に、銅モリブデンの積層材やＣｕＷで形成された金属製のパッケージ１４が配設されている。
パッケージ１４は、金属基板１４ａとこの金属基板１４ａの上に形成され金属基板の中央部を取り囲むように形成された壁部１４ｂとこの壁部１４ｂで囲まれた内部の回路と外部の回路とを接続する４個の接続端子１４ｃ（１４ｃ１、１４ｃ２，１４ｃ３，および１４ｃ４）とが配設されている。さらにこの壁部１４ｂの内部に配設された回路部品や回路パターンを封止する蓋部材（図示せず）が壁部１４ｂの頂部に配設されている。
このパッケージ１４の壁部１４ｂで囲まれた内部には、ドハティ増幅回路を構成する第１の増幅回路としてのキャリア増幅器１６と第２の増幅回路としてのピーク増幅器１８が配設されている。

キャリア増幅器１６は第１入力整合回路１６ａと第１のトランジスタとしての第１ＦＥＴチップ１６ｂと第１出力整合回路１６ｃで構成されている。またピーク増幅器１８は第２入力整合回路１８ａと第２のトランジスタとしての第２ＦＥＴチップ１８ｂと第２出力整合回路１８ｃで構成されている。キャリア増幅器１６やピーク増幅器１８を構成する要素部品の端子は適宜ワイヤ２０により接続されている。また第１入力整合回路１６ａの入力端と接続端子１４ｃ１とが、第１出力整合回路１６ｃの出力端と接続端子１４ｃ２とが、第２入力整合回路１８ａの入力端と接続端子１４ｃ３とが、第２出力整合回路１８ｃの出力端と接続端子１４ｃ４とが、それぞれワイヤ２０により接続されている。
パッケージ１４の壁部１４ｂで囲まれた内部の金属基板１４ａ上にこれらのキャリア増幅器１６やピーク増幅器１８を構成する部品が配設され、蓋部材で封止される。
ＰＴＦＥ基板１２上に、パッケージ１４に隣接して入力側に、ドハティ増幅回路を構成する分配回路２２および第２のインピーダンス変換回路としての位相補償回路２４が、そして出力側に第１のインピーダンス変換回路としてのドハティネットワーク２６および合成回路２８が、それぞれ配設される。
分配回路２２は入力端２２ａが信号入力端子３０に接続され、第１の分岐２２ｂがチップキャパシタ３２を介して接続用ランド３４に接続されている。接続用ランド３４は接続配線３６により接続端子１４ｃ１と接続されている。また分配回路２２の第２の分岐２２ｃが位相補償回路２４に接続され、この位相補償回路２４がチップキャパシタ３８を介して接続ランド４０に接続されている。接続用ランド４０は接続配線４２により接続端子１４ｃ３と接続されている。

位相補償回路２４は、ドハティネットワーク２６により生じるキャリア増幅器１６とピーク増幅器１８との位相差を相殺する回路で、ここでは例えば、信号周波数の１／４波長の電気長を有するマイクロストリップ線路により構成されている。
従って信号入力端子３０から入力された入力信号が、マイクロストリップ線路３１を経て、分配回路２２により２つの信号に分配され、分配回路２２の第１の分岐２２ｂからは接続端子１４ｃ１を経て第１入力整合回路１６ａに、また分配回路２２の第２の分岐２２ｃからは接続端子１４ｃ３を経て第２入力整合回路１８ａに信号が伝達される。
第１ゲートバイアス回路４４は一端がチップキャパシタ４４ａを介して接地端４４ｂに接続され、他端が接続用ランド３４に接続された線路４４ｃにより構成され、この線路４４ｃに接続された信号入力端子４４ｄにゲートバイアスＶgg1が印加される。このゲートバイアスＶgg1は接続端子１４ｃ１および第１入力整合回路１６ａを介して、キャリア増幅器１６の第１ＦＥＴチップ１６ｂのゲートに印加される。
また第２ゲートバイアス回路４６は一端がチップキャパシタ４６ａを介して接地端４６ｂに接続され、他端が接続用ランド４０に接続された線路４６ｃにより構成され、この線路４６ｃに接続された信号入力端子４６ｄにゲートバイアスＶgg2が印加される。このゲートバイアスＶgg2は接続端子１４ｃ３および第２入力整合回路１８ａを介して、ピーク増幅器１８の第２ＦＥＴチップ１８ｂのゲートに印加される。

この実施の形態１のドハティ型増幅器１０においては、キャリア増幅器１６の第１ＦＥＴチップ１６ｂのゲートバイアスＶgg1とピーク増幅器１８の第２ＦＥＴチップ１８ｂのゲートバイアスＶgg2とが異なる電圧を印加されるので、チップキャパシタ３２およびチップキャパシタ３８はＤＣカットの機能を有している。
ドハティネットワーク２６は信号周波数の１／４波長の電気長を有する、例えばマイクロストリップ線路により構成されている。このドハティネットワーク２６の一端は接続用ランド４８に接続され、接続配線５０を介してパッケージ１４の接続端子１４ｃ３に接続されている。ドハティネットワーク２６の他の一端は、合成回路の第３の分岐としての合成回路２８の第１の分岐２８ａに接続されている。
合成回路の第４の分岐としての合成回路２８の第２の分岐２８ｂは接続用ランド５２に接続され、接続配線５４を介してパッケージ１４の接続端子１４ｃ４に接続されている。
また、ドレインバイアス回路５６は一端がチップキャパシタ５６ａを介して接地端５６ｂに接続され、他端が合成回路２８に接続された線路５６ｃにより構成され、この線路５６ｃに接続された信号入力端子５６ｄにドレインバイアスＶddが印加される。このドレインバイアスＶddはドハティネットワーク２６、接続端子１４ｃ２、および第１出力整合回路１６ｃを介して第１ＦＥＴチップ１６ｂのドレインに、また接続端子１４ｃ４および第２出力整合回路１８ｃを介して第２ＦＥＴチップ１８ｂのドレインに、それぞれ印加される。ここでは第１ＦＥＴチップ１６ｂと第２ＦＥＴチップ１８ｂのドレインバイアスＶddを一つのドレインバイアス回路５６で供給するようにしているが、それぞれのＦＥＴチップに個別にドレインバイアス回路を設けてもかまわない。

従って、キャリア増幅器１６で増幅された第１の出力信号は接続端子１４ｃ３とドハティネットワーク２６とを介して合成回路２８に伝達され、一方ピーク増幅器１８で増幅された第２の出力信号が接続端子１４ｃ４を介して合成回路２８に伝達され、合成回路２８で合成されるとともに合成回路２８の出力端２８ｃと伝送線路５８とを経て出力端子６０から出力負荷ＲLに接続される。
図２はこの発明の一実施の形態に係る高周波電力増幅器の回路図である。各図において同じ符号は同じものかまたは同等のものである。
図２において、キャリア増幅器１６の第１入力整合回路１６ａは信号の入力側に前置された入力基本波整合回路７０と第１ＦＥＴチップ１６ｂ側に後置された第１の入力高調波負荷制御回路としての第１入力高調波反射回路７２とから構成され、キャリア増幅器１６の第１出力整合回路１６ｃは第１ＦＥＴチップ１６ｂ側に前置された第１の出力高調波負荷制御回路としての第１出力高調波反射回路７４と信号の出力側に後置された基本波負荷調整回路７６とから構成される。
またピーク増幅器１８の第２入力整合回路１８ａは信号の入力側に前置された入力基本波整合回路８０と第２ＦＥＴチップ１８ｂ側に後置された第２の入力高調波負荷制御回路としての第２入力高調波反射回路８２とから構成され、ピーク増幅器１８の第２出力整合回路１８ｃは第２ＦＥＴチップ１８ｂ側に前置された第２の出力高調波負荷制御回路としての第２出力高調波反射回路７４と信号の出力側に後置された基本波負荷調整回路８６とから構成される。

分配回路２２の第１の分岐２２ｂからの第１の入力信号が、入力側に前置された入力基本波整合回路７０と後置された第１入力高調波反射回路７２とから構成された第１入力整合回路１６ａを介して、第１ＦＥＴチップ１６ｂの第１の制御端子としてのゲート端子に入力される。第１ＦＥＴチップ１６ｂの第１の定電圧端子としてのソース端子は接地される。第１ＦＥＴチップ１６ｂの第１の出力端子としてのドレイン端子から第１の出力信号が出力され、ドハティネットワーク２６に伝達される。
また、分配回路２２の第２の分岐２２ｃからの第２の入力信号が位相補償回路２４を介して、前置された入力基本波整合回路８０と後置された第２入力高調波反射回路８２とから構成される第２入力整合回路１８ａを介して、第２ＦＥＴチップ１８ｂの第２の制御端子としてのゲート端子に入力される。第２ＦＥＴチップ１８ｂの第２の定電圧端子としてのソース端子は接地される。第２ＦＥＴチップ１８ｂの第２の出力端子としてのドレイン端子から第２の出力信号が出力され、合成回路２８に伝播される。合成回路において第１の出力信号と第２の出力信号が合成され、第３の出力信号として、出力負荷ＲLに印加される。

図１および図２のドハティ型増幅器１０において、キャリア増幅器１６の第１ＦＥＴチップ１６ｂのゲート端子における入力信号の負荷、つまり第１ＦＥＴチップ１６ｂの入力側の入力信号の高調波周波数での負荷をＺCS、キャリア増幅器の第１ＦＥＴチップ１６ｂのドレイン端子における入力信号の負荷、つまり第１ＦＥＴチップ１６ｂの出力側の出力信号の高調波周波数での負荷をＺCLとし、ピーク増幅器１８の第２ＦＥＴチップ１８ｂのゲート端子における入力信号の負荷、つまり第２ＦＥＴチップ１８ｂの入力側の入力信号の高調波周波数での負荷をＺPS、ピーク増幅器の第２ＦＥＴチップ１８ｂのドレイン端子における入力信号の負荷、つまり第２ＦＥＴチップ１８ｂの出力側の出力信号の高調波周波数での負荷をＺPLとし、各負荷につて、基本波についての負荷には”-f0”を、２次高調波についての負荷には”-2f0”を、３次高調波についての負荷には”-3f0”を付加したときに、
ＺCS-f0＝Ｚcin ・・・・・・（１）
ＺCS-2f0≒０・・・・・・（２）
ＺCS-3f0≒∞ ・・・・・・（３）
ＺCL-f0＝Ｚcout ・・・・・・（４）
ＺCL-2f0≒０・・・・・・（５）
ＺCL-3f0≒∞ ・・・・・・（６）
ＺPS-f0＝Ｚpin ・・・・・・（７）
ＺPS-2f0≒∞ ・・・・・・（８）
ＺPS-3f0≒０・・・・・・（９）
ＺPL-f0＝Ｚpout ・・・・・・（１０）
ＺPL-2f0≒∞ ・・・・・・（１１）
ＺPL-3f0≒０・・・・・・（１２）
と設定される。
ここにおいて、Ｚcin、およびＺcoutは第１ＦＥＴチップ１６ｂにおける信号の基本波における最適整合付加であり、Ｚpin、およびＺpoutは第２ＦＥＴチップ１８ｂおける信号の基本波における最適整合付加である。

このような（１）〜（１２）に示された負荷設定を行った場合、キャリア増幅器１６はＦ級動作を行い、ピーク増幅委１８は逆Ｆ級動作を行うことになる。このため第１ＦＥＴチップ１６ｂと第２ＦＥＴチップ１８ｂとのゲート幅が同じである場合には、第２ＦＥＴチップ１８ｂの出力が第１ＦＥＴチップ１６ｂの出力よりも大きくなる。
従って、ピーク増幅器１８の高調波負荷をキャリア増幅器１６の高調波負荷と異なる設定にするという簡単な構成により、ピーク増幅器１８の出力がキャリア増幅器１６の出力よりも大きくなる。そしてオフセットバックオフをより大きくとった低出力レベルの領域で増幅器効率を高くすることができる。
上記（１）〜（１２）の設定を一般化すれば、キャリア増幅器１６における第１ＦＥＴチップ１６ｂの入力側負荷については、入力信号の基本波の負荷を最適負荷とし、入力信号の偶数次高調波負荷を短絡あるいは短絡に近接する低インピーダンスとし、キャリア増幅器１６における第１ＦＥＴチップ１６ｂの出力側負荷については、出力信号の基本波の負荷を最適負荷とし、偶数次高調波負荷を短絡あるいは短絡に近接する低インピーダンスとし、かつ出力信号の奇数次高調波負荷を開放あるいは開放に近接する高インピーダンスとするものである。

そして、ピーク増幅器１８における第２ＦＥＴチップ１８ｂの入力側負荷については、入力信号の基本波の負荷を最適負荷とし、入力信号の偶数次高調波負荷を開放あるいは開放に近接する高インピーダンスとし、ピーク増幅器１８における第２ＦＥＴチップ１８ｂの出力側負荷については、出力信号の偶数次高調波負荷を開放あるいは開放に近接する高インピーダンスとし、かつ出力信号の奇数次高調波負荷を短絡あるいは短絡に近接する低インピーダンスとするものである。
先に示した（１）〜（１２）の負荷設定では３次高調波までの負荷設定を行ったが、上記のように負荷設定を一般化し、無限の次数の高調波まで考慮に入れた理論値では、ピーク増幅器はキャリア増幅器の（π／２）倍の出力が得られる。
図３はこの実施の形態１に係るキャリア増幅器の入力高調波反射回路の一例を示す回路図である。図４はこの実施の形態１に係るキャリア増幅器の出力高調波反射回路の一例を示す回路図である。図５はこの実施の形態１に係るピーク増幅器の入力高調波反射回路の一例を示す回路図である。図６はこの実施の形態１に係るピーク増幅器の出力高調波反射回路の一例を示す回路図である。

すなわち、図３〜図６の回路は（１）〜（１２）を実現するための一例である。
図３に示された第１入力高調波反射回路７２は一端が接地端に接続されたＬＣ直列共振回路であって２次高調波反射回路を構成する。この回路の端子ａが入力基本波整合回路７０と接続され端子ｂが第１ＦＥＴチップ１６ｂのゲートと接続され、入力信号の２次高調波に対して短絡負荷となる。
図４に示された第１出力高調波反射回路７４は一端が接地端に接続されたＬＣ直列共振回路７４ａとＬＣ並列共振回路７４ｂとで構成され、ＬＣ直列共振回路７４ａとＬＣ並列共振回路７４ｂとの接続点となる端子ａが第１ＦＥＴチップ１６ｂのドレインと接続される。この第１出力高調波反射回路７４ではＬＣ直列共振回路７４ａが２次高調波反射回路を構成して出力信号の２次高調波に対して短絡負荷となり、ＬＣ並列共振回路７４ｂが３次高調波反射回路を構成して３次高調波に対し開放負荷となる。
図５に示された第２入力高調波反射回路８２は２次高調波反射回路を構成するＬＣ並列共振回路で、端子ｂが第２ＦＥＴチップ１８ｂのゲートと接続され、入力信号の２次高調波に対して開放負荷となる。
図６に示された第２出力高調波反射回路７４は一端が接地端に接続されたＬＣ直列共振回路８４ａとＬＣ並列共振回路８４ｂとで構成され、端子ａが第２ＦＥＴチップ１８ｂのドレインに接続され、ＬＣ直列共振回路８４ａとＬＣ並列共振回路８４ｂとの接続点である端子ｂが基本波負荷調整回路８６に接続される。この第２出力高調波反射回路７４においては、ＬＣ直列共振回路８４ａが３次高調波反射回路を構成して出力信号の３次高調波に対し短絡負荷となり、ＬＣ並列共振回路８４ｂが２次高調波反射回路を構成して２次高調波に対し開放負荷となる。

また（１）〜（１２）を実現するためのもう一つ例として、図７〜図１０の回路が示される。
図７はこの実施の形態１に係るキャリア増幅器の入力高調波反射回路の一例を示す回路図である。図８はこの実施の形態１に係るキャリア増幅器の出力高調波反射回路の一例を示す回路図である。図９はこの実施の形態１に係るピーク増幅器の入力高調波反射回路の一例を示す回路図である。図１０はこの実施の形態１に係るピーク増幅器の出力高調波反射回路の一例を示す回路図である。
図７に示された第１入力高調波反射回路７２は、端子ａで入力基本波整合回路７０に接続され端子ｂで第１ＦＥＴチップ１６ｂのゲートと接続された所定の長さを有するマイクロストリップ線路７２ａと端子ａ側でマイクロストリップ線路７２ａとシャント接続された信号周波数の１／８波長の電気長を有するマイクロストリップ線路７２ｂとで構成される。この第１入力高調波反射回路７２においては、マイクロストリップ線路７２ｂを２次高調波反射スタブとし、マイクロストリップ線路７２ａの形状や長さを適切に設定することにより位相調整を行う。
図８に示された第１出力高調波反射回路７４は、端子ａと端子ｂとの間に順次直列に接続されたマイクロストリップ線路７４ｃおよびマイクロストリップ線路７４ｄと、これらのマイクロストリップ線路７４ｃとマイクロストリップ線路７４ｄとの間でシャント接続された信号周波数の１／８波長の電気長を有するマイクロストリップ線路のスタブ７４ｅと、マイクロストリップ線路７４ｄと端子ｂとの間にシャント接続された信号周波数の１／１２波長の電気長を有するマイクロストリップ線路のスタブ７４ｆとで構成され、端子ａが第１ＦＥＴチップ１６ｂのドレイン端子に、端子ｂが基本波負荷調整回路７６に接続された回路である。スタブ７４ｅは２次高調波反射スタブであり、スタブ７４ｆは３次高調波反射スタブである。そしてマイクロストリップ線路７４ｃおよびマイクロストリップ線路７４ｄの形状および長さを適切に設定することにより位相調整を行う。

図９に示された第２入力高調波反射回路８２は、端子ａで入力基本波整合回路８０に接続され端子ｂで第２ＦＥＴチップ１８ｂのゲートと接続された所定の長さを有するマイクロストリップ線路８２ａと端子ａ側でマイクロストリップ線路８２ａとシャント接続された信号周波数の１／８波長の電気長を有するマイクロストリップ線路８２ｂとで構成される。この第２入力高調波反射回路８２においては、マイクロストリップ線路８２ｂを２次高調波反射スタブとし、マイクロストリップ線路８２ａの形状や長さを適切に設定することにより位相調整を行う。
図１０に示された第２出力高調波反射回路７４は、端子ａと端子ｂとの間に順次直列に接続されたマイクロストリップ線路８４ｃおよびマイクロストリップ線路８４ｄと、これらのマイクロストリップ線路８４ｃとマイクロストリップ線路８４ｄとの間でシャント接続された信号周波数の１／８波長の電気長を有するマイクロストリップ線路のスタブ８４ｅと、マイクロストリップ線路８４ｄと端子ｂとの間にシャント接続された信号周波数の１／１２波長の電気長を有するマイクロストリップ線路のスタブ８４ｆとで構成され、端子ａが第２ＦＥＴチップ１８ｂのドレイン端子に、端子ｂが基本波負荷調整回路８６に接続された回路である。スタブ８４ｅは２次高調波反射スタブであり、スタブ８４ｆは３次高調波反射スタブである。そしてマイクロストリップ線路８４ｃおよびマイクロストリップ線路８４ｄの形状および長さを適切に設定することにより位相調整を行う。

図１１は、この実施の形態１に係る高周波電力増幅器のオフセットバックオフに対する出力効率の計算値を示すグラフである。
図１１において、曲線ａは本願発明のドハティ型増幅器の効率である。曲線ｂは比較のために記載した従来のドハティ型増幅器の効率の実測値である。曲線ｂにおいてはキャリア増幅器とピーク増幅器との入力側負荷および出力側負荷を同じ条件にしたものである。
図１１において示されるように、この実施の形態１のドハティ型増幅器１０においては最大出力からのオフセットバックオフを大きくとった低出力レベル領域において、増幅器の出力効率が向上している。
また、キャリア増幅器１６をＦ級動作で作動させ、ピーク増幅器１８を逆Ｆ級動作で作動させるドハティ型増幅器１０においては、ドハティネットワーク２６の特性インピーダンスを最適値に設定することが低出力レベルでの効率向上に役立つ。
ドハティネットワーク２６の特性インピーダンスＺdは次式で示される。
Ｚd＝（Ｔ×Ｒ0）／α ・・・・・（１３）
ここで、
Ｔ：ドハティネットワーク２６の出力端での基本波出力電圧Ｖ２に対するドハティネットワーク２６の入力端での基本波入力電圧Ｖ1の比、すなわちＴ＝Ｖ1／Ｖ２である。
α：最大出力時の増幅器１０全体の基本波出力電力を１とした場合のドハティネットワーク２６の出力端における基本波出力電流である。従ってピーク増幅器１８の出力端での基本波出力電流は１−αとなる。
Ｒ0：ドハティ増幅器１０の出力負荷である。
いま、キャリア増幅器１６をＦ級動作で、またピーク増幅器１８を逆Ｆ級動作でそれぞれ作動させるので、
Ｔ＝８／（π^２）・・・・・（１４）
α＝２／（２＋π）・・・・・（１５）
となる。従って最適なドハティネットワーク２６の特性インピーダンスＺdoptは、
Ｚdopt＝４（２＋π）×Ｒ0／（π^２）・・（１６）
となる。

変形例１
図１２はこの発明の一実施の形態に係る高周波電力増幅器の変形例の回路図である。
図１２において示されたドハティ型増幅器８８は、図１および図２に示されたドハティ型増幅器１０において、分配回路２２の第２の分岐をさらに２つに分岐させ、また合成回路の第１の分岐をさらに２つに分けることにより、分配回路２２の第２の分岐と合成回路の第２の分岐との間に配設された位相補償回路２４と一つのピーク増幅器１８とに並列に、分配回路２２の第２の分岐と合成回路の第１の分岐の間にもう一つの位相補償回路２４とピーク増幅器１８とを接続したものである。
このようにピーク増幅器１８を複数個用いることによりピーク増幅器１８の第２ＦＥＴチップ１８ｂのトランジスタサイズを大きくしたのと同様の効果があり低出力レベルにおける増幅器効率を向上させることができる。
なお、実施の形態１に説明したドハティ型増幅器１０においては、キャリア増幅器１６には第１入力高調波反射回路７２と第１出力高調波反射回路７４とを、またピーク増幅器１８には第２入力高調波反射回路８２と第２出力高調波反射回路７４とを、備えた場合について説明したが、第１入力高調波反射回路７２および第２入力高調波反射回路８２を除いた構成においても、増幅器の最大出力からのオフセットバックオフを十分とった低出力レベルの領域において、増幅器の出力効率が向上するという効果を奏する。

以上のように、この実施の形態１の高周波電力増幅器においては、ドハティ型増幅器のキャリア増幅器に第１ＦＥＴチップの出力端子に接続されこの出力端子における出力信号の偶数次高調波負荷を短絡あるいは短絡に近接する低インピーダンスとし、かつこの出力端子における出力信号の奇数次高調波負荷を開放あるいは開放に近接する高インピーダンスとする出力高調波反射回路を設け、ピーク増幅器に第２ＦＥＴチップの出力端子に接続されこの出力端子における出力信号の偶数次高調波負荷を開放あるいは開放に近接する高インピーダンスとし、かつこの出力端子における出力信号の奇数次高調波負荷を短絡あるいは短絡に近接する低インピーダンスとする出力高調波反射回路を設けることにより、ピーク増幅器の出力をキャリア増幅器の出力よりも大きくし、増幅器の最大出力からのオフセットバックオフを十分とった低出力レベルの領域において、増幅器の出力効率を向上させることができるという効果を奏するものである。延いては、移動体通信、衛星通信用などのマイクロ波帯、ミリ波帯の通信機器に用いられるドハティ型の高周波電力増幅器において歪みが少なく品質のよい信号を出力する増幅器を簡単な構成で提供することができる。

実施の形態２．
図１３はこの発明の一実施の形態に係る高周波電力増幅器の平面図である。また図１４はこの発明の一実施の形態に係る高周波電力増幅器の回路図である。
図１３および図１４において、この実施の形態２の一例であるドハティ型増幅器９０が示されている。
ドハティ型増幅器９０の基本構成は実施の形態１のドハティ型増幅器１０と同じであるが、ドハティ型増幅器９０がドハティ型増幅器１０と相違する点は、ドハティ型増幅器１０においてＰＴＦＥ基板１２上に配設されていたドハティネットワーク２６を、ＰＴＦＥ基板１２よりもさらに比誘電率の高い誘電体、例えば比誘電率が３８程度であるチタン酸バリウム（ＢａＴｉＯ3）で形成された誘電体基板９２ａの上に信号周波数の１／４波長の電気長を有するマイクロストリップ線路９２ｂを形成することにより、信号周波数の１／４波長の電気長を保持しながら小型化したドハティネットワーク９２を形成し、パッケージ１４の壁部１４ｂで囲まれた内部の金属基板１４ａ上に配設したものである。
ドハティネットワーク９２に使用される基板材料は、比誘電率が８〜３００程度の材料であるが、比誘電率が大きくなりすぎると信号周波数によってはドハティネットワーク９２の寸法が小さくなりすぎる場合があるので、望ましくは比誘電率が８〜５０程度の材料がよく、例えばＴｉＯや、比誘電率が９．８程度のアルミナなどが使用できる。

なお、ドハティネットワーク９２をパッケージ１４の壁部１４ｂで囲まれた内部に入れたために、ピーク増幅回路１８に隣接する接続線路としてマイクロストリップ線路９４が配設されている。
ドハティネットワーク９２をパッケージ１４の壁部１４ｂで囲まれた内部に封入したために、合成回路２８の形状が少し変化するが、それ以外の構成は実施の形態１のドハティ型増幅器１０と同じである。
一般にドハティネットワークは、信号周波数の波長の１／４の電気長が必要であり、増幅器を使用する信号の周波数が低くなるにつれて波長も長くなり増幅器全体の寸法が大きくなる。
比誘電率εrの基板上に形成されたマイクロストリップ線路を伝播する信号の実効波長λLは、真空中でのマイクロ波の波長をλ0としたときに、次式で示される。
λL＝λ0／（εr）^１／２・・・・・（１７）
このために、ドハティ型増幅器９０においては、回路基板としてのＰＴＦＥ基板１２上に信号周波数の１／４波長のマイクロストリップ線路で形成されたドハティネットワークを形成する代わりに、ＰＴＦＥよりもさらに誘電率の高い誘電体基板上に信号周波数の１／４波長のマイクロストリップ線路を形成することにより、小形のドハティネットワークを形成し、パッケージ１４の壁部１４ｂで囲まれた内部に封入し、ドハティ型増幅器の寸法を小型化したものである。

以上のようにこの実施の形態２の高周波電力増幅器においては、実施の形態１に述べた効果に加えて、パッケージ内部に回路基板よりも比誘電率の高い誘電体基板上に信号周波数の１／４波長のマイクロストリップ線路で形成されたドハティネットワークを配設することにより、幅器全体として小型化されたドハティ型増幅器を提供することができる。
延いては、移動体通信、衛星通信用などのマイクロ波帯、ミリ波帯の通信機器に用いられるドハティ型の高周波電力増幅器において歪みが少なく品質のよい出力信号を出力しかつ小形の増幅器を簡単な構成で提供することができる。

実施の形態３．
図１５はこの発明の一実施の形態に係る高周波電力増幅器の平面図である。また図１６はこの発明の一実施の形態に係る高周波電力増幅器の回路図である。
図１５および図１６において、この実施の形態３の一例であるドハティ型増幅器１００が示されている。
ドハティ型増幅器１００の基本構成は実施の形態１のドハティ型増幅器１０および実施の形態２のドハティ型増幅器９０と同じであるが、ドハティ型増幅器１００がドハティ型増幅器９０と相違する点は、ドハティ型増幅器９０においては誘電体基板９２ａの上に信号周波数の１／４波長の電気長を有するマイクロストリップ線路９２ｂを形成することにより、信号周波数の１／４波長の電気長を保持しながら小型化したドハティネットワーク９２を形成し、パッケージ１４の壁部１４ｂで囲まれた内部の金属基板１４ａ上に配設したものであるが、ドハティ型増幅器１００においては第１の誘電体基板としての誘電体基板９２ａの上に信号周波数の１／４波長の電気長を有するマイクロストリップ線路９２ｂを形成することにより、信号周波数の１／４波長の電気長を保持しながら小型化したドハティネットワーク９２を形成するとともにさらに、ＰＴＦＥ基板１２上に配設された位相補償回路２４に替えて、誘電体基板９２ａと同様の比誘電率が８〜３００程度の材料、望ましくは比誘電率が８〜５０程度の材料の誘電体で形成された第２の誘電体基板としての誘電体基板１０２ａの上に信号周波数の１／４波長の電気長を有するマイクロストリップ線路１０２ｂを形成することにより、信号周波数の１／４波長の電気長を保持しながら小型化した位相補償回路１０２を形成し、パッケージ１４の壁部１４ｂで囲まれた内部の金属基板１４ａ上に配設したものである。

すなわちＰＴＦＥ基板１２よりも高い比誘電率を有する誘電体基板上に形成され小形化されたドハティネットワーク９２と位相補償回路１０２とをパッケージ１４の壁部１４ｂで囲まれた内部の金属基板１４ａ上に配設し、封入することにより、増幅器全体としてさらにドハティ型増幅器の寸法を小形化したものである。
なお、位相補償回路１０２をパッケージ１４の壁部１４ｂで囲まれた内部に入れたために、ピーク増幅回路１８に前置する接続線路としてマイクロストリップ線路１０４が配設されている。
位相補償回路１０２をパッケージ１４の壁部１４ｂで囲まれた内部に封入したために、分配回路２４の形状が少し変化するが、それ以外の構成は実施の形態２のドハティ型増幅器９０と同じである。

変形例２
図１７はこの発明の一実施の形態に係る高周波電力増幅器の変形例の平面図である。図１８はこの発明の一実施の形態に係る高周波電力増幅器の変形例の回路図である。
図１７および図１８において示されたドハティ型増幅器１０８の基本的構成は、ドハティ型増幅器１００と同じであるが、ドハティ型増幅器１００ではドレインバイアス回路５６が第１ＦＥＴチップ１６ｂのドレインと第２ＦＥＴチップ１８ｂのドレインに、それぞれドレインバイアスＶddを供給している。一方ドハティ型増幅器１０８においては、合成回路２８の第１の分岐はＤＣカットの機能を有するチップキャパシタ１１０を介して接続用ランド４８に接続される。ドレインバイアス回路１１２はこの接続用ランド４８に接続され、第１出力整合回路１６ｃを介して第１ＦＥＴチップ１６ｂのドレインにドレインバイアスＶdd2が印加される。
ドレインバイアス回路１１２は一端がチップキャパシタ１１２ａを介して接地端１１２ｂに接続され、他端が接続用ランド４８に接続された線路１１２ｃにより構成され、この線路１１２ｃに接続された信号入力端子１１２ｄにドレインバイアスＶdd2が印加される。

このように構成することにより、ドハティ型増幅器１０８においては、キャリア増幅器１６の第１ＦＥＴチップ１６ｂのドレインにドレインバイアス回路１１２によりドレインバイアスＶdd2を設定することができ、ピーク増幅器１８の第２ＦＥＴチップ１８ｂのドレインにドレインバイアス回路５６によりドレインバイアスＶdd1を設定することができる。従って、ピーク増幅器１８の第２ＦＥＴチップ１８ｂに印加するドレイン電圧をキャリア増幅器１６の第１ＦＥＴチップ１６ｂのドレイン電圧より大きくすることにより、ピーク増幅器１８の出力がキャリア増幅器１６の出力よりも大きくすることが可能となり、低出力レベルでの増幅器効率を高めることができる。
なおこの変形例２は、ドハティ型増幅器１００との比較で説明したが、キャリア増幅器１６の第１ＦＥＴチップ１６ｂのドレインとピーク増幅器１８の第２ＦＥＴチップ１８ｂのドレインにそれぞれ個別のドレインバイアスを設定することについては、実施の形態１および実施の形態２場合においても適用できて、それぞれの実施の形態が奏する効果に加えて、さらにピーク増幅器１８の出力がキャリア増幅器１６の出力よりも大きくすることが可能となり、低出力レベルでの増幅器効率をより高めることができる。

変形例３
図１９はこの発明の一実施の形態に係る高周波電力増幅器の変形例の平面図である。図２０はこの発明の一実施の形態に係る高周波電力増幅器の変形例の回路図である。
図１９および図２０において示されたドハティ型増幅器１１４の基本的構成は、ドハティ型増幅器１０８と同じであるが、ドハティ型増幅器１０８ではドレインバイアス回路５６が合成回路２８の第２の分岐に接続されてピーク増幅器１８の第２ＦＥＴチップ１８ｂのドレインのみにドレインバイアスが印加されているのに対して、ドハティ型増幅器１１４では合成回路２８の第２の分岐がチップキャパシタ１１６を介して接続用ランド５２に接続され、ドレインバイアス回路５６も接続用ランド５２に接続された構成である。この構成でも変形例２と同様の効果を奏する。またこの構成では、パッケージ１４の壁部１４ｂで囲まれた内部に、キャリア増幅器１６、ピーク増幅器１８、ドハティネットワーク９２、位相補償回路１０２が配設されているが、さらにドレインバイアス回路５６、ドレインバイアス回路１１２およびチップキャパシタ１１０、１１６までもパッケージ１４の壁部１４ｂで囲まれた内部に配設して、小形化してもよい。

変形例４
図２１はこの発明の一実施の形態に係る高周波電力増幅器の変形例の回路図である。
図２１のドハティ型増幅器１１８は図１３および図１４において示されたドハティ型増幅器９０に、分配回路２２、位相補償回路２４、キャリア増幅器１６の第１ゲートバイアス回路４４、ピーク増幅器１８の第２ゲートバイアス回路４６も加えてパッケージ１４の壁部１４ｂで囲まれた内部の金属基板１４ａ上に配設する構成で、この構成によりさらに小型化したドハティ型増幅器を得ることができる。

変形例５
図２２はこの発明の一実施の形態に係る高周波電力増幅器の変形例の回路図である。
図２２に示されたドハティ型増幅器１２０は実施の形態１の変形例１を一つにまとめてパッケージ１４の壁部１４ｂで囲まれた内部の金属基板１４ａ上に配設する構成である。
すなわち、パッケージ１４の壁部１４ｂで囲まれた内部の金属基板１４ａ上に、キャリア増幅器１６と第１ゲートバイアス回路４４、および位相補償回路２４とピーク増幅器１８と第２ゲートバイアス回路４６との組合せを２対、配設したものである。これにより、ドハティ型増幅器の小型化を図ることができる。

以上のようにこの実施の形態３の高周波電力増幅器においては、実施の形態１に述べた効果に加えて、パッケージ内部に、回路基板よりも比誘電率の高い誘電体基板上に信号周波数の１／４波長のマイクロストリップ線路で形成されたドハティネットワークと、これに加えてさらに回路基板よりも比誘電率の高い誘電体基板上に信号周波数の１／４波長のマイクロストリップ線路で形成された位相補償回路を配設することにより、ドハティ型増幅器全体として小型化されたものを提供することができる。
延いては、移動体通信、衛星通信用などのマイクロ波帯、ミリ波帯の通信機器に用いられるドハティ型の高周波電力増幅器において歪みが少なく品質のよい出力信号を出力しかつ小形の増幅器を簡単な構成で提供することができる。
なお、実施の形態２および３について、キャリア増幅器がＦ級でピーク増幅器が逆Ｆ級である場合を例に説明したが、必ずしもこのよう増幅器に限定するものではない。
なお、各実施の形態においては、増幅回路のトランジスタとしてＦＥＴを用いて説明したが、このＦＥＴには一般の電界効果型トランジスタ、例えばＭＥＳＦＥＴ、ＨＥＭＴを含むとともに、一般のバイポーラトランジスタ、やＨＢＴでも同様の効果を奏する。バイポーラ型のトランジスタではベース端子を制御端子とし、エミッタ端子を定電位端子とし、コレクタ端子を出力端子として接続すればよい。
なおまた、以上の実施の形態に説明したドハティ型増幅器においては、キャリア増幅器には入力高調波反射回路と出力高調波反射回路とを、またピーク増幅器には入力高調波反射回路と出力高調波反射回路とを、備えた場合について説明したが、入力高調波反射回路および入力高調波反射回路を除いた構成においても、増幅器の最大出力からのオフセットバックオフを十分とった低出力レベルの領域において、増幅器の出力効率が向上するという効果を奏する。

以上のように、この発明に係る高周波電力増幅器は、移動体通信、衛星通信用などのマイクロ波帯やミリ波帯において使用される通信機器などの使用に適している。

この発明の一実施の形態に係る高周波電力増幅器の平面図である。この発明の一実施の形態に係る高周波電力増幅器の回路図である。この実施の形態に係るキャリア増幅器の入力高調波反射回路の一例を示す回路図である。この実施の形態１に係るキャリア増幅器の出力高調波反射回路の一例を示す回路図である。この実施の形態１に係るピーク増幅器の入力高調波反射回路の一例を示す回路図である。この実施の形態１に係るピーク増幅器の出力高調波反射回路の一例を示す回路図である。この実施の形態１に係るキャリア増幅器の入力高調波反射回路の一例を示す回路図である。この実施の形態１に係るキャリア増幅器の出力高調波反射回路の一例を示す回路図である。この実施の形態１に係るピーク増幅器の入力高調波反射回路の一例を示す回路図である。この実施の形態１に係るピーク増幅器の出力高調波反射回路の一例を示す回路図である。この実施の形態１に係る高周波電力増幅器のオフセットバックオフに対する出力効率の計算値を示すグラフである。この発明の一実施の形態に係る高周波電力増幅器の変形例の回路図である。この発明の一実施の形態に係る高周波電力増幅器の平面図である。この発明の一実施の形態に係る高周波電力増幅器の回路図である。この発明の一実施の形態に係る高周波電力増幅器の平面図である。この発明の一実施の形態に係る高周波電力増幅器の回路図である。この発明の一実施の形態に係る高周波電力増幅器の変形例の平面図である。この発明の一実施の形態に係る高周波電力増幅器の変形例の回路図である。この発明の一実施の形態に係る高周波電力増幅器の変形例の平面図である。この発明の一実施の形態に係る高周波電力増幅器の変形例の回路図である。この発明の一実施の形態に係る高周波電力増幅器の変形例の回路図である。この発明の一実施の形態に係る高周波電力増幅器の変形例の回路図である。

符号の説明

２２分配回路、１６ｂ第１ＦＥＴチップ、７４第１出力高調波反射回路、１６キャリア増幅器、２６ドハティネットワーク、２４位相補償回路、１８ｂ第２ＦＥＴチップ、８４第２出力高調波反射回路、１８ピーク増幅器、２８合成回路、７２第１入力高調波反射回路、８２第２入力高調波反射回路、１２ＰＴＦＥ基板、１４パッケージ、９２ａ，１０２ａ誘電体基板。

Claims

入力端とこの入力端から入力された入力信号を第１，第２の入力信号にそれぞれ分配する第１、第２の分岐とを有する分配回路と、
この分配回路の第１の分岐に接続され第１の入力信号が入力される第１の制御端子と第１の定電位端子と第１の出力信号が出力される第１の出力端子とを有する第１のトランジスタとこの第１のトランジスタの第１の出力端子に接続されこの第１の出力端子からみた負荷側のインピーダンスを、第１の出力信号の偶数次高調波に対して短絡あるいは短絡に近接する低インピーダンスとし、かつ上記第１の出力信号の奇数次高調波に対して開放あるいは開放に近接する高インピーダンスとする第１の出力高調波負荷制御回路とを有する第１の増幅回路と、
この第１の増幅回路の上記第１の出力高調波負荷制御回路の出力側に一端が接続され、上記出力高調波負荷制御回路を介して伝播される第１の出力信号の波長の１／４の電気長を有する第１のインピーダンス変換回路と、
上記第２の分岐に一端が接続されるとともに、上記第１のインピーダンス変換回路によって付加される位相差を相殺する位相差を上記第２の分岐からの第２の入力信号に付与する第２のインピーダンス変換回路と、
この第２のインピーダンス変換回路の出力側に接続され第２の入力信号が入力される第２の制御端子と第２の定電位端子と第２の出力信号が出力される第２の出力端子とを有する第２のトランジスタとこの第２のトランジスタの第２の出力端子に接続されこの第２の出力端子からみた負荷側のインピーダンスを、第２の出力信号の偶数次高調波に対して開放あるいは開放に近接する高インピーダンスとし、かつ上記第２の出力信号の奇数次高調波に対して短絡あるいは短絡に近接する低インピーダンスとする第２の出力高調波負荷制御回路とを有する第２の増幅回路と、
第３の分岐、第４の分岐、および出力端を有するとともに、第３の分岐が上記第１のインピーダンス変換回路の出力側に接続され、第４の分岐が上記第２の出力高調波負荷制御回路の出力側に接続され、出力端から第３の出力信号が出力される合成回路と、を備えた高周波電力増幅器。
分岐回路の第１の分岐と第１のトランジスタの第１の制御端子との間に接続され第１のトランジスタの第１の制御端子からみた入力側のインピーダンスを、第１の入力信号の偶数次高調波に対して短絡あるいは短絡に近接する低インピーダンスとする第１の入力高調波負荷制御回路、および第２のインピーダンス変換回路の出力側と第２のトランジスタの第２の制御端子との間に接続され第２のトランジスタの第２の制御端子からみた入力側のインピーダンスを、第２の入力信号の偶数次高調波に対して開放あるいは開放に近接する高インピーダンスとする第２の入力高調波負荷制御回路を、さらに備えたことを特徴とする請求項１記載の高周波電力増幅器。
誘電体の回路基板と、
この回路基板上に配設され、入力端とこの入力端から入力された入力信号を第１，第２の入力信号にそれぞれ分配する第１、第２の分岐とを有する分配回路と、
上記回路基板上に配設され、金属基板とこの金属基板上に配設され金属基板の所定の領域を取り囲む壁部とこの壁部に取り囲まれた内部と外部とを接続する複数の接続端子と壁部の内部を封止する蓋部材とを有するパッケージと、
このパッケージの上記壁部に取り囲まれた内部の金属基板上に配設され、第１の上記接続端子を介して上記分配回路の第１の分岐に接続され第１の入力信号が入力される第１の制御端子と第１の定電位端子と第１の出力信号が出力される第１の出力端子とを有する第１のトランジスタとこの第１のトランジスタの第１の出力端子に接続されこの第１の出力端子からみた負荷側のインピーダンスを、第１の出力信号の偶数次高調波に対して短絡あるいは短絡に近接する低インピーダンスとし、かつ上記第１の出力信号の奇数次高調波に対して開放あるいは開放に近接する高インピーダンスとする第１の出力高調波負荷制御回路とを有する第１の増幅回路と、
上記回路基板上に配設され、第２の上記接続端子を介して上記第１の出力高調波負荷制御回路の出力側に一端が接続され、上記出力高調波負荷制御回路を介して伝播される第１の出力信号の波長の１／４の電気長を有する第１のインピーダンス変換回路と、
上記回路基板上に配設され、上記第２の分岐に一端が接続されるとともに、上記第１のインピーダンス変換回路によって付加される位相差を相殺する位相差を上記第２の分岐からの第２の入力信号に付与する第２のインピーダンス変換回路と、
上記パッケージの上記壁部に取り囲まれた内部の金属基板上に配設され、第３の上記接続端子を介して上記第２のインピーダンス変換回路の出力側に接続され第２の入力信号が入力される第２の制御端子と第２の定電位端子と第２の出力信号が出力される第２の出力端子とを有する第２のトランジスタとこの第２のトランジスタの第２の出力端子に接続されこの第２の出力端子からみた負荷側のインピーダンスを、第２の出力信号の偶数次高調波に対して開放あるいは開放に近接する高インピーダンスとし、かつ上記第２の出力信号の奇数次高調波に対して短絡あるいは短絡に近接する低インピーダンスとする第２の出力高調波負荷制御回路とを有する第２の増幅回路と、
上記回路基板上に配設され、第３の分岐、第４の分岐、および出力端を有するとともに、第３の分岐が上記第１のインピーダンス変換回路の出力側に接続され、第４の分岐が第４の上記接続端子を介して上記第２の出力高調波負荷制御回路の出力側に接続され、出力端から第３の出力信号が出力される合成回路と、を備えた高周波電力増幅器。
誘電体の回路基板と、
この回路基板上に配設された、入力端とこの入力端から入力された入力信号を第１，第２の入力信号にそれぞれ分配する第１、第２の分岐とを有する分配回路と、
上記回路基板上に配設された、金属基板とこの金属基板上に配設され金属基板の所定の領域を取り囲む壁部とこの壁部に取り囲まれた内部と外部とを接続する複数の接続端子と壁部の内部を封止する蓋部材とを有するパッケージと、
このパッケージの上記壁部に取り囲まれた内部の金属基板上に配設され、第１の上記接続端子を介して上記分配回路の第１の分岐に接続され第１の入力信号が入力される第１の制御端子と第１の定電位端子と第１の出力信号が出力される第１の出力端子とを有する第１のトランジスタとこの第１のトランジスタの第１の出力端子に接続されこの第１の出力端子からみた負荷側のインピーダンスを、第１の出力信号の偶数次高調波に対して短絡あるいは短絡に近接する低インピーダンスとし、かつ上記第１の出力信号の奇数次高調波に対して開放あるいは開放に近接する高インピーダンスとする第１の出力高調波負荷制御回路とを有する第１の増幅回路と、
上記回路基板よりも比誘電率が大きい誘電体基板とこの誘電体基板上に配設され上記出力高調波負荷制御回路を介して伝播される第１の出力信号の波長の１／４の電気長を有する線路とを有するとともに上記パッケージの上記壁部に取り囲まれた内部の金属基板上に上記誘電体基板を介して配設され上記第１の出力高調波負荷制御回路の出力側に一端が接続された第１のインピーダンス変換回路と、
上記回路基板上に配設され上記第２の分岐に一端が接続されるとともに、上記第１のインピーダンス変換回路によって付加される位相差を相殺する位相差を第２の分岐からの第２の入力信号に付与する第２のインピーダンス変換回路と、
上記パッケージの上記壁部に取り囲まれた内部の金属基板上に配設され、第２の上記接続端子を介して上記第２のインピーダンス変換回路の出力側に接続され第２の入力信号が入力される第２の制御端子と第２の定電位端子と第２の出力信号が出力される第２の出力端子とを有する第２のトランジスタとこの第２のトランジスタの第２の出力端子に接続されこの第２の出力端子からみた負荷側のインピーダンスを、第２の出力信号の偶数次高調波に対して開放あるいは開放に近接する高インピーダンスとし、かつ上記第２の出力信号の奇数次高調波に対して短絡あるいは短絡に近接する低インピーダンスとする第２の出力高調波負荷制御回路とを有する第２の増幅回路と、
上記回路基板上に配設され、第３の分岐、第４の分岐、および出力端を有するとともに、第３の分岐が第３の上記接続端子を介して上記第１のインピーダンス変換回路の出力側に接続され、第４の分岐が第４の上記接続端子を介して上記第２の出力高調波負荷制御回路の出力側に接続され、出力端から第３の出力信号が出力される合成回路と、を備えた高周波電力増幅器。
誘電体の回路基板と、
この回路基板上に配設された、入力端とこの入力端から入力された入力信号を第１，第２の入力信号にそれぞれ分配する第１、第２の分岐とを有する分配回路と、
上記回路基板上に配設された、金属基板とこの金属基板上に配設され金属基板の所定の領域を取り囲む壁部とこの壁部に取り囲まれた内部と外部とを接続する複数の接続端子と壁部の内部を封止する蓋部材とを有するパッケージと、
このパッケージの上記壁部に取り囲まれた内部の金属基板上に配設され、第１の上記接続端子を介して上記分配回路の第１の分岐に接続され第１の入力信号が入力される第１の制御端子と第１の定電位端子と第１の出力信号が出力される第１の出力端子とを有する第１のトランジスタとこの第１のトランジスタの第１の出力端子に接続されこの第１の出力端子からみた負荷側のインピーダンスを、第１の出力信号の偶数次高調波に対して短絡あるいは短絡に近接する低インピーダンスとし、かつ上記第１の出力信号の奇数次高調波に対して開放あるいは開放に近接する高インピーダンスとする第１の出力高調波負荷制御回路とを有する第１の増幅回路と、
上記回路基板よりも比誘電率が大きい第１の誘電体基板とこの第１の誘電体基板上に配設され上記出力高調波負荷制御回路を介して伝播される第１の出力信号の波長の１／４の電気長を有する線路とを有するとともに上記パッケージの上記壁部に取り囲まれた内部の金属基板上に上記第１の誘電体基板を介して配設され上記第１の増幅回路の上記第１の出力高調波負荷制御回路の出力側に一端が接続された第１のインピーダンス変換回路と、
回路基板よりも比誘電率が大きい第２の誘電体基板とこの第２の誘電体基板上に配設され上記第１のインピーダンス変換回路によって付加される位相差を相殺する位相差を第２の分岐からの第２の入力信号に付与する電気長を有する線路とを有するとともに上記パッケージの上記壁部に取り囲まれた内部の金属基板上に上記第２の誘電体基板を介して配設され第２の上記接続端子を介して上記第２の分岐に一端が接続された第２のインピーダンス変換回路と、
上記パッケージの上記壁部に取り囲まれた内部の金属基板上に配設され、上記第２のインピーダンス変換回路の出力側に接続され第２の入力信号が入力される第２の制御端子と第２の定電位端子と第２の出力信号が出力される第２の出力端子とを有する第２のトランジスタとこの第２のトランジスタの第２の出力端子に接続されこの第２の出力端子からみた負荷側のインピーダンスを、第２の出力信号の偶数次高調波に対して開放あるいは開放に近接する高インピーダンスとし、かつ上記第２の出力信号の奇数次高調波に対して短絡あるいは短絡に近接する低インピーダンスとする第２の出力高調波負荷制御回路とを有する第２の増幅回路と、
上記回路基板上に配設され、第３の分岐、第４の分岐、および出力端を有するとともに、第３の分岐が第３の上記接続端子を介して上記第１のインピーダンス変換回路の出力側に接続され、第４の分岐が第４の上記接続端子を介して上記第２の出力高調波負荷制御回路の出力側に接続され、出力端から第３の出力信号が出力される合成回路と、を備えた高周波電力増幅器。
パッケージの上記壁部に取り囲まれた内部の金属基板上にそれぞれ配設され、分岐回路の第１の分岐と第１のトランジスタの第１の制御端子との間に接続され第１のトランジスタの第１の制御端子からみた入力側のインピーダンスを、第１の入力信号の偶数次高調波に対して短絡あるいは短絡に近接する低インピーダンスとする第１の入力高調波負荷制御回路、および第２のインピーダンス変換回路の出力側と第２のトランジスタの第２の制御端子との間に接続され第２のトランジスタの第２の制御端子からみた入力側のインピーダンスを、第２の入力信号の偶数次高調波に対して開放あるいは開放に近接する高インピーダンスとする第２の入力高調波負荷制御回路を、さらに備えたことを特徴とする請求項３ないし５のいずれか１項に記載の高周波電力増幅器。
第１のインピーダンス変換回路の出力側における第１の出力信号の基本波電圧Ｖ2に対する第１のインピーダンス変換回路の入力側における第１の出力信号の基本波電圧Ｖ1の比をＴ、最大出力時の合成回路の出力端における基本波電力を１、第１のインピーダンス変換回路の出力側における第１の出力信号の基本波電流をα、合成回路の出力端における出力側負荷をＲ0とした場合に、第１のインピーダンス変換回路の特性インピーダンスＺdを、Ｚd＝（Ｔ×Ｒ0）／αと設定したことを特徴とする請求項１ないし６のいずれか１項に記載の高周波電力増幅器。