JP2000340739A - 内部整合型出力ｆｅｔ - Google Patents
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- H01L2924/30111—Impedance matching
Abstract
(57)【要約】
【課題】高周波特性を劣化させることなく、不安定な動
作を起こす周波数でも安定した特性が得られる内部整合
型高出力ＦＥＴを提供する。 【解決手段】パッケージ内に配置される高誘電率基板
と、前記高誘電率基板上に形成される整合用チップキャ
パシタおよび電界効果トランジスタと、前記入力端子と
前記整合用チップキャパシタとを接続する第１の接続体
と、前記整合用チップキャパシタと前記電界効果トラン
ジスタとを接続する第２の接続体とを備え、第１および
第２の接続体と整合用チップキャパシタとでローパスフ
ィルタを構成し、前記整合用チップキャパシタはパター
ンが分割された表面電極を有する分割キャパシタからな
り、前記表面電極は前記高誘電率基板上に形成された抵
抗体に接続される。
作を起こす周波数でも安定した特性が得られる内部整合
型高出力ＦＥＴを提供する。 【解決手段】パッケージ内に配置される高誘電率基板
と、前記高誘電率基板上に形成される整合用チップキャ
パシタおよび電界効果トランジスタと、前記入力端子と
前記整合用チップキャパシタとを接続する第１の接続体
と、前記整合用チップキャパシタと前記電界効果トラン
ジスタとを接続する第２の接続体とを備え、第１および
第２の接続体と整合用チップキャパシタとでローパスフ
ィルタを構成し、前記整合用チップキャパシタはパター
ンが分割された表面電極を有する分割キャパシタからな
り、前記表面電極は前記高誘電率基板上に形成された抵
抗体に接続される。
Description
【０００１】
【発明の属する技術分野】本願発明は、内部整合型出力
ＦＥＴに係り、特に、ボンディングワイヤーとチップキ
ャパシタから成るＬＣローパスフィルター型整合回路を
有する内部整合型出力ＦＥＴに関する。
ＦＥＴに係り、特に、ボンディングワイヤーとチップキ
ャパシタから成るＬＣローパスフィルター型整合回路を
有する内部整合型出力ＦＥＴに関する。
【０００２】
【従来の技術】近年、マイクロ波用の電界効果トランジ
スタ（以下、ＦＥＴと称す）、特に砒化ガリウム（Ｇａ
Ａｓ）ＦＥＴは、高周波化・高出力化がより一層進みマ
イクロ波通信機器に広く使用されるようになってきてい
る。
スタ（以下、ＦＥＴと称す）、特に砒化ガリウム（Ｇａ
Ａｓ）ＦＥＴは、高周波化・高出力化がより一層進みマ
イクロ波通信機器に広く使用されるようになってきてい
る。
【０００３】従来、高周波、高出力用ＦＥＴは高周波特
性を損なわずに高出力化を達成するためにパッケージ内
に複数の多フィンガー構成されたＦＥＴチップとともに
外部回路とのインピーダンス整合をとるための整合回路
を内蔵する内部整合型ＦＥＴが主流となっている。
性を損なわずに高出力化を達成するためにパッケージ内
に複数の多フィンガー構成されたＦＥＴチップとともに
外部回路とのインピーダンス整合をとるための整合回路
を内蔵する内部整合型ＦＥＴが主流となっている。
【０００４】ところで、一般に動作周波数で高い利得が
得られるように整合をとったＦＥＴの動作周波数帯域で
の安定係数（Ｋ値）は、１より低い。そのため、負荷の
条件やバイアスポイントの条件によっては帯域内で不要
発振を起こすことがある。
得られるように整合をとったＦＥＴの動作周波数帯域で
の安定係数（Ｋ値）は、１より低い。そのため、負荷の
条件やバイアスポイントの条件によっては帯域内で不要
発振を起こすことがある。
【０００５】このような内部整合型ＦＥＴは、例えば、
特開平７−７４５５７号公報に開示されている。
特開平７−７４５５７号公報に開示されている。
【０００６】図６は、従来の内部整合型ＦＥＴの構成を
示す図である。図６を参照すると、従来の内部整合型Ｆ
ＥＴは、金属製のパッケージ１を備え、パッケージ１の
中央に並列に配置された２個のＧａＡｓ ＦＥＴチップ
２（以下ＦＥＴチップと称す）を備える。
示す図である。図６を参照すると、従来の内部整合型Ｆ
ＥＴは、金属製のパッケージ１を備え、パッケージ１の
中央に並列に配置された２個のＧａＡｓ ＦＥＴチップ
２（以下ＦＥＴチップと称す）を備える。
【０００７】そして、ＦＥＴチップ２のゲート電極は、
入力側外部回路とのインピーダンス整合をとる入力整合
回路に、ボンディングワイヤー（Ｌ１，Ｌ２，Ｌ３）に
より接続される。入力整合回路は、ボンディングワイヤ
ーＬ１，Ｌ２，Ｌ３によるインダクタンスと高誘電率基
板上に電極形成されたチップキャパシタＣ１によるキャ
パシタンスや同高誘電率基板上に形成された抵抗用金属
膜Ｒｓによる抵抗とから構成される。
入力側外部回路とのインピーダンス整合をとる入力整合
回路に、ボンディングワイヤー（Ｌ１，Ｌ２，Ｌ３）に
より接続される。入力整合回路は、ボンディングワイヤ
ーＬ１，Ｌ２，Ｌ３によるインダクタンスと高誘電率基
板上に電極形成されたチップキャパシタＣ１によるキャ
パシタンスや同高誘電率基板上に形成された抵抗用金属
膜Ｒｓによる抵抗とから構成される。
【０００８】また、ＦＥＴチップ２のドレイン電極は、
出力側外部回路とインピーダンス整合をとる出力整合回
路に、ボンディングワイヤー（Ｌ４，Ｌ５）により接続
される。
出力側外部回路とインピーダンス整合をとる出力整合回
路に、ボンディングワイヤー（Ｌ４，Ｌ５）により接続
される。
【０００９】出力整合回路は、高誘電率基板上に金属線
路が形成された分布定数回路５で構成される。ＦＥＴチ
ップ２、入力整合回路及び出力整合回路が搭載されたパ
ッケージ１は金属蓋（図示せず）で気密封止される。こ
こで、ＦＥＴチップ２のゲート電極は高誘電率基板上に
形成された抵抗用金属膜にボンディングワイヤーにより
直接に接続され、さらに抵抗用金属膜は同高誘電率基板
上に形成されたキャパシタ用電極に接続される。
路が形成された分布定数回路５で構成される。ＦＥＴチ
ップ２、入力整合回路及び出力整合回路が搭載されたパ
ッケージ１は金属蓋（図示せず）で気密封止される。こ
こで、ＦＥＴチップ２のゲート電極は高誘電率基板上に
形成された抵抗用金属膜にボンディングワイヤーにより
直接に接続され、さらに抵抗用金属膜は同高誘電率基板
上に形成されたキャパシタ用電極に接続される。
【００１０】従来構成の入力整合回路部分の等価回路を
示す図７を参照すると、抵抗用金属膜による抵抗Ｒｓを
ＦＥＴのゲート直近に直列に接続することにより、ＦＥ
Ｔチップ自体の電力利得を低減し、動作周波数帯域を含
む広い周波数範囲で安定に動作する内部整合型ＦＥＴを
構成できる。
示す図７を参照すると、抵抗用金属膜による抵抗Ｒｓを
ＦＥＴのゲート直近に直列に接続することにより、ＦＥ
Ｔチップ自体の電力利得を低減し、動作周波数帯域を含
む広い周波数範囲で安定に動作する内部整合型ＦＥＴを
構成できる。
【００１１】
【発明が解決しようとする課題】しかしながら、出力Ｆ
ＥＴでは大きな出力を得るために総ゲート幅の大きなＦ
ＥＴを使用している。そのため、ＦＥＴ自体の入力イン
ピーダンスが非常に小さくなる。
ＥＴでは大きな出力を得るために総ゲート幅の大きなＦ
ＥＴを使用している。そのため、ＦＥＴ自体の入力イン
ピーダンスが非常に小さくなる。
【００１２】例えば、出力６０Ｗ級に相当する総ゲート
幅１６０ｍｍのＦＥＴの入力インピーダンスは０．１Ω
程度になる。このような高出力ＦＥＴの安定化のため
に、従来構成の適用を検討してみる。
幅１６０ｍｍのＦＥＴの入力インピーダンスは０．１Ω
程度になる。このような高出力ＦＥＴの安定化のため
に、従来構成の適用を検討してみる。
【００１３】図８に示すように、２ＧＨｚにおけるＦＥ
Ｔの入力インピーダンスＲ１（０．１Ω）は、入力整合
回路のボンディングのインダクタンスＬ１（０．０６ｎ
ＨとキャパシタのキャパシタンＣ１（１１０．６ｐＦ）
により、入力インピーダンスＲ２（５Ω）に変換でき
る。
Ｔの入力インピーダンスＲ１（０．１Ω）は、入力整合
回路のボンディングのインダクタンスＬ１（０．０６ｎ
ＨとキャパシタのキャパシタンＣ１（１１０．６ｐＦ）
により、入力インピーダンスＲ２（５Ω）に変換でき
る。
【００１４】この入力インピーダンスＲ２（５Ω）は、
さらに外部回路で信号源のインピーダンス５０Ωに変換
するとする。このとき、従来のように、ＦＥＴの安定化
のために、抵抗ＲｓをＦＥＴのゲートに対し直列にイン
ダクタンスＬ１を介してキャパシタンスＣ１と接続した
場合の従来例における入力整合回路の挿入損失の直列抵
抗Ｒｓ依存性について計算した結果を図９に示す。
さらに外部回路で信号源のインピーダンス５０Ωに変換
するとする。このとき、従来のように、ＦＥＴの安定化
のために、抵抗ＲｓをＦＥＴのゲートに対し直列にイン
ダクタンスＬ１を介してキャパシタンスＣ１と接続した
場合の従来例における入力整合回路の挿入損失の直列抵
抗Ｒｓ依存性について計算した結果を図９に示す。
【００１５】整合回路の挿入損失は、直列抵抗Ｒｓの値
がＦＥＴの入力インピーダンス（＝０．１Ω）相当以上
になると極端に大きくなることがわかる。
がＦＥＴの入力インピーダンス（＝０．１Ω）相当以上
になると極端に大きくなることがわかる。
【００１６】以上のように、従来例では、ゲート幅が相
当大きな高出力ＦＥＴにおいて安定化のために極端に小
さな抵抗値を精度よく制御することが必要になる。抵抗
値がわずかでも大きくなった場合は、過剰な安定化によ
りＦＥＴの高利得特性を著しく損ねてしまう結果とな
る。
当大きな高出力ＦＥＴにおいて安定化のために極端に小
さな抵抗値を精度よく制御することが必要になる。抵抗
値がわずかでも大きくなった場合は、過剰な安定化によ
りＦＥＴの高利得特性を著しく損ねてしまう結果とな
る。
【００１７】本発明は上記した問題点を解決するもの
で、大きなゲート幅を有する高出力ＦＥＴにおいて、著
しく高周波特性を劣化させることなく、不安定な動作を
起こす周波数でも安定した特性が得られる内部整合型高
出力ＦＥＴを提供することにある。
で、大きなゲート幅を有する高出力ＦＥＴにおいて、著
しく高周波特性を劣化させることなく、不安定な動作を
起こす周波数でも安定した特性が得られる内部整合型高
出力ＦＥＴを提供することにある。
【００１８】
【課題を解決するための手段】本発明の内部整合型出力
ＦＥＴは、入力端子および出力端子を具備するパッケー
ジと、前記パッケージ内に配置される高誘電率基板と、
前記高誘電率基板上に形成される整合用チップキャパシ
タおよび電界効果トランジスタと、前記入力端子と前記
整合用チップキャパシタとを接続する第１の接続体と、
前記整合用チップキャパシタと前記電界効果トランジス
タとを接続する第２の接続体とを備える内部整合型出力
ＦＥＴにおいて、前記第１および前記第２の接続体と前
記整合用チップキャパシタとでローパスフィルタを構成
し、前記整合用チップキャパシタはパターンが分割され
た表面電極を有する分割キャパシタからなり、前記表面
電極は前記高誘電率基板上に形成された抵抗体に接続さ
れる構成である。
ＦＥＴは、入力端子および出力端子を具備するパッケー
ジと、前記パッケージ内に配置される高誘電率基板と、
前記高誘電率基板上に形成される整合用チップキャパシ
タおよび電界効果トランジスタと、前記入力端子と前記
整合用チップキャパシタとを接続する第１の接続体と、
前記整合用チップキャパシタと前記電界効果トランジス
タとを接続する第２の接続体とを備える内部整合型出力
ＦＥＴにおいて、前記第１および前記第２の接続体と前
記整合用チップキャパシタとでローパスフィルタを構成
し、前記整合用チップキャパシタはパターンが分割され
た表面電極を有する分割キャパシタからなり、前記表面
電極は前記高誘電率基板上に形成された抵抗体に接続さ
れる構成である。
【００１９】また、本発明の内部整合型出力ＦＥＴの前
記表面電極と前記抵抗体は、前記高誘電率基板上で交互
に配置され、前記第１および前記第２の接続体と前記分
割キャパシタとで前記整合用チップキャパシタに対し並
列接続されるＲＣ直列回路を形成する構成とすることも
できる。
記表面電極と前記抵抗体は、前記高誘電率基板上で交互
に配置され、前記第１および前記第２の接続体と前記分
割キャパシタとで前記整合用チップキャパシタに対し並
列接続されるＲＣ直列回路を形成する構成とすることも
できる。
【００２０】さらに、本発明の内部整合型出力ＦＥＴの
前記第１および前記第２の接続体は、ボンディングワイ
ヤーである構成とすることもできる。
前記第１および前記第２の接続体は、ボンディングワイ
ヤーである構成とすることもできる。
【００２１】さらにまた、本発明の内部整合型出力ＦＥ
Ｔの前記電界効果トランジスタは、マイクロ波用電界効
果トランジスタとすることもでき、砒化ガリウムＦＥＴ
とすることもできる。またさらに、本発明の内部整合型
出力ＦＥＴの前記高誘電率基板はチタン酸バリウム基板
である構成とすることもでき、前記抵抗体はチッ化タン
タルからなる抵抗体とすることもできる。
Ｔの前記電界効果トランジスタは、マイクロ波用電界効
果トランジスタとすることもでき、砒化ガリウムＦＥＴ
とすることもできる。またさらに、本発明の内部整合型
出力ＦＥＴの前記高誘電率基板はチタン酸バリウム基板
である構成とすることもでき、前記抵抗体はチッ化タン
タルからなる抵抗体とすることもできる。
【００２２】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２３】本発明の第１の実施の形態の内部整合型出
力ＦＥＴの実装構造を模式的に示す図を、図１に示す。
力ＦＥＴの実装構造を模式的に示す図を、図１に示す。
【００２４】図１を参照すると、本発明の第１の実施の
形態の内部整合型出力ＦＥＴ１００は、金属製のパッケ
ージ１を備え、パッケージ１の中央に並列に配置される
２個のＧａＡｓ ＦＥＴチップ２を備える。そして、Ｆ
ＥＴチップ２のゲート電極は、ボンディングワイヤー
（Ｌ１，Ｌ２）とチタン酸バリウム基板上に電極形成さ
れたチップキャパシタ（Ｃ１，Ｃｓ）からなるＬＣ１段
のローパスフィルター型の入力整合回路に接続される。
形態の内部整合型出力ＦＥＴ１００は、金属製のパッケ
ージ１を備え、パッケージ１の中央に並列に配置される
２個のＧａＡｓ ＦＥＴチップ２を備える。そして、Ｆ
ＥＴチップ２のゲート電極は、ボンディングワイヤー
（Ｌ１，Ｌ２）とチタン酸バリウム基板上に電極形成さ
れたチップキャパシタ（Ｃ１，Ｃｓ）からなるＬＣ１段
のローパスフィルター型の入力整合回路に接続される。
【００２５】さらに、チタン酸バリウム基板上の整合用
チップキャパシタは、パターン分割され、分割されたチ
ップキャパシタＣ１およびチップキャパシタＣｓは、同
一基板上でチッ化タンタル（Ｔａ2 Ｎ）などの金属抵抗
体Ｒｓで接続されている。
チップキャパシタは、パターン分割され、分割されたチ
ップキャパシタＣ１およびチップキャパシタＣｓは、同
一基板上でチッ化タンタル（Ｔａ2 Ｎ）などの金属抵抗
体Ｒｓで接続されている。
【００２６】分割されたチップキャパシタＣｓとそれを
接続する抵抗体Ｒｓにより、整合用キャパシタＣ１に並
列に接続されるＲＣ直列回路を構成している。
接続する抵抗体Ｒｓにより、整合用キャパシタＣ１に並
列に接続されるＲＣ直列回路を構成している。
【００２７】また、ＦＥＴチップ２のドレイン電極は、
アルミナ基板上に金属線路が形成された分布定数回路５
で構成される出力整合回路にボンディングワイヤーＬ４
により接続される。
アルミナ基板上に金属線路が形成された分布定数回路５
で構成される出力整合回路にボンディングワイヤーＬ４
により接続される。
【００２８】ＦＥＴチップ２、入力整合回路及び出力整
合回路が搭載されたパッケージは金属蓋（図示せず）で
気密封止される。
合回路が搭載されたパッケージは金属蓋（図示せず）で
気密封止される。
【００２９】図２は、本発明の第１の実施の形態の等価
回路を示す回路図である。
回路を示す回路図である。
【００３０】本発明の第１の実施の形態の内部整合型出
力ＦＥＴ１００は、ソース接地されたＦＥＴ２を備え、
そのゲート端子にはインダクタンスＬ１とキャパシタン
スＣ１からなるＬＣ１段のローパスフィルター型の入力
整合回路が接続され、さらに整合用キャパシタＣ１に並
列に抵抗ＲｓとキャパシタンスＣｓのＲＣ直列回路が接
続される。
力ＦＥＴ１００は、ソース接地されたＦＥＴ２を備え、
そのゲート端子にはインダクタンスＬ１とキャパシタン
スＣ１からなるＬＣ１段のローパスフィルター型の入力
整合回路が接続され、さらに整合用キャパシタＣ１に並
列に抵抗ＲｓとキャパシタンスＣｓのＲＣ直列回路が接
続される。
【００３１】また、ドレイン端子には、分布定数回路５
で構成される出力整合回路が接続される。
で構成される出力整合回路が接続される。
【００３２】ここで、例えば、出力６０Ｗ級に相当する
総ゲート幅１６０ｍｍのＦＥＴの入力インピーダンス
（０．１Ω）を、図２に示すＬＣ１段のローパスフィル
ター型整合回路により２ＧＨｚで５Ωに変換する場合を
考える。
総ゲート幅１６０ｍｍのＦＥＴの入力インピーダンス
（０．１Ω）を、図２に示すＬＣ１段のローパスフィル
ター型整合回路により２ＧＨｚで５Ωに変換する場合を
考える。
【００３３】この５Ωは、さらに外部回路で信号源のイ
ンピーダンス５０Ωに変換される。このとき、ＬＣ回路
のインダクタンスＬ１およびキャパシタンスＣ１は、そ
れぞれ０．０６ｎＨと１１０．６ｐＦとなる。
ンピーダンス５０Ωに変換される。このとき、ＬＣ回路
のインダクタンスＬ１およびキャパシタンスＣ１は、そ
れぞれ０．０６ｎＨと１１０．６ｐＦとなる。
【００３４】さらに、このＬＣ回路のキャパシタンスに
並列に接続されるＲＣ直列回路において、キャパシタン
スＣｓを１０ｐＦとして、抵抗Ｒｓについて入力整合回
路の挿入損失の変化を計算した結果を図３に示す。
並列に接続されるＲＣ直列回路において、キャパシタン
スＣｓを１０ｐＦとして、抵抗Ｒｓについて入力整合回
路の挿入損失の変化を計算した結果を図３に示す。
【００３５】整合回路の挿入損失は、ＲＣ直列回路の抵
抗Ｒｓの値が１０Ω以上の比較的大きな値でも、比較的
小さく済む。これは、キャパシタンスＣ１の容量値がキ
ャパシタンスＣｓの容量値より大であれば、抵抗Ｒｓが
比較的大きな値であってもキャパシタンスＣｓがインピ
ーダンスを補償するからである。
抗Ｒｓの値が１０Ω以上の比較的大きな値でも、比較的
小さく済む。これは、キャパシタンスＣ１の容量値がキ
ャパシタンスＣｓの容量値より大であれば、抵抗Ｒｓが
比較的大きな値であってもキャパシタンスＣｓがインピ
ーダンスを補償するからである。
【００３６】これにより、出力ＦＥＴの高周波特性を著
しく劣化させることなく、動作周波数帯域での安定性を
向上させることができる。また、分割したキャパシタの
パタ−ンを、抵抗体をまたいでボンディングで接続した
り、あらかじめパタ−ン同士を接続しておいてから切断
することによりＦＥＴチップに接続される抵抗値が調整
できる。これにより、利得を低減する大きさを容易に調
整できる。
しく劣化させることなく、動作周波数帯域での安定性を
向上させることができる。また、分割したキャパシタの
パタ−ンを、抵抗体をまたいでボンディングで接続した
り、あらかじめパタ−ン同士を接続しておいてから切断
することによりＦＥＴチップに接続される抵抗値が調整
できる。これにより、利得を低減する大きさを容易に調
整できる。
【００３７】なお、本発明の第１の実施の形態の内部整
合型出力ＦＥＴを説明する際に、接続体は、ボンディン
グワイヤーとしたが、これに限定されるものではなく、
また、高誘電率基板もチタン酸バリウム基板に限定され
るものでない。
合型出力ＦＥＴを説明する際に、接続体は、ボンディン
グワイヤーとしたが、これに限定されるものではなく、
また、高誘電率基板もチタン酸バリウム基板に限定され
るものでない。
【００３８】次に、本発明の第２の実施の形態の内部整
合型出力ＦＥＴの実装構造を模式的に示す図を、図４に
示す。
合型出力ＦＥＴの実装構造を模式的に示す図を、図４に
示す。
【００３９】図４を参照すると、本発明の第２の実施の
形態の内部整合型出力ＦＥＴ２００は、金属製のパッケ
ージ１を備え、パッケージ１の中央に並列に配置される
２個のＧａＡｓ ＦＥＴチップ６，７を備える。
形態の内部整合型出力ＦＥＴ２００は、金属製のパッケ
ージ１を備え、パッケージ１の中央に並列に配置される
２個のＧａＡｓ ＦＥＴチップ６，７を備える。
【００４０】そして、ＦＥＴチップのゲート電極は、ボ
ンディングワイヤー（Ｌ１，Ｌ２，Ｌ３）とチタン酸バ
リウム基板上に電極形成されたチップキャパシタ（Ｃ
１，Ｃｓ）からなるＬＣ１段のローパスフィルター型の
入力整合回路に接続される。
ンディングワイヤー（Ｌ１，Ｌ２，Ｌ３）とチタン酸バ
リウム基板上に電極形成されたチップキャパシタ（Ｃ
１，Ｃｓ）からなるＬＣ１段のローパスフィルター型の
入力整合回路に接続される。
【００４１】さらに、チタン酸バリウム基板上の整合用
チップキャパシタは、パターン分割され、分割されたチ
ップキャパシタＣ１とチップキャパシタＣｓは、同一基
板上でチッ化タンタル（Ｔａ2 Ｎ）などの金属抵抗体Ｒ
ｓで接続されている。
チップキャパシタは、パターン分割され、分割されたチ
ップキャパシタＣ１とチップキャパシタＣｓは、同一基
板上でチッ化タンタル（Ｔａ2 Ｎ）などの金属抵抗体Ｒ
ｓで接続されている。
【００４２】チップキャパシタＣｓの電極パターンと抵
抗体Ｒｓは交互に配置され、ゲート電極からの整合用ボ
ンディングワイヤーＬ１はチップキャパシタＣｓの電極
パターンに対し、１つ乃至２つ以上のパターンをとばし
て、チップキャパシタＣ１の電極パターンと接続され
る。とばしたチップキャパシタＣｓの電極パターンと抵
抗体Ｒｓは、整合用キャパシタＣ１に対し並列接続され
るＲＣ直列回路を構成している。
抗体Ｒｓは交互に配置され、ゲート電極からの整合用ボ
ンディングワイヤーＬ１はチップキャパシタＣｓの電極
パターンに対し、１つ乃至２つ以上のパターンをとばし
て、チップキャパシタＣ１の電極パターンと接続され
る。とばしたチップキャパシタＣｓの電極パターンと抵
抗体Ｒｓは、整合用キャパシタＣ１に対し並列接続され
るＲＣ直列回路を構成している。
【００４３】また、ＦＥＴチップ６，７のドレイン電極
は、アルミナ基板上に金属線路が形成された分布定数回
路５で構成される出力整合回路にボンディングワイヤー
Ｌ４により接続される。ＦＥＴチップ（６，７）、入力
整合回路及び出力整合回路が搭載されたパッケージは金
属蓋（図示せず）で気密封止される。
は、アルミナ基板上に金属線路が形成された分布定数回
路５で構成される出力整合回路にボンディングワイヤー
Ｌ４により接続される。ＦＥＴチップ（６，７）、入力
整合回路及び出力整合回路が搭載されたパッケージは金
属蓋（図示せず）で気密封止される。
【００４４】図５は、図４に示す第２の実施の形態の等
価回路を示す回路図である。なお、図５は入力整合回路
側を示し、出力整合回路側については省略している。
価回路を示す回路図である。なお、図５は入力整合回路
側を示し、出力整合回路側については省略している。
【００４５】ＦＥＴチップ６およびＦＥＴチップ７はソ
ース接地されたＦＥＴで、それぞれゲート端子にはイン
ダクタンスとキャパシタンスからなるＬＣ１段のローパ
スフィルター型の入力整合回路が接続され、さらに、整
合用キャパシタＣ１に並列に抵抗Ｒ２とキャパシタンス
Ｃ３のＲＣ直列回路が接続される。また、さらにＦＥＴ
チップ６およびＦＥＴチップ７は互いに、抵抗Ｒ１とシ
ャントに接地されたキャパシタンスＣ２を介して接続さ
れている。
ース接地されたＦＥＴで、それぞれゲート端子にはイン
ダクタンスとキャパシタンスからなるＬＣ１段のローパ
スフィルター型の入力整合回路が接続され、さらに、整
合用キャパシタＣ１に並列に抵抗Ｒ２とキャパシタンス
Ｃ３のＲＣ直列回路が接続される。また、さらにＦＥＴ
チップ６およびＦＥＴチップ７は互いに、抵抗Ｒ１とシ
ャントに接地されたキャパシタンスＣ２を介して接続さ
れている。
【００４６】整合用キャパシタＣ１に並列に、抵抗Ｒｓ
（＝Ｒ１、Ｒ２）とキャパシタＣｓ（＝Ｃ２，Ｃ３）の
ＲＣ直列回路が接続される構成にしているので、キャパ
シタＣ１の容量値がキャパシタＣｓの容量値より大であ
れば、抵抗Ｒｓが比較的大きな値であってもキャパシタ
Ｃｓがインピーダンスを補償するので、整合回路の挿入
損失が比較的小さくなる。
（＝Ｒ１、Ｒ２）とキャパシタＣｓ（＝Ｃ２，Ｃ３）の
ＲＣ直列回路が接続される構成にしているので、キャパ
シタＣ１の容量値がキャパシタＣｓの容量値より大であ
れば、抵抗Ｒｓが比較的大きな値であってもキャパシタ
Ｃｓがインピーダンスを補償するので、整合回路の挿入
損失が比較的小さくなる。
【００４７】これにより、出力ＦＥＴの高周波特性を著
しく劣化させることなく、動作周波数帯域での安定性を
向上させることができる。また、分割したキャパシタの
パターンを、抵抗体をまたいでボンディングで接続した
り、あらかじめパターン同士を接続しておいてから切断
することによりＦＥＴチップに接続される抵抗値が調整
できる。これにより、利得を低減する大きさを容易に調
整できる。
しく劣化させることなく、動作周波数帯域での安定性を
向上させることができる。また、分割したキャパシタの
パターンを、抵抗体をまたいでボンディングで接続した
り、あらかじめパターン同士を接続しておいてから切断
することによりＦＥＴチップに接続される抵抗値が調整
できる。これにより、利得を低減する大きさを容易に調
整できる。
【００４８】また、さらに並列接続されるＦＥＴ同士を
抵抗及びシャントキャパシタンスで接続する構成にして
いるので、並列動作ＦＥＴの奇モード励振に起因するル
ープ発振を抑止することもできる。
抵抗及びシャントキャパシタンスで接続する構成にして
いるので、並列動作ＦＥＴの奇モード励振に起因するル
ープ発振を抑止することもできる。
【００４９】なお、本発明の第２の実施の形態の内部整
合型出力ＦＥＴを説明する際に、接続体は、ボンディン
グワイヤーとしたが、これに限定されるものではなく、
また、高誘電率基板もチタン酸バリウム基板に限定され
るものでないことは、第１の実施の形態の内部整合型出
力ＦＥＴを説明した場合と同様である。
合型出力ＦＥＴを説明する際に、接続体は、ボンディン
グワイヤーとしたが、これに限定されるものではなく、
また、高誘電率基板もチタン酸バリウム基板に限定され
るものでないことは、第１の実施の形態の内部整合型出
力ＦＥＴを説明した場合と同様である。
【００５０】
【発明の効果】以上の説明のとおり、本発明によれば、
整合用のキャパシタＣ１に並列に、抵抗Ｒｓとキャパシ
タＣｓのＲＣ直列回路が接続される構成にしている。
整合用のキャパシタＣ１に並列に、抵抗Ｒｓとキャパシ
タＣｓのＲＣ直列回路が接続される構成にしている。
【００５１】キャパシタＣ１の容量値がキャパシタＣｓ
の容量値より大であれば、抵抗Ｒｓが比較的大きな値で
あってもキャパシタンスＣｓがインピーダンスを補償す
るので、整合回路の挿入損失は比較的小さくなる。
の容量値より大であれば、抵抗Ｒｓが比較的大きな値で
あってもキャパシタンスＣｓがインピーダンスを補償す
るので、整合回路の挿入損失は比較的小さくなる。
【００５２】これにより、高出力ＦＥＴの高周波特性を
著しく劣化させることなく、動作周波数帯域での安定性
を向上させる効果がある。
著しく劣化させることなく、動作周波数帯域での安定性
を向上させる効果がある。
【００５３】また、分割したキャパシタのパターンを、
抵抗体をまたいでボンディングで接続したり、あらかじ
めパターン同士を接続しておいてから切断することによ
りＦＥＴチップに接続される抵抗値が調整できる。これ
により、利得を低減する大きさを容易に調整できる効果
もある。
抵抗体をまたいでボンディングで接続したり、あらかじ
めパターン同士を接続しておいてから切断することによ
りＦＥＴチップに接続される抵抗値が調整できる。これ
により、利得を低減する大きさを容易に調整できる効果
もある。
【図１】本発明の第１の実施の形態の内部整合型出力Ｆ
ＥＴの実装構造を模式的に示す構成図である。
ＥＴの実装構造を模式的に示す構成図である。
【図２】図１に示す本発明の第１の実施の形態の等価回
路を示す回路図である。
路を示す回路図である。
【図３】図１に示す本発明の第１の実施の形態の入力整
合回路の挿入損失の変化を計算した結果を示す図であ
る。
合回路の挿入損失の変化を計算した結果を示す図であ
る。
【図４】本発明の第２の実施の形態の内部整合型出力Ｆ
ＥＴの実装構造を模式的に示す構成図である。
ＥＴの実装構造を模式的に示す構成図である。
【図５】図４に示す本発明の第２の実施の形態の等価回
路を示す回路図である。
路を示す回路図である。
【図６】従来の内部整合型出力ＦＥＴの実装構造を模式
的に示す構成図である。
的に示す構成図である。
【図７】図６に示す従来の内部整合型出力ＦＥＴの等価
回路を示す回路図である。
回路を示す回路図である。
【図８】従来の内部整合型出力ＦＥＴの入力整合回路の
回路定数例である。
回路定数例である。
【図９】図６に示す従来の内部整合型出力ＦＥＴの入力
整合回路の挿入損失の変化を計算した結果を示す図であ
る。
整合回路の挿入損失の変化を計算した結果を示す図であ
る。
１ 金属パッケージ ２，６，７ ＦＥＴチップ ３ 入力端子 ４ 出力端子 ５ 分布定数回路 １１，１２，２１，３１，３２ 端子 １００，２００，３００ 内部整合型出力ＦＥＴ Ｃ１，Ｃ２，Ｃ３，Ｃｓ キャパシタ Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５ ボンディングワイヤ
ー Ｒ１，Ｒ２，Ｒｓ 抵抗
ー Ｒ１，Ｒ２，Ｒｓ 抵抗
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J067 AA01 AA04 AA21 CA61 CA98 FA20 HA09 HA24 HA25 HA29 HA33 KA13 KA29 KA42 KS11 KS21 LS01 QA04 QS01 QS11 SA13 TA02 5J069 AA01 AA04 AA21 CA61 CA98 FA20 HA09 HA24 HA25 HA29 HA33 KA13 KA29 KA42 QA04 SA13 TA02
Claims (7)
- 【請求項１】 入力端子および出力端子を具備するパッ
ケージと、前記パッケージ内に配置される高誘電率基板
と、前記高誘電率基板上に形成される整合用チップキャ
パシタおよび電界効果トランジスタと、前記入力端子と
前記整合用チップキャパシタとを接続する第１の接続体
と、前記整合用チップキャパシタと前記電界効果トラン
ジスタとを接続する第２の接続体とを備える内部整合型
出力ＦＥＴにおいて、 前記第１および前記第２の接続体と前記整合用チップキ
ャパシタとでローパスフィルタを構成し、前記整合用チ
ップキャパシタはパターンが分割された表面電極を有す
る分割キャパシタからなり、前記表面電極は前記高誘電
率基板上に形成された抵抗体に接続されることを特徴と
する内部整合型出力ＦＥＴ。 - 【請求項２】 前記表面電極と前記抵抗体は、前記高誘
電率基板上で交互に配置され、前記第１および前記第２
の接続体と前記分割キャパシタとで前記整合用チップキ
ャパシタに対し並列接続されるＲＣ直列回路を形成する
請求項１記載の内部整合型出力ＦＥＴ。 - 【請求項３】 前記第１および前記第２の接続体は、ボ
ンディングワイヤーである請求項１または２記載の内部
整合型出力ＦＥＴ。 - 【請求項４】 前記電界効果トランジスタはマイクロ波
用電界効果トランジスタである請求項１、２または３記
載の内部整合型出力ＦＥＴ。 - 【請求項５】 前記電界効果トランジスタは砒化ガリウ
ムＦＥＴである請求項１、２または３請求項１記載の内
部整合型出力ＦＥＴ。 - 【請求項６】 前記高誘電率基板はチタン酸バリウム基
板である請求項１、２、３、４または５記載の内部整合
型出力ＦＥＴ。 - 【請求項７】 前記抵抗体はチッ化タンタルからなる抵
抗体である請求項１、２、３、４、５または６記載の内
部整合型出力ＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14686399A JP3303845B2 (ja) | 1999-05-26 | 1999-05-26 | 内部整合型出力ｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14686399A JP3303845B2 (ja) | 1999-05-26 | 1999-05-26 | 内部整合型出力ｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000340739A true JP2000340739A (ja) | 2000-12-08 |
| JP3303845B2 JP3303845B2 (ja) | 2002-07-22 |
Family
ID=15417279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14686399A Expired - Fee Related JP3303845B2 (ja) | 1999-05-26 | 1999-05-26 | 内部整合型出力ｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3303845B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005064747A (ja) * | 2003-08-08 | 2005-03-10 | Murata Mfg Co Ltd | 高周波増幅器 |
| JP2005303771A (ja) * | 2004-04-14 | 2005-10-27 | Mitsubishi Electric Corp | 高周波電力増幅器 |
| JP2011114492A (ja) * | 2009-11-25 | 2011-06-09 | Mitsubishi Electric Corp | 高周波増幅器 |
| JP2012054874A (ja) * | 2010-09-03 | 2012-03-15 | Mitsubishi Electric Corp | 高周波増幅器 |
| JP2015088975A (ja) * | 2013-10-31 | 2015-05-07 | 三菱電機株式会社 | 増幅器 |
| CN106656092A (zh) * | 2016-11-24 | 2017-05-10 | 扬州江新电子有限公司 | 一种提高大功率ldmos器件稳定性的内匹配设计方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012156362A (ja) * | 2011-01-27 | 2012-08-16 | Fujitsu Ltd | 伝送線路、集積回路搭載装置および通信機モジュール |
| JP6354803B2 (ja) * | 2016-07-25 | 2018-07-11 | 富士通株式会社 | 集積回路搭載装置および通信機モジュール |
-
1999
- 1999-05-26 JP JP14686399A patent/JP3303845B2/ja not_active Expired - Fee Related
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| JP2005303771A (ja) * | 2004-04-14 | 2005-10-27 | Mitsubishi Electric Corp | 高周波電力増幅器 |
| JP4520204B2 (ja) * | 2004-04-14 | 2010-08-04 | 三菱電機株式会社 | 高周波電力増幅器 |
| JP2011114492A (ja) * | 2009-11-25 | 2011-06-09 | Mitsubishi Electric Corp | 高周波増幅器 |
| JP2012054874A (ja) * | 2010-09-03 | 2012-03-15 | Mitsubishi Electric Corp | 高周波増幅器 |
| JP2015088975A (ja) * | 2013-10-31 | 2015-05-07 | 三菱電機株式会社 | 増幅器 |
| CN106656092A (zh) * | 2016-11-24 | 2017-05-10 | 扬州江新电子有限公司 | 一种提高大功率ldmos器件稳定性的内匹配设计方法 |
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|---|---|
| JP3303845B2 (ja) | 2002-07-22 |
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