JPH046256Y2 - - Google Patents
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- JPH046256Y2 JPH046256Y2 JP5168982U JP5168982U JPH046256Y2 JP H046256 Y2 JPH046256 Y2 JP H046256Y2 JP 5168982 U JP5168982 U JP 5168982U JP 5168982 U JP5168982 U JP 5168982U JP H046256 Y2 JPH046256 Y2 JP H046256Y2
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- field effect
- effect transistor
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- circuit
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- 230000005669 field effect Effects 0.000 claims description 17
- 230000000903 blocking effect Effects 0.000 claims description 2
- 230000002159 abnormal effect Effects 0.000 claims 1
- 230000000694 effects Effects 0.000 description 8
- 239000004065 semiconductor Substances 0.000 description 8
- 230000003071 parasitic effect Effects 0.000 description 5
- 230000005856 abnormality Effects 0.000 description 4
- 230000003287 optical effect Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
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- Amplifiers (AREA)
Description
【考案の詳細な説明】
本考案はハイブリツド型電界効果トランジスタ
増幅器に関するものである。
増幅器に関するものである。
光通信、同軸PCM通信さらにCATV等の民生
機器の進展により高域遮断周波数が数ＧHz程度、
低域遮断周波数が1MHz以下の広帯域増幅器が必
要となりつつある。このような広帯域増幅に適し
た能動半導体デバイスとして化合物半導体を素材
とするような電界効果トランジスタ（FET）が
考えられる。この場合、回路の組み立て工数を減
らしコスト低減を計るためには抵抗インダクタお
よびキヤパシタ等の受動回路素子と能動素子であ
るFETをモノリシツク化することが必要である。
通常のモノリシツクICでは、数＋pF以上のキヤ
パシタの構成は不可能であるため、低域遮断周波
数は20MHz程度となりCATVへの応用は可能と
なるが、ベースバンドの信号を通す光通信、同軸
PCMへの応用は不可能であつた。このため半導
体ICチツプの外部に補助的にキヤパシタを付加
しなければならなかつた。しかしながらこの場
合、外部キヤパシタを接続する場合に避けられな
い寄生のインダクタンスとIC内部のキヤパシタ
ンスが共振を起こし、ICの利得周波特性に異常
をきたすことが多かつた。
機器の進展により高域遮断周波数が数ＧHz程度、
低域遮断周波数が1MHz以下の広帯域増幅器が必
要となりつつある。このような広帯域増幅に適し
た能動半導体デバイスとして化合物半導体を素材
とするような電界効果トランジスタ（FET）が
考えられる。この場合、回路の組み立て工数を減
らしコスト低減を計るためには抵抗インダクタお
よびキヤパシタ等の受動回路素子と能動素子であ
るFETをモノリシツク化することが必要である。
通常のモノリシツクICでは、数＋pF以上のキヤ
パシタの構成は不可能であるため、低域遮断周波
数は20MHz程度となりCATVへの応用は可能と
なるが、ベースバンドの信号を通す光通信、同軸
PCMへの応用は不可能であつた。このため半導
体ICチツプの外部に補助的にキヤパシタを付加
しなければならなかつた。しかしながらこの場
合、外部キヤパシタを接続する場合に避けられな
い寄生のインダクタンスとIC内部のキヤパシタ
ンスが共振を起こし、ICの利得周波特性に異常
をきたすことが多かつた。
本考案の目的は、前記利得周波数特性異常を起
こさないハイブリツド型電界効果トランジスタ増
幅器を提供することにある。
こさないハイブリツド型電界効果トランジスタ増
幅器を提供することにある。
本考案のハイブリツド型電界効果トランジスタ
増幅器は、電界効果トランジスタ１３のドレイン
電極に、負荷抵抗R2と直流を阻止するための１
個または複数個の第１のキヤパシタC2，C5とか
ら構成される直列回路が主信号線に対し並列に設
けられ、前記電界効果トランジスタ１３のソース
電極と接地電極との間に自己バイアス抵抗R3が
設けられ、この自己バイアス抵抗を交流的にバイ
パスする一端が接地された第２のキヤパシタが設
けられた、中波からマイクロ波帯の信号を広帯域
に増幅する電界効果トランジスタ増幅器であつ
て、前記第１のキヤパシタのすべてまたは一部と
前記第２のキヤパシタとを除いた部分をモノリシ
ツク回路とし、このモノリシツク回路と該第２の
キヤパシタとの接続に用いるボンデイング線のイ
ンダクタンスによる帯域内の異常な並列共振を除
去するため、前記自己バイアス抵抗を交流的にバ
イパスするキヤパシタは、前記モノリシツク回路
の外部に設けられた該第２のキヤパシタC6だけ
であることを特徴とする。
増幅器は、電界効果トランジスタ１３のドレイン
電極に、負荷抵抗R2と直流を阻止するための１
個または複数個の第１のキヤパシタC2，C5とか
ら構成される直列回路が主信号線に対し並列に設
けられ、前記電界効果トランジスタ１３のソース
電極と接地電極との間に自己バイアス抵抗R3が
設けられ、この自己バイアス抵抗を交流的にバイ
パスする一端が接地された第２のキヤパシタが設
けられた、中波からマイクロ波帯の信号を広帯域
に増幅する電界効果トランジスタ増幅器であつ
て、前記第１のキヤパシタのすべてまたは一部と
前記第２のキヤパシタとを除いた部分をモノリシ
ツク回路とし、このモノリシツク回路と該第２の
キヤパシタとの接続に用いるボンデイング線のイ
ンダクタンスによる帯域内の異常な並列共振を除
去するため、前記自己バイアス抵抗を交流的にバ
イパスするキヤパシタは、前記モノリシツク回路
の外部に設けられた該第２のキヤパシタC6だけ
であることを特徴とする。
以下図面を用いて詳述する。
第１図は従来例のモノリシツク電界効果トラン
ジスタ増幅器の等価回路である。第１図において
ソース電極３が接地された初段FETのドレイン
電極２には負荷抵抗R1の一端が接続され、R1の
他端にはRFバイパス用キヤパシタC1が設けられ
ている。初段FETのドレイン電極２と後段FET
のゲート電極９は、ピーキング用インダクタL4
で結ばれている。出力端子を構成する後段FET
のドレイン電極４には負荷抵抗R2の一端が接続
され、R2の他端にはRFバイパス用キヤパシタC2
が設けられている。
ジスタ増幅器の等価回路である。第１図において
ソース電極３が接地された初段FETのドレイン
電極２には負荷抵抗R1の一端が接続され、R1の
他端にはRFバイパス用キヤパシタC1が設けられ
ている。初段FETのドレイン電極２と後段FET
のゲート電極９は、ピーキング用インダクタL4
で結ばれている。出力端子を構成する後段FET
のドレイン電極４には負荷抵抗R2の一端が接続
され、R2の他端にはRFバイパス用キヤパシタC2
が設けられている。
また後段FETのソース電極１０は、直流的に
はR3を介して接地され、交流的にはC3を介して
短絡接地される。R3は後段FETのゲートセルフ
バイアスのためにある。交流的に接地されるべき
端子５，６，７には、低域遮断周波数を低下させ
るために各々補助的に外部にC6，C5，C4が付加
されている。これらのC6，C5，C4を付加するた
めには寄生インダクタンスL3，L2，L1が避けら
れない。この場合C1，L1およびC4，C2，L2およ
びC5，C3，L3およびC6の３組の回路は各々並列
共振周波数をもつ。並列共振が起こると交流的に
接地されるべき端子７，６および５とアースとの
間のインピーダンスは極めて大きな値になつてし
まい、バイパス作用が無くなる。このとき増幅器
の特性に最も大きな影響を与えるのは負帰還作用
を有するセルフバイアス抵抗R3のバイパス回路
が並列共振した場合である。第２図は第１図回路
の利得周波数特性である。第１図のセルフバイア
ス抵抗R3のバイパス回路ではC3≪C6であるため、 できまる周波数0でこのバイパス回路は並列共振
を起こす。並列共振を起こすとC3またはC6によ
るバイパス効果はなくなりソース電極１０とアー
スの間のインピーダンスはほぼR3となる。この
R3は負帰還作用をもつため増幅器の利得は減じ
て、第２図の１１に示すような大きなデイツプを
生ずる。このデイツプを消すためには従来C6の
配線を短くして寄生インダクタンスL3を小さく
し共振周波数を高域側の帯域外に出す方法や、
C6を複数個のキヤパシタに分割して（L3も分割
される）、抵抗を含むはしご形回路を構成して共
振を無くする方法がとられている。いずれにせよ
デイツプを消す従来の方法は回路構成が複雑であ
つた。
はR3を介して接地され、交流的にはC3を介して
短絡接地される。R3は後段FETのゲートセルフ
バイアスのためにある。交流的に接地されるべき
端子５，６，７には、低域遮断周波数を低下させ
るために各々補助的に外部にC6，C5，C4が付加
されている。これらのC6，C5，C4を付加するた
めには寄生インダクタンスL3，L2，L1が避けら
れない。この場合C1，L1およびC4，C2，L2およ
びC5，C3，L3およびC6の３組の回路は各々並列
共振周波数をもつ。並列共振が起こると交流的に
接地されるべき端子７，６および５とアースとの
間のインピーダンスは極めて大きな値になつてし
まい、バイパス作用が無くなる。このとき増幅器
の特性に最も大きな影響を与えるのは負帰還作用
を有するセルフバイアス抵抗R3のバイパス回路
が並列共振した場合である。第２図は第１図回路
の利得周波数特性である。第１図のセルフバイア
ス抵抗R3のバイパス回路ではC3≪C6であるため、 できまる周波数0でこのバイパス回路は並列共振
を起こす。並列共振を起こすとC3またはC6によ
るバイパス効果はなくなりソース電極１０とアー
スの間のインピーダンスはほぼR3となる。この
R3は負帰還作用をもつため増幅器の利得は減じ
て、第２図の１１に示すような大きなデイツプを
生ずる。このデイツプを消すためには従来C6の
配線を短くして寄生インダクタンスL3を小さく
し共振周波数を高域側の帯域外に出す方法や、
C6を複数個のキヤパシタに分割して（L3も分割
される）、抵抗を含むはしご形回路を構成して共
振を無くする方法がとられている。いずれにせよ
デイツプを消す従来の方法は回路構成が複雑であ
つた。
第３図は本考案の一実施例であるところのハイ
ブリツド型電界効果トランジスタ増幅器の等価回
路である。第３図等価回路において、ソース電極
３が接地された初段FET１２のドレイン電極２
には負荷抵抗R1の一端が接続され、R1の他端に
はRFバイパス用キヤパシタC1が設けられている。
初段FET１２のドレイン電極２と後段FET１３
のゲート電極９はピーキング用インダクタL4で
結ばれている。出力端子を構成する後段FET１
３のドレイン電極４には負荷抵抗R2の一端が接
続され、R2の他端にはRFバイパス用キヤパシタ
C2が設けられている。また後段FET１３のソー
ス電極とアースの間にはセルフバイアス用の抵抗
R3が設けられている。図において破線８で囲ま
れた部分がモノリシツク化される。交流的に接地
されるべき端子５，６，７において、端子６およ
び７にはモノリシツクIC内部（破線８の内側）
に各々キヤパシタC2およびC1が設けられている
が、端子５のモノリシツクIC内部にはキヤパシ
タは設けられていない。端子５，６および７は外
部にキヤパシタC6，C5およびC4を備えている。
キヤパシタC4，C5，C6の接続には、寄生インダ
クタンスL1，L2，L3を伴う。負帰還作用を有す
るR3のバイパス回路にはIC内部にキヤパシタが
設けられていないため、寄生インダクタンスL3
があつても並列共振は起こらない。ここでL3お
よびC6は直列共振を起こすが、直列共振時の端
子５とアースの間のインピーダンスは零であるた
め、直列共振はバイパス回路に悪影響を与えな
い。第４図は第３図等価回路の増幅器の利得周波
数特性である。共振による利得周波数特性への悪
影響は現われていない。
ブリツド型電界効果トランジスタ増幅器の等価回
路である。第３図等価回路において、ソース電極
３が接地された初段FET１２のドレイン電極２
には負荷抵抗R1の一端が接続され、R1の他端に
はRFバイパス用キヤパシタC1が設けられている。
初段FET１２のドレイン電極２と後段FET１３
のゲート電極９はピーキング用インダクタL4で
結ばれている。出力端子を構成する後段FET１
３のドレイン電極４には負荷抵抗R2の一端が接
続され、R2の他端にはRFバイパス用キヤパシタ
C2が設けられている。また後段FET１３のソー
ス電極とアースの間にはセルフバイアス用の抵抗
R3が設けられている。図において破線８で囲ま
れた部分がモノリシツク化される。交流的に接地
されるべき端子５，６，７において、端子６およ
び７にはモノリシツクIC内部（破線８の内側）
に各々キヤパシタC2およびC1が設けられている
が、端子５のモノリシツクIC内部にはキヤパシ
タは設けられていない。端子５，６および７は外
部にキヤパシタC6，C5およびC4を備えている。
キヤパシタC4，C5，C6の接続には、寄生インダ
クタンスL1，L2，L3を伴う。負帰還作用を有す
るR3のバイパス回路にはIC内部にキヤパシタが
設けられていないため、寄生インダクタンスL3
があつても並列共振は起こらない。ここでL3お
よびC6は直列共振を起こすが、直列共振時の端
子５とアースの間のインピーダンスは零であるた
め、直列共振はバイパス回路に悪影響を与えな
い。第４図は第３図等価回路の増幅器の利得周波
数特性である。共振による利得周波数特性への悪
影響は現われていない。
本考案のハイブリツド型電界効果トランジスタ
増幅器によれば、バイパス回路の並列共振による
増幅器利得周波数特性異常が起らず、超広帯域増
幅器の実用化においてその効果は顕著になる。
増幅器によれば、バイパス回路の並列共振による
増幅器利得周波数特性異常が起らず、超広帯域増
幅器の実用化においてその効果は顕著になる。
第５図は従来例と比べて本考案の効果を説明す
るための図であり、周波数と利得の関係を示して
いる。C1，C2，C3を半導体チツプに内蔵したIC
の外部キヤパシタ無しの特性は実線５１に示すと
おりとなり低域遮断周波数は20MHz程度となる。
このためCATVへの応用は可能であるが、光通
信などベースバンド信号を用いるシステム応用に
は対応できない。これに対しC4，C5，C6からな
る外部キヤパシタを付加した増幅器の特性は破線
５２に示すようになり低域遮断周波数は大きく改
善されるが900MHz付近に大きな利得デイツプが
生じる。（第２図に同じ） 一方C1，C2のみを半導体チツプに内蔵し、C4，
C5，C6を外付けにした本考案の増幅器の特性は
一点鎖線５３に示すように、2MHz〜1800MHzに
わたつてフラツトな利得を示している。（第４図
に同じ）この増幅器においてはC1，C2は半導体
チツプに内蔵しているため、すべてのキヤパシタ
を外付けにした場合より組立製造コストが低くな
る。ちなみに図示していないがC1，C2内蔵の半
導体チツプにC6のみを付加した場合20〜1800M
Hzの特性が得られる。またキヤパシタがまつたく
内蔵されていない半導体チツプにC6のみを付加
してもFETの負荷インピーダンスがバイアス回
路に依存してしまうため正常に動作しない。
るための図であり、周波数と利得の関係を示して
いる。C1，C2，C3を半導体チツプに内蔵したIC
の外部キヤパシタ無しの特性は実線５１に示すと
おりとなり低域遮断周波数は20MHz程度となる。
このためCATVへの応用は可能であるが、光通
信などベースバンド信号を用いるシステム応用に
は対応できない。これに対しC4，C5，C6からな
る外部キヤパシタを付加した増幅器の特性は破線
５２に示すようになり低域遮断周波数は大きく改
善されるが900MHz付近に大きな利得デイツプが
生じる。（第２図に同じ） 一方C1，C2のみを半導体チツプに内蔵し、C4，
C5，C6を外付けにした本考案の増幅器の特性は
一点鎖線５３に示すように、2MHz〜1800MHzに
わたつてフラツトな利得を示している。（第４図
に同じ）この増幅器においてはC1，C2は半導体
チツプに内蔵しているため、すべてのキヤパシタ
を外付けにした場合より組立製造コストが低くな
る。ちなみに図示していないがC1，C2内蔵の半
導体チツプにC6のみを付加した場合20〜1800M
Hzの特性が得られる。またキヤパシタがまつたく
内蔵されていない半導体チツプにC6のみを付加
してもFETの負荷インピーダンスがバイアス回
路に依存してしまうため正常に動作しない。
このため本考案により必要最小の工程数・部品
数の増加を犠牲にして、ICチツプの品種を減ら
し、全体としてのコストを低減することが可能に
なる。
数の増加を犠牲にして、ICチツプの品種を減ら
し、全体としてのコストを低減することが可能に
なる。
第１図は従来例のモノリシツク超広帯域増幅器
等価回路で第２図は第１図に示す回路の利得周波
数特性である。第３図は本考案の一実施例のハイ
ブリツド型電界効果トランジスタ増幅器等価回路
で、第４図は第３図回路の利得周波数特性であ
る。第５図は本考案の効果を説明するための図で
ある。これらの図においてL1，L2，L3，L4はイ
ンダクタ、R1，R2，R3は抵抗、C1，C2，C3，
C4，C5，C6はキヤパシタであり、破線８の内側
はモノリシツクICの内部を表す。 １，９……ゲート電極、２，４……ドレイン電
極、３，１０……ソース電極、１２，１３……電
界効果トランジスタ（FET）。
等価回路で第２図は第１図に示す回路の利得周波
数特性である。第３図は本考案の一実施例のハイ
ブリツド型電界効果トランジスタ増幅器等価回路
で、第４図は第３図回路の利得周波数特性であ
る。第５図は本考案の効果を説明するための図で
ある。これらの図においてL1，L2，L3，L4はイ
ンダクタ、R1，R2，R3は抵抗、C1，C2，C3，
C4，C5，C6はキヤパシタであり、破線８の内側
はモノリシツクICの内部を表す。 １，９……ゲート電極、２，４……ドレイン電
極、３，１０……ソース電極、１２，１３……電
界効果トランジスタ（FET）。
Claims (1)
- 電界効果トランジスタ１３のドレイン電極に、
負荷抵抗R2と直流を阻止するための１個または
複数個の第１のキヤパシタC2，C5とから構成さ
れる直列回路が主信号線に対し並列に設けられ、
前記電界効果トランジスタ１３のソース電極と接
地電極との間に自己バイアス抵抗R3が設けられ、
この自己バイアス抵抗を交流的にバイパスする一
端が接地された第２のキヤパシタが設けられた、
中波からマイクロ波帯の信号を広帯域に増幅する
電界効果トランジスタ増幅器であつて、前記第１
のキヤパシタのすべてまたは一部と前記第２のキ
ヤパシタとを除いた部分をモノリシツク回路と
し、このモノリシツク回路と該第２のキヤパシタ
との接続に用いるボンデイング線のインダクタン
スによる帯域内の異常な並列共振を除去するた
め、前記自己バイアス抵抗を交流的にバイパスす
るキヤパシタは、前記モノリシツク回路の外部に
設けられた該第２のキヤパシタC6だけであるこ
とを特徴とするハイブリツド型電界効果トランジ
スタ増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5168982U JPS58155120U (ja) | 1982-04-09 | 1982-04-09 | モノリシツク電界効果トランジスタ増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5168982U JPS58155120U (ja) | 1982-04-09 | 1982-04-09 | モノリシツク電界効果トランジスタ増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58155120U JPS58155120U (ja) | 1983-10-17 |
| JPH046256Y2 true JPH046256Y2 (ja) | 1992-02-20 |
Family
ID=30062398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5168982U Granted JPS58155120U (ja) | 1982-04-09 | 1982-04-09 | モノリシツク電界効果トランジスタ増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58155120U (ja) |
-
1982
- 1982-04-09 JP JP5168982U patent/JPS58155120U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58155120U (ja) | 1983-10-17 |
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