JP2009130472A - 逆f級増幅回路 - Google Patents
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Abstract
Description
A. Inoue et al, "Analysis of Class-F and Inverse Class-F Amplifiers," IEEE MTT-S Int. Microwave Symp. Dig., pp. 775-778, Boston, MA, Jun. 2000 C. J. Wei, et al., "Analysis and Experimental Waveform Study on Inverse Class-F Mode of Microwave Power FETs", IEEE, MTT-S Int. Microwave Symp. Dig., pp. 525-528, Boston, MA, June 2000 Y. Y. Woo, et al. "Analysis and Experiments for High-Efficiency Class-F and inverse Class-F power amplifiers," IEEE Trans. Microwave Theory Tech., vol. 54, no. 5, pp. 1969-1974, May 2006 A.V. Grebennikov, "Circuit Design Technique for High Efficiency Class F Amplifiers", IEEE Trans. Microwave Theory Tech., vol. 54, no. 5, pp. 1969-1974, May 2006
Y(2f0)=0, ・・・(2−2)
Y(3f0)=∞, ・・・(2−3)
を満足するように構成されている。このように構成された逆F級増幅回路では、増幅用トランジスタの(出力端ではなく)等価回路の電流源から出力側を見たインピーダンスに対して、逆F級動作の条件(厳密には、2次高調波及び3次高調波についての逆F級動作の条件)を満足させることができる。従って、超高周波数領域において高効率を実現することができる。
Y’(2f0)=0, ・・・(2−2’)
Y’(3f0)=∞, ・・・(2−3’)
を満足するように構成されている。このような逆F級増幅回路の構成によれば、2次高調波及び3次高調波についての逆F級動作の条件を満足させ、超高周波数領域において高効率を実現することができる。
図2は、本発明の第1実施形態の逆F級増幅回路の構成を示す回路図である。第1実施形態の逆F級増幅回路は、FET1と、出力負荷回路2と、出力整合回路3とを備えている。図2では、FET1は、電流源11と、容量値Coutを有する出力容量12と、インダクタンス値Loutを有する出力直列寄生インダクタンス13とからなる等価回路で表されている。出力容量Coutは、主として、FET1のドレイン−ソース間容量で構成される。一方、出力直列寄生インダクタンスLoutは、主として、FET1に接続される信号線(たとえば、ボンディングワイヤ)のインダクタンスで構成される。FET1は、基本波周波数f0の信号を出力する。ここで、基本波周波数f0は、(4πf0Lout)(4πf0Cout)<1を満足するように選ばれている。以下では、基本波周波数f0に対応する伝播波長を伝播波長λと記載する。
Y(2f0)=0, ・・・(3−3)
Y(3f0)=∞, ・・・(3−4)
を成立させることができる。ここで、FET1の等価回路の電流源11から出力側をみたアドミッタンスY(f)は、下記式(3−5):
図4は、本発明の第2実施形態の逆F級増幅回路の構成を示す回路図である。第2実施形態では、出力容量Coutが無視できないものの、出力直列寄生インダクタンスLoutが無視できる場合に好適な逆F級増幅回路の他の構成が提示される。第2実施形態の逆F級増幅回路は、FET1と、出力負荷回路5と、出力整合回路3とを備えている。図5では、FET1は、電流源11と、容量値Coutを有する出力容量12とからなる等価回路で表されている。FET1は、基本波周波数f0の信号を出力する。
Y’(2f0)=0, ・・・(3−3’)
Y’(3f0)=∞, ・・・(3−4’)
を成立させる、即ち、2次高調波及び3次高調波について逆F級動作の条件を満足させることができる。ここで、第2実施形態では、FET1の等価回路の電流源11から出力側をみたアドミッタンスY’(f)は、下記式(3−5’):
1a:出力端
2:出力負荷回路
2a:入力ポート
2b:出力ポート
3:出力整合回路
4:外部負荷
5:出力負荷回路
5a:入力ポート
5b:出力ポート
11:電流源
12:出力容量
13:出力直列寄生インダクタンス
21:第1伝送線路
22、25:ノード
23:第2伝送線路
24:第3伝送線路
26:並列回路
27、28:伝送線路
51:第1伝送線路
52:第2伝送線路
53:ノード
54:並列回路
55、56:伝送線路
Claims (10)
- 請求項1に記載の逆F級増幅回路であって、
前記出力負荷回路が、
前記増幅用トランジスタの出力端に接続された入力端子と、
一端が前記入力端子に接続され、他端が第1ノードに接続され、特性インピーダンスがZ0であり、且つ、長さがl1である第1伝送線路と、
一端が前記第1ノードに接続され、他端が接地され、且つ、前記基本波周波数f0に対応する伝播波長λの4分の1の長さを有する第2伝送線路と、
一端が前記第1ノードに接続され、他端が第2ノードに接続された、特性インピーダンスがZ0で、長さがl2である第3伝送線路と、
前記第2ノードに接続され、前記第2ノードと接地端子との間のインピーダンスが、周波数3f0においてゼロになる並列回路
とを備えており、
前記第1伝送線路の長さl1と前記第3伝送線路の長さl2とが、前記式(2)、(3)を満足するように調節された
逆F級増幅回路。 - 増幅用トランジスタと、
前記増幅用トランジスタの出力端に接続された出力負荷回路
とを具備し、
前記出力負荷回路が、
前記増幅用トランジスタの出力端に接続された入力端子と、
一端が前記入力端子に接続され、他端が第1ノードに接続され、特性インピーダンスがZ0である第1伝送線路と、
一端が前記第1ノードに接続され、他端が接地され、且つ、前記基本波周波数f0に対応する伝播波長λの4分の1の長さを有する第2伝送線路と、
一端が前記第1ノードに接続され、他端が第2ノードに接続された、特性インピーダンスがZ0である第3伝送線路と、
前記第2ノードに接続され、前記第2ノードと接地端子との間のインピーダンスが、周波数3f0においてゼロになる並列回路
とを備えており、
前記第1伝送線路の長さl1と前記第3伝送線路の長さl2とが、下記式:
逆F級増幅回路。 - 請求項3に記載の逆F級増幅回路であって、
前記並列回路は、一端が前記第2ノードに接続され、他端が接地され、且つ、前記伝播波長λの6分の1の長さを有する伝送回路を備える
逆F級増幅回路。 - 請求項3に記載の逆F級増幅回路であって、
前記並列回路は、一端が前記第2ノードに接続され、他端が開放され、且つ、前記伝播波長λの12分の1の長さを有する伝送回路を備える
逆F級増幅回路。 - 請求項3に記載の逆F級増幅回路であって、
前記出力負荷回路が、
前記増幅用トランジスタの出力端に接続された入力端子と、
一端が前記入力端子に接続され、他端が開放され、特性インピーダンスがZ01であり、且つ、前記基本波周波数f0に対応する伝播波長λの12分の1の長さを有する第1伝送線路と、
一端が前記入力端子に接続され、他端が第1ノードに接続され、特性インピーダンスがZ02であり、且つ、長さがLである第2伝送線路と、
前記第1ノードに接続され、前記第1ノードと接地端子との間のインピーダンスが、周波数2f0においてゼロになる並列回路
とを備え、
前記第2伝送線路の長さlが、前記式(2’)、(3’)を満足するように決定された
逆F級増幅回路。 - 増幅用トランジスタと、
前記増幅用トランジスタの出力端に接続された出力負荷回路
とを具備し、
前記出力負荷回路が、
前記増幅用トランジスタの出力端に接続された入力端子と、
一端が前記入力端子に接続され、他端が開放され、特性インピーダンスがZ01であり、且つ、前記信号周波数f0に対応する伝播波長λの12分の1の長さを有する第1伝送線路と、
一端が前記入力端子に接続され、他端が第1ノードに接続され、特性インピーダンスがZ02である第2伝送線路と、
前記第1ノードに接続され、前記第1ノードと接地端子との間のインピーダンスが、周波数2f0においてゼロになる並列回路
とを備え、
前記第2伝送線路の長さlが、下記式:
逆F級増幅回路。 - 請求項8に記載の逆F級増幅回路であって、
前記並列回路は、一端が前記第1ノードに接続され、他端が接地され、且つ、前記伝播波長λの4分の1の長さを有する伝送回路を備える
逆F級増幅回路。 - 請求項8に記載の逆F級増幅回路であって、
前記並列回路は、一端が前記第1ノードに接続され、他端が開放され、且つ、前記伝播波長λの8分の1の長さを有する伝送回路を備える
逆F級増幅回路。
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